JPH0799439A

JPH0799439A - フィールドプログラマブルゲートアレイ及び半導体集積回路

Info

Publication number: JPH0799439A
Application number: JP6093505A
Authority: JP
Inventors: Fumitoshi Hatori; 鳥文敏羽; Kazutaka Nogami; 上一孝野; Takayasu Sakurai; 井貴康櫻; Makoto Ichida; 田真琴市
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-05-10
Filing date: 1994-05-02
Publication date: 1995-04-11
Anticipated expiration: 2018-05-26
Also published as: JP3410811B2

Abstract

(57)【要約】（修正有）【目的】高速で且つ利用効率が高く、配線リソースが
過不足がなく、チップ面積が有効利用できる。【構成】ゲート電圧が高い時に導通する第１のトラン
スミッションゲート４と、ゲート電圧が低いとき導通す
る第２のトランスミッションゲート５のそれぞれ２つを
接続したものを基本ブロック６として用いる。基本ブロ
ック６の各接点からの配線群８は、電源配線、接地配
線、クロック配線、及び信号配線などから構成される配
線群７と交叉し、交叉位置にプログラム素子９がある。
プログラム素子９は、プログラムの前後でインピーダン
スが変化し、使い分けにより、配線７ａ，８ａ間を接続
／遮断することができ、選択的にプログラムすることに
より、各種の論理回路を構成できる。基本ブロックから
直接出ている配線に直交する配線群の配線の本数は、長
さの単調減少関数で表わされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フィールドプログラマ
ブルゲートアレイ（ＦＰＧＡ：FieldProgrammable Gate
Array)及び半導体集積回路に関する。

【０００２】

【従来の技術】プログラマブル・アレイを用いた回路
は、特定用途向けＩＣ（ASIC:Application Specified I
C ）などの少量生産品や試作用ＩＣとして用いられてき
た。従来から、このようなプログラマブル・アレイを用
いた回路として、マスクレベルでカスタマイズされる、
即ち需要者の要求する仕様のものにされるゲートアレイ
（ＧＡ）やスタンダードセル（ＳＣ）、ユーザ自身の手
元でカスタマイズされるＰＬＡ（Programmable Logic A
rray）などが代表的なものとして用いられてきている。
ＳＣは、ＬＳＩ内で使用される論理回路ブロックをあら
かじめコンピュータに登録しておき、コンピュータの自
動処理によって、これらの論理回路ブロックを配置・配
線してユーザが所望の製品をつくるものである。またＧ
Ａは、論理ゲートを構成する基本回路をあらかじめ半導
体基板上にアレイ状に形成しておき、スタンダードセル
と同様に、自動配線により配線パターンを決定してユー
ザが所望するＬＳＩを作るものである。これらは、始め
からすべて設計する必要がある通常のＬＳＩに比べると
開発期間が短いという利点を有する。しかし、これらの
方式でも、ユーザーが設計し、自動配置配線が終った後
に製造工程が必要であり、設計完了から製品完成まで、
数週間から数ケ月かかるという問題がある。即ちＧＡや
ＳＣは任意の論理回路を実現できるという利点がある反
面、ＰＬＡに比較して開発費が高く開発期間も長いとい
う欠点がある。これに対し、ＰＬＡは、低コスト・短期
間でカスタマイズできるものの、実現可能な回路に制限
がある。近年、これら両者のデバイスの短所を補うべ
く、ＧＡのように任意の回路を、ＰＬＡのようにユーザ
の手元で開発できるという特徴を有するＦＰＧＡと呼ば
れるデバイスが開発されている。このＦＰＧＡは、複数
あるいは単体のトランジスタからなる基本セルと、それ
らを繋ぐための配線及びプログラマブル素子を予め配置
しておき、ユーザがそれらのプログラマブル素子をプロ
グラムすることにより所望の回路を得るものである。こ
のようなデバイスとして、プログラマブル素子や基本セ
ルの異なるさまざまなデバイスが開発されている。

【０００３】現在までに発表されているＦＰＧＡのセル
としては、図２６に示すものや、図２７に示すものがあ
る。図２６のものは、マルチプレクサ１０１を基本と
し、そのまわりにプログラマブル素子１０２ａ，１０２
ｂを配置したもので、入力信号に対する任意の論理をテ
ーブルとして記憶できるようにしたものである（図では
入力数３の場合を示した）。このセルによる任意回路の
実現を説明すると以下のようになる。図２６における３
つの入力信号ＩＮ１，ＩＮ２，ＩＮ３に応じた論理を、
マルチプレクサ１０１中にテーブルとして記憶できるよ
うに、マルチプレクサ１０１のデータ入力端子は、プロ
グラマブル素子によりＶＤＤレベルあるいはＧＮＤレベ
ルに固定できるようになっており、ユーザは、これらの
プログラマブル素子をプログラムすることにより、希望
する論理のすべての入力パターンに応じた出力を記憶さ
せることができる。入力信号線ＩＮ１，ＩＮ２，ＩＮ３
をマルチプレクサ１０１はの制御入力端子に接続する
と、それらに与えられる入力信号及び内部の前記記憶済
のテーブルに応じた出力を出力端子ＯＵＴに出力するよ
うになる。すなわち、ユーザの所望する回路を得ること
ができる。

【０００４】図２７に示すものは、単体のトランジスタ
１０４，１０５の各ノードにプログラマブル素子１０２
ａ，１０２ｂを配置したもので、プログラマブル素子の
未プログラム（１０２ａ）とプログラム（１０２ｂ）と
によって、ＧＡのようにトランジスタ単体でのプログラ
ミングができるものである。

【０００５】マルチプレクサを用いたものには、任意論
理を容易に実現できるという利点があるものの、実現し
たい論理回路によってはセルの利用効率が悪くなるとい
う欠点がある。一方、トランジスタ単体セルでは、利用
効率は高いものの、トランジスタの各ノードに浮遊容量
が付加されるため動作速度が落ちる場合があるととも
に、プログラマブル素子の数が多くなり、プログラマブ
ル素子のリーク電流に起因するデバイスのスタンバイ電
流が増加する等の欠点がある。

【０００６】また、ＦＰＧＡは、ユーザが例えば複数の
セル間の配線接続を変更できる半導体集積回路の１つと
いえる。このように、ユーザが配線の接続を変更できる
集積回路においては、必要な長さの配線を必要な本数だ
け用意することが望ましい。しかしながら、従来の集積
回路においては、配線リソースの決定のもとになる配線
長の分布に、明確な規則がなかった。このため、ユーザ
が実際に配線の接続を変更すると、不要な長さの配線が
余って、基本回路中の領域が無駄になったり、逆に必要
な長さの配線が足りなくなったりしていた。

【０００７】

【発明が解決しようとする課題】上記のように、従来の
ＦＰＧＡにはセルの利用効率が悪い、動作速度が落ち
る、あるいはスタンバイ電流が大きい等の欠点があっ
た。さらに、ユーザが配線接続を変更できる集積回路に
おいては、配線リソースに過不足があり、チップ面積の
有効利用が困難であるという欠点があった。

【０００８】本発明は、上記に鑑みてなされたもので、
その目的は、高速で且つ利用効率の高いＦＰＧＡを提供
すると共に、配線リソースに過不足がなく、チップ面積
の有効利用が可能な集積回路を提供することにある。

【０００９】

【課題を解決するための手段】本発明のフィールドプロ
グラマブルゲートアレイは、第１の配線の複数からなる
第１配線群と、第２の配線の複数からなる第２配線群
と、前記第１、第２の配線の少なくとも一つの交叉部分
に設けられ、両者を選択的に導通させるスイッチング手
段と、ゲート電圧が高い時に導通する第１のトランスミ
ッションゲートと、ゲート電圧が低い時に導通する第２
のトランスミッションゲートとを有し、前記第１、第２
トランスミッションゲートのゲートが互いに接続されて
共通ゲートとなっているか、あるいはプログラムするこ
とにより選択的に導通させるスイッチング手段により接
続可能で共通ゲートとすることができる基本セルと、を
備え、前記第１、第２トランスミッションゲートの入出
力端及び前記共通ゲートは、それぞれ、前記第１の配線
のいずれかに接続されているものとして構成される。

【００１０】さらに、本発明のフィールドプログラマブ
ルゲートアレイは、前記基本セルを構成する各トランス
ミッションゲートの一方の入出力端に高電位ならびに低
電位を与える電圧供給手段と、少なくとも、選択的にス
イッチングする手段をプログラムする前には、ゲート電
圧を強制的に制御し、トランスミッションゲートを導通
状態あるいは遮断状態にすることができる手段と、前記
各トランスミッションゲートの一方の入出力端とは異な
る他方の入出力端に接続され、高電位あるいは低電位を
与える電圧供給手段と、前記他方の入出力端の電位が高
電位であるか否かを判定する手段と、前記他方の入出力
端の電位が低電位であるか否かを判定する手段と、を備
えるものとして構成される。

【００１１】また、本発明の半導体集積回路は、複数の
回路素子と、前記回路素子につながる複数の第１の配線
と、前記第１の配線間を接続するための複数の第２の配
線と、前記第１、第２の配線間に設けられ、プログラム
することにより両者を選択的に接続することができるス
イッチング手段と、を備え、前記第２の配線の本数がそ
の長さに対し、単調減少関数で表現でき、その長さ依存
性は長さの−２乗から−３乗の範囲内にあるものとして
構成される。

【００１２】

【作用】ゲート電圧が高いときに導通するトランスミッ
ションゲートと低いときに導通するトランスミッション
ゲートとを一対として用いるようにしているため、トラ
ンジスタ単体セルに比較してプログラマビリティーが高
くなる。さらに、プログラマブル素子が少なくでき、寄
生抵抗や寄生容量による遅延が小さくなる。さらに、多
入力マルチプレクサを基本とするセルに比較して、セル
の平均的利用効率が高くなる。

【００１３】このトランスミッションゲートを少なくと
もプログラマブル素子のプログラム前に導通／遮断の状
態が任意に切り換えられるようにしておけば以下のよう
に出荷前テストが容易に行える。すなわちその各状態に
おいて、トランスミッションゲートの一方の入出力端に
高電位／低電位が加えられる。このときの他方の入出力
端の電位が高電位か低電位かが判定される。この判定結
果によって、トランスミッションゲートの良、不良が判
定できる。

【００１４】また、ユーザが配線の接続を変更できる集
積回路において、配線リソースが必要十分なものとな
り、チップ面積が有効に利用される。

【００１５】

【実施例】本発明のはじめの方において説明する実施例
は、ゲート電圧が高い時に導通する第１のトランスミッ
ションゲート４（図２参照）と、ゲート電圧が低いとき
に導通する第２のトランスミッションゲート５（図３参
照）の２つのゲートを接続した、あるいはプログラマブ
ル素子により２つのゲートを接続可能とした基本セル
（図１５参照）をアレイ状に配置するように構成したも
のである。この構成により、セルの利用効率が高く、高
速なＦＰＧＡを得ることができ、また、ＧＡのライブラ
リも実現容易であるためＧＡへの移行も容易である、と
いう利点が得られる。

【００１６】実施例の説明に先立ち、上記第１、第２の
トランスミッションゲートについて説明する。

【００１７】第１のトランスミッションゲート４は図２
に示される。このゲート４は、ｎ型ＦＥＴ１とｐ型ＦＥ
Ｔ２のソース・ドレイン同士を共通に接続し、一方を端
子Ａとし、他方を端子Ｂとする。このＡまたはＢの端子
を入出力端と呼ぶ場合もある。ＦＥＴ１のゲートを直
接、ＦＥＴ２のゲートをインバータ３を図のように介し
て、それぞれ端子Ｇに接続する。端子Ｇに電源電位を与
えると、ＦＥＴ１，２は共にオンし、端子Ａ，Ｂ間が短
絡状態となる。一方、端子Ｇに接地電位を与えると、Ｆ
ＥＴ１，２は共にオフし、端子Ａ，Ｂ間が遮断状態にな
る。

【００１８】第２のタイプのトランスミッションゲート
５は図３に示される。このゲート５は、端子Ｇの電圧が
低いときに導通する。

【００１９】図３のゲート５が、図２のゲート４と異な
る点は、ｎ型ＦＥＴ１のゲートがインバータ３を図のよ
うに介して、ｐ型ＦＥＴ２のゲートが直接、端子Ｇに接
続されている点にある。このため、端子Ｇに接地電位が
与えられるとＦＥＴ１，２がともにオンし、端子Ａ，Ｂ
間が短絡状態となる。一方、端子Ｇに電源電位が与えら
れると、ＦＥＴ１，２はともにオフし、端子Ａ，Ｂ間が
遮断状態となる。

【００２０】以下の図面においては、第１、第２のトラ
ンスミッションゲートのシンボルとして、図２、図３の
右側に示すものを用いる。

【００２１】図１に、本発明の第１の実施例を示す。こ
の実施例では、第１、第２のトランスミッションゲート
４，５のそれぞれ２つを、図示の如くに接続したものを
基本ブロック６として用いている。基本ブロック６の各
接点からの配線群８は、電源配線、接地配線、クロック
配線、及び信号配線などから構成される配線群７と交叉
している。その交叉点位置にはプログラマブル素子９が
配設されている。プログラマブル素子９とは、プログラ
ムの前後でそのインピーダンスが大きく変化する素子で
あり、プログラム後にインピーダンスが小さくなるもの
と、大きくなるものが考えられる。以下には、前者につ
いて説明する。即ち、この素子９の未プログラム状態の
もの及びプログラム済のものの実体は、それぞれ図４
（ａ）、（ｂ）の下方に示される。即ち、未プログラム
の素子９（ＮＰ）によれば、配線７ａ，８ａ間の抵抗値
が抵抗Ｒによって十分大きい状態にある。プログラム済
の素子９（Ｐ）によれば、配線Ｌで直接繋がったよう
に、抵抗の小さい状態になる。即ち、このようなプログ
ラマブル素子９をプログラムする／しないの使い分けに
より、配線７ａ，８ａ間を接続／遮断することができ
る。以後の例でもプログラム前、プログラム済のプログ
ラマブル素子のシンボルとしてそれぞれ図４の上方に示
したものを用いる。

【００２２】図１に示した装置におけるプログラマブル
素子９の任意のものを選択的にプログラムすることによ
り、各種の論理回路を構成することができる。その例
を、図５〜図１２に示す。

【００２３】図５（ａ）は、（ｂ）に示す真理値表の入
出力関係を満足すべくプログラムされた装置を示す。こ
の図５（ａ）の回路はいわゆるインバータを構成してい
る。図中、配線７−１，７−２はそれぞれ電源電位ＶＤ
Ｄ及び接地電位ＧＮＤに接続されている。電源電位ＶＤ
Ｄ及び接地電位ＧＮＤは必要に応じ、本文や真理値表で
は“１”及び“０”で代用することもある。配線７−
７，７−８は、プログラマブル素子９₇₆，９₈₇，９₈₈の
プログラムにより、それぞれインバータとしての入力
Ａ、出力Ｚに接続されている。つまり、トランスミッシ
ョンゲート４−２，５−２のゲートに入力Ａが接続さ
れ、それらのトランスミッションゲート４−２，５−２
の一方の入出力端に出力Ｚが接続されている。トランス
ミッションゲート４−２，５−２の他方の出力端子はそ
れぞれ９₂₅，９₁₄により接地線、電源線に接続されてい
る。

【００２４】図６は、バッファの構成例と真理値表であ
り、図５とほぼ同様の構成となっている。ただし、図５
では９₁₄，９₂₅のプログラマブル素子をプログラムして
いるが、図６では９₁₅，９₂₄のプログラマブル素子をプ
ログラムしている点において違っている。一般に、図２
７に示すようなトランジスタ単体のセルにおいては、バ
ッファを構成しようとした時、セル数、プログラムすべ
きプログラマブル素子数が、ともに、インバータの場合
の約２倍になる。しかし、この実施例においては、バッ
ファを構成する場合とインバータを構成する場合とで用
いる基本ブロック数、プログラムすべきプログラマブル
素子数に差がない。このような例は他にもある。また、
基本ブロックの大きさは、プログラム用のトランジスタ
の大きさによって支配されるため、基本ブロック自身の
サイズはトランジスタ単体の場合と大差無い。このこと
を考え合わせると、単位面積当たりのプログラマビリテ
ィの高いセルであると結論できる。また、多入力マルチ
プレクサを基本とするセルと比較すると、簡潔に回路を
構成できるため、動作が高速であるといえる。

【００２５】図７は、２入力ＮＡＮＤの構成例と真理値
表である。配線群７−６、７−７が入力Ａ，Ｂに、７−
８が出力Ｚに接続されている。図６では、４つのトラン
スミッションゲートのうちの２つ（４−２，５−２）し
か使用しなかったが、図７では、プログラマブル素子９
₆₃，９₈₄，９₇₆，９₈₈のプログラムにより、４つ全部の
トランスミッションゲート４−１，４−２，５−１，５
−２を使用する構成となっている。

【００２６】図８は２入力ＡＮＤの構成例と真理値表で
あり、図７とほぼ同様に４つのトランスミッションゲー
トを使用する構成となっている。ただし、図７とは、プ
ログラムするプログラマブル素子が異っている。即ち、
９₁₈，９₂₁，９₂₇，９₆₆，９₇₃，９₈₂，９₈₄のプログラ
マブル素子をプログラムしている。

【００２７】図９はトライステート・インバータの構成
例と真理値表である。配線群７−６が入力Ａに、７−３
がイネイブル入力Ｅに、７−７が出力Ｚに接続されてい
る。イネイブル入力Ｅが“０”の時は出力Ｚがハイ−イ
ンピーダンス（図ではＨＺと記す）になり、“１”の時
はインバータとして機能する。図９においては、これら
の機能を達成するため、プログラマブル素子９₁₇，
９₂₈，９₃₃，９₆₆，９₇₂，９₈₄，９₈₅をプログラムして
いる。

【００２８】図１０はトライステート・バッファの構成
例と真理値表であり、図９とほぼ同様に、イネイブル入
力Ｅが“０”のときは出力ＺがハイーインピーダンスＨ
Ｚとなり、“１”のときはバッファとして機能する。図
１０では、これらの機能を満足するため、プログラマブ
ル素子９₁₈，９₂₇，９₃₃，９₆₆，９₇₂，９₈₄，９₈₅，を
プログラムしている。図９との相異点は９₁₇，９₂₈の替
りに９₁₈，９₂₇をプログラムしている点である。

【００２９】図１１は２入力ＥＸ−ＯＲ（排他的論理
和）の構成例と真理値表である。配線群７−７，７−８
は入力Ａ，Ｂに７−５は出力Ｚに接続されている。図１
１（ａ）は図１１（ｃ）の接続を実現するために所定の
プログラマブル素子をプログラムしたものである。図１
１の（ａ），（ｃ）における同一符号のトランスミッシ
ョンゲートは互いに同じものを示す。なお、（ａ）の図
中のトランスミッションゲート５−４、４−４はこの例
では使用されていない。

【００３０】図１２はＤ−フリップフロップの構成例と
真理値表である。配線群７−３，７−７，７−８はそれ
ぞれクロック入力ＣＬＫ、出力Ｑ、入力Ｄに接続されて
いる。図１２（ａ）の接続は図１２（ｃ）を実現したも
のである。図１２の（ａ），（ｃ）における同一符号の
トランスミッションゲートは互いに同じものを示す。な
おトランスミッションゲート５−４、４−１、５−６、
４−６はこの例では使用されていない。その他のフリッ
プフロップも同様の構成で実現することができる。

【００３１】図１３は、以上の基本ブロック６とは異な
る基本ブロック６Ａを用いた第２の実施例を示したもの
である。この基本ブロック６Ａでは、基本ブロック６と
異なり、２つの第１のトランスミッションゲート４−
１，４−２の入出力端同士を接続していない。つまり、
配線８−１，８−２をそれぞれ別々の、第１のトランス
ミッションゲート４−１，４−２のドレインに接続して
いる。このためある種の回路を構成すると動作速度が多
少落ちるものの、プログラマビリティが向上するため、
セルの使用効率が向上する。

【００３２】図１４（ａ）は、図１３の回路におけるプ
ログラマブル素子をプログラムすることにより構成した
論理回路例を示し、（ｂ）はその真理値表、（ｃ）はＭ
ＩＬ記号で示した等価回路である。図１４からわかるよ
うに、図１３の基本ブロック６Ａを用いれば、図１の基
本ブロック６だと２つ必要な論理回路を、１つの基本ブ
ロック６Ａで構成することができる。この図１４におい
ては、配線群７−６，７−７が入力に、７−８が出力に
接続されている。この例では基本ブロックを構成する２
つのセルに含まれるトランスミッションゲートの内、第
１のトランスミッションゲートの入出力端を接続してい
ないが、これとは逆に、第１のトランスミッションゲー
トの入出力端は接続したままで、第２のトランスミッシ
ョンゲートの入出力端を接続していない実施例も考えら
れる。この場合の特徴も上記第２の実施例と同様であ
る。

【００３３】図１５は、基本セル６Ｂを用いた第３の実
施例を示したものである。即ち、図１５では、それぞれ
１つの第１、第２のトランスミッションゲート４，５の
みを用いた基本セル６Ｂを用いている。このためある種
の回路を構成すると動作速度が多少落ちるもののプログ
ラマビリティが向上するためセルの使用効率が向上す
る。

【００３４】図１６は、さらに異なる基本ブロック６Ｃ
を用いた第４の実施例を示している。即ち、図１６で
は、それぞれｎ個の第１、第２のトランスミッションゲ
ートを直列接続したものを用いている。即ち、第１、第
２のトランスミッションゲートの組をｎ組用いている。
このｎを１としたものが、図１５の回路であり、２とし
たものが図１の回路である。このように、第１、第２の
トランスミッションゲートの組数であるｎを変えること
により、動作速度とプログラマビリティのトレードオフ
の調節ができる。

【００３５】図１７は、基本ブロックとして６Ｄを用い
た第５の実施例を示したものである。この例では、基本
セルを構成する第１のトランスミッションゲート４の一
つの入出力端と、第２のトランスミッションゲート５の
一つの入出力端とを接続したものである。これによりプ
ログラマブル素子の数を低減することができる。この基
本ブロックでは、ある論理回路を構成する際に上記第１
〜第４の実施例とは多少異なる接続で実現することがで
きる。例えば図１８（ａ）は（ｂ）の真理値表をみたす
２入力ＮＡＮＤであり、接続をわかりやすく示したのが
（ｃ）であるが、この接続は図７に示した、第１の実施
例を用いた２入力ＮＡＮＤまの接続とは異なるものであ
る。さらに、この基本ブロックを用いると、デコーダや
パリティジェネレータなどを効率よく構成することがで
きる場合がある。図１９（ａ）は（ｃ）に示す構成を実
現したものであり、（ｂ）の真理値表で表される２入力
デコーダである。また、図２０（ａ）は図２０（ｃ）に
示す構成を実現したものであり、図２０（ｂ）の真理値
表で表される４ビットパリティジェネレータである。図
２８は基本ブロックとして６Ｅを用いた第６の実施例を
示したものである。この基本ブロックは２つの第２のト
ランスミッションゲート５−１，５−２の入出力同士を
接続していない。つまり、配線８−１，８−２をそれぞ
れ別々の第２のトランスミッションゲート５−１，５−
２のドレインに接続している。このためある種の回路を
効率良く構成することができる。たとえば図２９はこの
基本ブロック２つを用いて、図１２（ｂ），（ｃ）に示
すフリップフロップを構成したものであるが、実施例１
の基本ブロック６によれば、図１２（ａ）に示すように
３ブロック必要とするのに対し、基本ブロック６Ｅを用
いた場合は２ブロックで構成できる。なお、図２９その
他の図において、黒く塗りつぶしたプログラマブル素子
は、プログラム済の素子、つまり、図４の（ｂ）の素子
を示す。

【００３６】なお、本発明は上記の実施例に限定される
ものではない。上述の実施例においては、プログラマブ
ル素子として、プログラムにより抵抗が低くなる素子を
用いた場合について説明した。これとは逆に未プログラ
ム時に抵抗が小さく、プログラムにより抵抗が高くなる
ものを用いても良い。

【００３７】また、上記すべて実施例において、配線群
と、セルの接点からの配線のすべての交点に、プログラ
マブル素子を配置しているが、それらのうちいくつかは
一定の規則に従って間引きしてあっても良い。

【００３８】図２１は第１の実施例におけるプログラマ
ブル素子間引きの例を示したものである。この例では、
配線７−１では、セルのゲートと中央の入出力端からの
配線との交点にのみプログラマブル素子が配置されてい
る。また配線７−２では、ゲートと両端の入出力端から
の配線との交点のみにプログラマブル素子が配置されて
いる。

【００３９】さらに、第１ならびに第２のトランスミッ
ションゲートのゲート端子間にプログラマブル素子が設
けられ、それをプログラムすることによりはじめて共通
ゲートとなる構成であっても良い。この意味は、図３０
に示すものである。ここでは基本ブロック６Ｅを用いて
説明している。すなわち、図３０（ａ）に示すようにト
ランスミッションゲート５−１と４−１のゲート端子
（Ｇ１，Ｇ３）同士、５−２と４−２のゲート端子（Ｇ
２，Ｇ４）同士は初期状態では接続されていないが、こ
れらのゲートを接続するためのプログラマブル素子Ｐ１
〜Ｐ６（プログラムされる前は高インピーダンス状態に
あり、プログラムされることにより低抵抗となるもの）
と中間配線Ｍ１，Ｍ２がある。プログラム素子Ｐ１〜Ｐ
６がプログラムされていない状態では、ゲート端子Ｇ１
〜Ｇ４と配線８−１，８−２にはそれぞれ独立な電位を
与えることができる。水平配線リソースと８の配線のプ
ログラムが終了した時点で図３０（ｂ）に示す様に素子
Ｐ１〜Ｐ６をプログラムすることにより、トランスミッ
ションゲート４−１と５−１のゲート端子Ｇ３，Ｇ１は
中間配線Ｍ１を経由して配線８−１に接続することがで
き、トランスミッションゲート４−２と５−２のゲート
端子Ｇ４，Ｇ２は中間配線Ｍ２を経由して配線８−２に
接続することができる。これはプログラムのある段階ま
ではこのプログラム素子をプログラムせず、それぞれの
トランスミッションゲートのｏｎ／ｏｆｆを独立に制御
できるようにすることによりプログラム素子誤書き込み
を防止するためである。図３１を参照して、プログラム
素子誤書き込み防止について説明する。同図（ａ）は電
圧回り込みによる誤書き込みモードを示し、（ｂ）はト
ランスミッションゲートをオフにする場合の誤書き込み
モード示し。（ｃ）はトランスミッションゲートをオフ
にする場合の誤書き込みモード防止等について示し、
（ｄ）はプログラム終了状態を示す。これらの図（ａ）
〜（ｄ）において、Ｐａはプログラム済の素子、Ｐｂは
プログラムしたい素子、Ｐｃはプログラムされる可能性
のある素子、Ｐｄは最後にプログラムされる素子を示
す。上記各図（ａ）〜（ｄ）において、矢印ＡＲ１は電
圧の回り込みを示し、各印ＡＲ２は電圧の回り込みが抑
制されることを示し、図（ｂ）において配線７−ａは既
プログラムの素子によりＶＳＳとなる配線を示してい
る。プログラムの際に生じうる図３１（ａ）に示すよう
なトランスミッションゲートを介してのプログラム電圧
の回り込みを抑えるには、プログラム中の第１のトラン
スミッションゲートのゲートにはＶＳＳ、第２のトラン
スミッションゲートのゲートにはＶＰＰが印加できるよ
うにしておかなければならない。しかし、単純にこれら
の電圧を印加するだけでは今度は図３（ｂ）に示すよう
にゲート自身と配線リソース間のプログラム素子が誤書
き込みされる可能が生じる。そこで、図３１（ｃ）に示
すようにゲート配線をプログラム素子で接続しうる３つ
の部分に分割し、トランスミッションゲートに最も近い
部分にはトランスミッションゲートをｏｆｆにする電位
を、中間部分には中間電位ＶＰＰ／２を与え、トランス
ミッションゲートから最も遠い部分は、水平配線と自由
にプログラムできるような構造とする。これによりトラ
ンスミッションゲートを介してのプログラム電圧の回り
込みによる誤書き込みを回避することができる。

【００４０】その他、本発明の要旨を逸脱しない範囲で
種々変形して実施することができる。次に、上記ＦＰＧ
Ａにおける基本セルのファンクションテストを容易にす
る構成について説明する。このテストは通常出荷前に行
うもので不良品をとりのぞくことを目的としている。図
３２は従来のテスト回路例である。ディテクタは図１で
Ｏ１〜Ｏ４で示してある。また、図中、ＩＮＴは入力端
子、Ｃ１〜Ｃ４は基本セル、Ｏ１〜Ｏ４は出力端子を示
すものである。この回路を用いて図の基本セルＣ２をテ
ストする場合の動作を説明する。まず、ディテクタＤ１
〜Ｄ４への横方向の制御線Ｔ１，Ｔ２のうちのＴ２のみ
をＨレベルとし、ディテクタＤ２，Ｄ４中のトランジス
タＴＲ２をＯＮさせ、これと同時に、ディテクタＤ１，
Ｄ２のテスト出力線Ｒ１をＨレベルにプリチャージした
状態にしておく。この状態でセルＣ２の入力にテスト信
号を与えた時、出力端子Ｏ２がＨレベルならばトランジ
スタＴＲ１がＯＮして出力線Ｒ１はＬレベルへと遷移す
る。一方出力端子Ｏ２がＬレベルならば、ディテクタＤ
２中のトランジスタＴＲ１がＯＦＦのままであり、出力
線Ｒ１はＨレベルを維持したままである。入力テスト信
号により出力がＨとなるかＬとなるかは決まっているの
で、この出力線Ｒ１の電位を観測すればセルＣ２が正常
か否かを判定できる。この方式ではディテクタ回路Ｄ１
〜Ｄ４が各セル毎に付加されているので、特にセルサイ
ズが小さいときに面積のオーバーヘッドが大きい。従っ
て、本発明者は、ディテクタ回路は行あるいは列で共用
することが望ましい、と考える。以下では、この様な方
針のもとに構成されたテスト回路を説明する。

【００４１】図２２は、テストの実施例であり、前記第
１の実施例の基本ブロック６に対するテストについて述
べる。この図ではある行中の３カラム分のセルが描かれ
ており、このうちの左端のセル１が選択的にテストされ
ている時の各配線に与える電位が書かれている。

【００４２】図２２において、ＤＴはディテクタであ
り、このディテクタＤＴには、図に示すように複数の基
本ブロックＢＢが配線Ｌ５１〜Ｌ５４を介して接続され
ている。ディティクタＤＴの上側の回路においては、電
源電位ＶＤＤと接地電位ＶＳＳとの間に、トランジスタ
Ｔ１１，Ｔ１２，Ｔ１３が直列に接続されている。トラ
ンジスタＴ１１，Ｔ１２の接続されたドレインが出力Ｖ
out1となっている。トランジスタＴ１２には、トランジ
スタＴ１４〜Ｔ１６が並列に接続されている。トランジ
スタＴ１２，Ｔ１４〜Ｔ１６のゲートにはそれぞれ配線
Ｌ５１〜Ｌ５４が接続されている。これらの配線は、ト
ランジスタＴ２１〜Ｔ２４により、電源電位に接続可能
となっている。

【００４３】ディテクタＤＴ内の下側の回路において
は、電源電位と接地電位の間に、トランジスタＴ３１〜
Ｔ３３が直列に接続されている。トランジスタＴ３２，
Ｔ３３の接続されたドレインが出力Ｖout2となってい
る。トランジスタＴ３２にはトランジスタＴ３４〜Ｔ３
６が並列に接続されている。トランジスタＴ３２，Ｔ３
４〜Ｔ３６のゲートはそれぞれ配線Ｌ５１〜Ｌ５４に接
続されている。トランジスタＴ１１，Ｔ１３，Ｔ３１，
Ｔ３３のゲートには信号φ_Tが加えられる。トランジス
タＴ２１〜Ｔ２４のゲートには、信号φ_Pが加えられ
る。

【００４４】配線Ｌ５１〜Ｌ５６は、トランジスタＴ４
１〜Ｔ４６により基本ブロックＢＢの各ノードに接続可
能である。カラム１に含まれるトランジスタＴ４１〜Ｔ
４６のゲートには、電源電位ＶＤＤよりもそれらのトラ
ンジスタのしきい値Ｖ_thだけ高い電位（ＶＤＤ＋Ｖ_th）
を加えて、０〜ＶＤＤの範囲の電位を、しきい値落ちな
しに伝搬できるようにしている。このとき、カラム１以
外に含まれる他の基本ブロックＢＢにおける、トランジ
スタＴ４１〜Ｔ４６に相当するトランジスタのゲートに
は、ＧＮＤ電位を与えてディテクタＤＴと完全に切りは
なし、今現実に判定対象としている基本セルの判定へ影
響を与えないようにしておく。配線Ｌ５５には、トラン
ジスタＴ６１、Ｔ７１により、ＧＮＤ電位あるいは電源
電位を与えることができる。配線Ｌ５６にも、トランジ
スタＴ６２，Ｔ７２により、ＧＮＤ電位あるいは電源電
位を与えることができる。基本ブロックＢＢ中のトラン
スミッションゲートＴＧ１−１，ＴＧ１−２，ＴＧ２−
１，ＴＧ２−２のゲートには、トランジスタＴ５１，Ｔ
５２；Ｔ５３，Ｔ５４により、信号φ_G1あるいはφ_G2を
加えることができる。トランスミッションゲートＴＧ１
−１，ＴＧ１−２，ＴＧ２−１，ＴＧ２−２の詳細は、
図２，図３に示した第一および第二のトランスミッショ
ンゲートである。基本ブロックＢＢの良否判定は、次の
ようにして行う。即ち、トランスファーゲートＴＧ１−
１，ＴＧ１−２の中間ノードＮ１、トランスミッション
ＴＧ２−１，ＴＧ２−２の中間ノードＮ２を、トランジ
スタＴ６１，Ｔ６２，Ｔ７１，Ｔ７２，Ｔ４５，Ｔ４６
を用いて電源電位ＶＤＤまたは接地電位ＧＮＤとする。
そして、トランスファーゲートＴＧ１−１，ＴＧ１−
２，ＴＧ２−１，ＴＧ２−２のオフ状態においてリーク
がないこと、オン状態において信号がパスすることをデ
ィテクタＤＴで、トランジスタＴ１２，Ｔ１４〜Ｔ１
６，Ｔ３２，Ｔ３４〜Ｔ３６のオン、オフに対応する出
力Ｖout1，Ｖout2のレベルによって、検出する。その検
出に際しての、具体的なパルスの加え方は、図２３のタ
イミングチャートに示される。以下このチャートに基づ
いて説明する。

【００４５】時刻ｔ１においてはトランスミッションゲ
ートＴＧ１−１，ＴＧ１−２，ＴＧ２−１，ＴＧ２−２
が遮断状態のとき、接地電位がトランスミッションゲー
トの一方の入出力端から他方の入出力端へリークしない
ことが判定される。この判定のためには、トランスミッ
ションゲートＴＧ１−１，ＴＧ１−２，ＴＧ２−１，Ｔ
Ｇ２−２のゲートにそれらがオフするゲート電圧をトラ
ンジスタＴ５１〜Ｔ５４により与えておく。そして、そ
れらの中間ノードＮ１，Ｎ２にＧＮＤ電位を与える。こ
のとき、トランスミッションゲートＴＧ１−１，ＴＧ１
−２，ＴＧ２−１，ＴＧ２−２が“良”であれば、ＧＮ
Ｄ電位はトランスミッションゲートＴＧ１，ＴＧ１を通
ることはない。しかし、“不良”であれば、ＧＮＤ電位
はトランスミッションゲートＴＧ１−１，ＴＧ１−２，
ＴＧ２−１，ＴＧ２−２を通って配線Ｌ５１〜Ｌ５４の
電位を予め与えておいた電源電位ＶＤＤより低下させ
る。つまり、ＧＮＤ電位が、本来通らないはずのトラン
スミッションゲートＴＧ１−１，ＴＧ１−２，ＴＧ２−
１，ＴＧ２−２を通るか、通らないかによって、トラン
スミッションゲートＴＧ１−１，ＴＧ１−２，ＴＧ２−
１，ＴＧ２−２の良、不良が判定される。そして、その
判定には、トランスミッションゲートＴＧ１−１，ＴＧ
１−２，ＴＧ２−１，ＴＧ２−２に接続されているＬ５
１〜Ｌ５４の電位を、ディテクタＤｔ１の出力Ｖ_out2と
して観測することにより、行われる。すなわち、Ｖ_out2
の電位はｔ１以前には接地電位となっているが、予め電
源電位ＶＤＤにプリチャージされているＬ５１〜Ｌ５４
のいずれかが、トランスミッションゲートＴＧ１−１，
ＴＧ１−２，ＴＧ２−１，ＴＧ２−２のいずれかの不良
により電源電位より低下してＰ型トランジスタＴ３２〜
Ｔ３６のしきい値分より下がっていると、Ｔ３２〜Ｔ３
６のうち、その不良トランスミッションゲートに相当す
るものがＯＮ状態となりＶ_out2は時刻ｔ１で電源電位Ｖ
ＤＤに更新される。従って、Ｖ_out2が時刻ｔ１において
接地電位のままならトランスミッションゲートＴＧ１−
１，ＴＧ１−２，ＴＧ２−１，ＴＧ２−２は正常、電源
電位ＶＤＤならいずれかが不良であることが判定でき
る。そして、トランスミッションゲートＴＧ１−１，Ｔ
Ｇ１−２，ＴＧ２−１，ＴＧ２−２をオフ状態としてお
いたときに、ＶＤＤ電位が通るか、通らないかの判定
は、時刻ｔ３で行われる。この検出はＶ_out1により行わ
れるが検出原理は前記接地電位のときと同様であるので
省略する。また、トランスミッションゲートＴＧ１−
１，ＴＧ１−２，ＴＧ２−１，ＴＧ２−２をオンしてお
き、そのときに、ＧＮＤ電位／ＶＤＤ電位が正しくパス
するか否かのＧＮＤパス／ＶＤＤパスの判定が、ｔ２／
ｔ４で行われる。このテスト方式の特徴は、１ロウ分の
テストを少数のディテクタで行える点と、検出結果を電
圧で出力するのでテスト時間を低減できる点である。
（電流を出力すると、電流測定は時間がかかるので、テ
スト時間が長くなる。）この場合も前記と同じ検出原理
であるので省略する。なお、本発明は上記の実施例に限
定されるものではない。たとえば上述の実施例でのテス
ト手順は任意に変えてもよい。また、プリチャージトラ
ンジスタＴ２１〜Ｔ２４は、プリチャージ電位が接地電
位ならばｎ型ＦＥＴを用いる必要がある。もちろん、Ｌ
５１〜Ｌ５４を電源電位と接地電位のいずれの電位にも
プリチャージできるようにしても良い。その他、本発明
の要旨を逸脱しない範囲で種々変形して実施することが
できる。

【００４６】次に、ユーザが配線の接続を変更できる集
積回路内部の配線長の割当が最適に行われるようにした
実施例について説明する。

【００４７】上述の各種実施例からもわかるように、基
本セルから直接出ている配線（第１の配線）に直交する
方向に配線群（第２の配線）が配置されている。第１，
第２の配線は立体的に交叉しており、第１の配線と第２
の配線の交叉位置のいくつかにはプログラマブル素子が
設けられている。そして、例えば、２つの基本セルを繋
ぐ場合に、どのプログラマブル素子をプログラムすれば
よいかはユーザにまかされている。しかしながら、前に
も述べたように、予め第２の配線を大幅に余裕をもって
作っておくことは実際上むずかしい。このため、必要な
長さの第２の配線が不足することもあり得る。逆に、不
要な長さの配線が余ることもある。

【００４８】本発明者は、このような点に鑑みて、既存
のゲートアレイの配線を解析し、配線の長さの分布を調
べた。その結果、図２４のグラフを得ることができた。
このグラフから、本発明者は、配線の本数とその長さが
ほぼべき乗の関係にあることを知得するに至った。この
知得に基づき、第２の配線の本数分布を、長さを変数と
するある関数で割り付ければよいという結論に達した。

【００４９】このように構成しておけば、ユーザがプロ
グラマブル素子のプログラムにより、配線接続を任意に
行えるようにしても、配線リソースが必要十分なものと
なり、チップ面積の有効利用が可能となる。

【００５０】以下に、本発明者による解析について詳細
に説明する。第２の配線に対し、配線の本数は長さの単
調減少関数により表現する。すなわち、ある長さの配線
の本数は、これより長い配線の本数よりは多く、短い配
線の本数よりは少なくなっている。これをさらに定量的
に表現すると次のようになる。横軸にある単位で表した
配線の長さの対数を、縦軸にその本数の対数をプロット
しその最小二乗直線の傾きｋを求めると−３≦ｋ≦−２
の関係がある。図２５は本発明は実施例を示したもので
あり、ある長さの配線の本数は、配線長の−２．５乗の
依存性を持っている。この実施例における長さの単位は
基本セルの一辺の長さとなっている。

【００５１】

【発明の効果】本発明によれば、セルの利用効率が高
く、高速なＦＰＧＡを得ることができる。

【００５２】そして、基本ブロック中のトランスミッシ
ョンゲートの良否を出荷前に適正に判定することができ
る。

【００５３】さらに、配線リソースが必要十分なものと
なり、チップ面積の有効利用が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例。

【図２】第１のタイプのトランスミッションゲートの構
成と記号。

【図３】第２のタイプのトランスミッションゲートの構
成と記号。

【図４】プログラマブル素子の特性の説明図。

【図５】本発明の第１の実施例によるインバータの構成
例ならびに真理値表。

【図６】本発明の第１の実施例によるバッファの構成例
ならびに真理値表。

【図７】本発明の第１の実施例による２入力ＮＡＮＤの
構成例ならびに真理値表。

【図８】本発明の第１の実施例による２入力ＡＮＤの構
成例ならびに真理値表。

【図９】本発明の第１の実施例によるトライステート・
インンバータの構成例ならびに真理値表。

【図１０】本発明の第１の実施例によるトライステート
・バッファの構成例ならびに真理値表。

【図１１】本発明の第１の実施例による２入力排他的論
理和の構成例、真理値表ならびに接続図。

【図１２】本発明の第１の実施例のＤ−フリップフロッ
プの構成例、真理値表ならびに接続図。

【図１３】本発明の第２の実施例。

【図１４】本発明の第２の実施例による論理回路構成
例。

【図１５】本発明の第３の実施例。

【図１６】本発明の第４の実施例。

【図１７】本発明の第５の実施例。

【図１８】本発明の第５の実施例による２入力ＮＡＮＤ
の構成例、真理値表ならびに接続図。

【図１９】本発明の第５の実施例による２入力デコーダ
の構成例、真理値表ならびに接続図。

【図２０】本発明の第５の実施例によるパリティジェネ
レータの構成例、真理値表ならびに接続図。

【図２１】本発明の実施例としてのプログラマブル素子
の間引きの例。

【図２２】本発明の実施例のテストを説明する全体的構
成図。

【図２３】図２２におけるテストを説明するタイミング
チャート。

【図２４】ゲートアレイにより試作したＬＳＩ中の配線
長と本数の関係を示す図。

【図２５】本発明の配線本数決定法による配線本数分布
の実施例。

【図２６】多入力マルチプレクサを用いたＦＰＧＡの基
本セルの従来例。

【図２７】トランジスタ単体セルを用いたＦＰＧＡの従
来例。

【図２８】本発明の第６実施例。

【図２９】その第６実施例によって構成したフリップフ
ロップ。

【図３０】第１、第２のトランスミッションゲートのゲ
ート端子間にプログラマブル素子をプログラムすること
により、それらのゲート端子を共通に接続するようにし
た例。

【図３１】プログラマブル素子の誤書き込み防止の説明
図。

【図３２】従来のテスト回路例である。

【符号の説明】

１ｎ型電界効果トランジスタ２ｐ型電界効果トランジスタ３インバータ４第１のタイプのトランスミッションゲート５第２のタイプのトランスミッションゲート６基本ブロック７配線群８セルの節点に接続した配線群９プログラマブル素子１０一方の入力の反転した２入力ＮＡＮＤのＭＩＬ記
号１０１マルチプレクサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者市田真琴神奈川県川崎市幸区小向東芝町１株式会社東芝多摩川工場内

Claims

【特許請求の範囲】

【請求項１】第１の配線の複数からなる第１配線群と、第２の配線の複数からなる第２配線群と、前記第１、第２の配線の少なくとも一つの交叉部分に設
けられ、プログラムすることにより両者を選択的に導通
させるスイッチング手段と、ゲート電圧が高い時に導通する第１のトランスミッショ
ンゲートと、ゲート電圧が低い時に導通する第２のトラ
ンスミッションゲートとを有し、前記第１、第２トラン
スミッションゲートのゲートが互いに接続されて共通ゲ
ートとなっているか、あるいは、プログラムすることに
より、選択的に導通させるスイッチング手段により接続
可能で共通ゲートとすることができる基本セルと、を備
え、前記第１、第２トランスミッションゲートの入出力端及
び前記共通ゲートは、それぞれ、前記第１の配線のいず
れかに接続されている、フィールドプログラマブルゲー
トアレイ。
【請求項２】前記基本セルの少なくとも２つを含む基本
ブロックを備え、それら基本ブロックを構成する前記基
本セルの前記第１のトランスミッションゲートの入出力
端同士が接続されて共通端子となっている、請求項１に
記載のフィールドプログラマブルゲートアレイ。
【請求項３】前記基本セルの少なくとも２つを含む基本
ブロックを備え、それら基本ブロックを構成する前記基
本セルの前記第２のトランスミッションゲートの入出力
端同士が接続されて共通端子となっている、請求項１に
記載のフィールドプログラマブルゲートアレイ。
【請求項４】請求項２ならびに請求項３を同時に満たす
フィールドプログラマブルゲートアレイ。
【請求項５】前記基本セルを構成する第１のトランスミ
ッションゲートの一つの入出力端が、前記基本セルを構
成する第２のトランスミッションゲートの一つの入出力
端と接続されて共通端子となっている、請求項１に記載
のフィールドプログラマブルゲートアレイ。
【請求項６】前記基本ブロックあるいは前記基本セルを
構成する各トランスミッションゲートの一方の入出力端
に高電位ならびに低電位を与える電圧供給手段と、少なくとも、選択的にスイッチングする手段をプログラ
ムする前には、ゲート電圧を強制的に制御し、トランス
ミッションゲートを導通状態あるいは遮断状態にするこ
とができる手段と、前記各トランスミッションゲートの一方の入出力端とは
異なる他方の入出力端に接続され、高電位あるいは低電
位を与える電圧供給手段と、前記他方の入出力端の電位が高電位であるか否かを判定
する手段と、前記他方の入出力端の電位が低電位であるか否かを判定
する手段と、を備えることを特徴とするフィールドプロ
グラマブルゲートアレイ。
【請求項７】前記高電位であるか否かを判定する手段と
して、高電位からｐ型電界効果トランジスタのしきい値
分より低くなったときのみ高電位を出力し、それ以外の
場合は低電位を出力する出力端子と、前記低電位である
か否かを判定する手段として、低電位からｎ型電界効果
トランジスタのしきい値分より高くなったときのみ低電
位を出力し、それ以外の場合は高電位を出力する出力端
子とを有する電圧検出回路を備えていることを特徴とす
る請求項７に記載の、フィールドプログラマブルゲート
アレイ。
【請求項８】複数の回路素子と、前記回路素子につながる複数の第１の配線と、前記第１の配線間を接続するための複数の第２の配線
と、前記第１、第２の配線間に設けられ、プログラムするこ
とにより両者を選択的に接続することができるスイッチ
ング手段と、を備え、前記第２の配線の本数がその長さに対し単調減少関数で
表現でき、その長さ依存性は長さの−２乗から−３乗の
範囲内にある、半導体集積回路。