JP2000067596A - Ｎｖｍセルベ―スｆｐｇａのテスト時間を減少させる方法 - Google Patents

Ｎｖｍセルベ―スｆｐｇａのテスト時間を減少させる方法

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JP2000067596A
JP2000067596A JP16547799A JP16547799A JP2000067596A JP 2000067596 A JP2000067596 A JP 2000067596A JP 16547799 A JP16547799 A JP 16547799A JP 16547799 A JP16547799 A JP 16547799A JP 2000067596 A JP2000067596 A JP 2000067596A
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Volker Hecht
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Timothy Saxe
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318516—Test of programmable logic devices [PLDs]
    • G01R31/318519—Test of field programmable gate arrays [FPGA]

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Abstract

(57)【要約】 （修正有） 【課題】 プログラマブルな相互接続体のためのＮＶＭ
メモリセルを使用するＦＰＧＡのテスト方法を提供。 【解決手段】 ＮＶＭメモリセルは、行及び列のメモリ
アレイとして配置される。メモリセルの記憶された状態
によりプログラムされる、ユーザが形態化可能なロジッ
クエレメント及びインターコネクションは、同一及び／
又は異なるタイル中に組み込まれる。行及び列のアレイ
中に組み込まれたタイルは、メモリアレイに重ね合わさ
れる。テスト方法は、同一のタイルはできるだけ同一に
プログラムされるようにテストの回路形態を選択するス
テップと、該タイルに対応する複数のメモリ行を、該テ
ストの回路形態に、同時にプログラム及び同時に消去す
るステップとを有する。更に、ＦＰＧＡ中にプログラム
されたテストの回路形態は、通常動作の供給電圧より低
い供給電圧でテストされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路のテスト
の分野に関し、より詳細には、ＮＶＭベースＦＰＧＡ
（不揮発性メモリベースフィールドプログラマブルゲー
トアレイ）に関する。本発明は、フラッシュメモリベー
スのＦＰＧＡに、特に適している。
【０００２】
【従来の技術】ＦＰＧＡは典型的には、ロジックエレメ
ント及び配線インターコネクションのアレイであり、そ
れは、決められた機能を持つ集積回路にユーザによって
形態化することができる、何千又は更に何十万のプログ
ラマブルなスイッチを持っている。それぞれのプログラ
マブルなスイッチすなわちインターコネクションは、集
積回路中の２つの回路ノードを接続でき、それにより配
線インターコネクションを形成（又は分断）すること、
すなわちロジックエレメントの機能を設定することがで
きる。
【０００３】リプログラマブルなＦＰＧＡでは、それぞ
れのプログラマブルなスイッチは、リプログラマブルな
メモリセルにより形成されており、それは、ソース及び
ドレインが２つの回路ノードに接続されているスイッチ
ングトランジスタに相互接続されている。これらの回路
ノードは、ＦＰＧＡのユーザにより形態化できる集積回
路の部分である。形態化可能な回路は、ロジックエレメ
ント及びインターコネクションのアレイを有し、それは
メモリセルつまりそれの相互接続されたスイッチングト
ランジスタの状態により設定される。そのようなリプロ
グラマブルなスイッチの例が、”ＦＮトンネル効果を有
する不揮発性リプログラマブル相互接続体セル及びそれ
のプログラム方法”という名称の、１９９７年５月２７
日に発行された、現在の譲受人の米国特許第５，６３
３，５１８号に開示される。
【０００４】フラッシュメモリは、ＮＶＭ（不揮発性メ
モリ）の１つのタイプである。フラッシュメモリベース
ＦＰＧＡでは、それぞれのプログラマブルなスイッチの
メモリセルは、同種の二次元メモリアレイの部分であ
り、それにより該メモリセル中のフローティングゲート
上の電荷が、プログラムされ又は消去される。メモリセ
ルのフローティングゲートはまた、対応するスイッチン
グトランジスタにより共有されており、該トランジスタ
はオン又はオフにされる。そのためそれぞれのスイッチ
ングトランジスタは、それのソースにより接続されてお
り、またドレインは配線インターコネクションを形成
（又は分断）すること、すなわちロジックエレメントの
機能を設定するようにプログラムされる。
【０００５】フラッシュメモリアレイは、同時にアレイ
のすべてのメモリセルを消去する、１度の初期消去ステ
ップにより典型的にはプログラムされ、そしてデータワ
ードをすべての列に並列に、かつ選択した行に同時に与
える一連のプログラムステップがそれに続く。すべての
アレイは、通常、行ごとに１度のプログラムステップに
よりプログラムされる。
【０００６】
【発明が解決しようとする課題】すべての集積回路に関
するように、ＦＰＧＡは、製造後、それが機能するかし
ないかを確認するために、テストしなければならない。
しかし、ＮＶＭベース（フラッシュメモリベースを含
む）ＦＰＧＡをテストする際には、問題がある。ユーザ
が形態化した回路のＦＰＧＡ中では、小さいパーセンテ
ージのスイッチングトランジスタしかオンになっていな
いので、ＦＰＧＡを、異なるテストの回路形態になるよ
う、数回プログラムしなければならない。良好な欠陥率
(fault coverage)を達成するために、これらのテストの
回路形態の中の１つで少なくとも１回、ＦＰＧＡの形態
化可能な部分のほとんどすべてのスイッチを使用するこ
とにより、それぞれのテストの回路形態をテストしなく
てはならない。ＮＶＭベースＦＰＧＡの総計のテスト時
間は、大体、すべてのスイッチが１度使用されるまで、
ＦＰＧＡをある回数、消去し及び再プログラムするため
に必要とされる時間である。全体的消去がただ１度実施
されるフラッシュメモリベースのＦＰＧＡでさえ、消去
及びプログラムの１回のサイクルは通常数分間を要する
ため、標準的なプログラム方法を使用することによって
部品を完全にテストするためには、数時間かかることが
ある。それと比較して、他のタイプの集積回路の典型的
なテスト時間は数秒である。
【０００７】１つの集積回路の数時間のテスト時間は、
深刻な問題を引き起こすことが明らかである。製造者
は、ＮＶＭベースＦＰＧＡを、テストなしか基本テスト
のみをして、その集積回路は機能するという希望を持っ
て販売するか、または相応の高価格でＦＰＧＡを完全に
テストして販売するかのどちらかである。他の選択肢は
受け入れられない。
【０００８】一方、本発明は、このテストの問題を解決
する方向を目指すものであり、ＮＶＭベースＦＰＧＡの
総計のテスト時間を減少させ、それに伴いテストのコス
トを低減させる。
【０００９】
【課題を解決するための手段】本発明は、複数のプログ
ラマブルな相互接続体又はスイッチを有するＦＰＧＡを
テストする方法を提供する。それぞれのプログラマブル
な相互接続体は、スイッチングトランジスタに相互接続
されたＮＶＭメモリセルを有する。それぞれのＮＶＭメ
モリセルは、行及び列のメモリアレイの部分として配列
される。スイッチングトランジスタのそれぞれは、複数
のロジックエレメント及びインターコネクションのノー
ドに接続され、それらは同一の及び／又は異なるタイル
中に組み込まれ、そのタイルは、メモリアレイ上に重ね
合わされた、行及び列のアレイ中に組み込まれる。テス
ト方法は、同一のタイルは極力同じようにプログラムす
るようなテストの回路形態を選択するステップと、テス
トの回路形態中のタイルに対応する、複数のメモリ行を
同時にプログラムし、同時に消去するステップとを有す
る。このようにすると、ＦＰＧＡをテストする時間は相
当に減少する。
【００１０】更に、ＦＰＧＡ中にプログラムされたテス
トの回路形態は、通常動作の電圧より低い供給電圧でテ
ストされる。メモリセル（及び、そのためスイッチング
トランジスタ）のプログラムは、プログラム及び消去の
パルスの電圧及び時間を減少させ、保持(retention)及
びディスターブ(disturb)効果のマージン量を実質的に
無視することにより、実施される。
【００１１】
【発明の実施の形態】本発明は、フラッシュメモリベー
スＦＰＧＡに関して記述するが、より一般的なＮＶＭベ
ースＦＰＧＡに適用される。フラッシュメモリベースＦ
ＰＧＡのアーキテクチャは、お互いに重ね合わされた２
つのアレイと考えられる。第１のアレイは、前述のリプ
ログラマブルなメモリセルの、二次元の同種のアレイで
ある。ユーザが形態化した、決められた機能を持つ集積
回路を作る第２のアレイは、”タイル”と呼ぶブロック
中に組み込まれた、ロジックエレメント及びインターコ
ネクションの、二次元の異種のアレイである。ＦＰＧＡ
アーキテクチャ内部で使用される異なるハードワイヤ回
路を持つ異なるタイプのタイルがある。どのタイルのタ
イプも、多数のプログラマブルなスイッチを含み、この
ようにしてメモリセルアレイの一定の数の行及び列に接
続される。タイルに関連するメモリセルの状態が、タイ
ル中のスイッチングトランジスタの状態を設定し、タイ
ルの機能を制御する。タイルは、ロジック機能のみ、Ｆ
ＰＧＡのルーティングネットワークの部分であるプログ
ラマブルな相互接続体のみ、又はその両方を含むことが
できる。”フィールドプログラマブルゲートアレイ中の
ロジックセル及びルーティングアーキテクチャ”という
名称の、１９９７年１月１４日に発行された、現在の譲
受人の米国特許第５，５９４，３６３号は、ロジックエ
レメント及びインターコネクションと共に、典型的なタ
イルを開示する。
【００１２】タイルのそれぞれの行は、通常、同じ数の
メモリ行のみから構成される。タイルのそれぞれの列
は、通常、同じ数のメモリ列のみから構成される。
【００１３】図１〜６は、本発明の説明の目的のため
の、簡略化したフラッシュベースＦＰＧＡアーキテクチ
ャの構成部品を示す。
【００１４】図１は、図中の点線により表わされ、文字
Ａにより標識された、典型的なタイルタイプＡのメモリ
アレイ部分を示す。Ａタイルタイプは、メモリセルの６
個の行及び２個の列を有する。バブル１０として記載し
た、それぞれのメモリセルは、列ライン１２の１つと、
行ライン１１の１つとの交点に位置する。行ライン１１
は、０〜５の番号が付され、列ライン１２は０〜１の番
号が付される。
【００１５】単一のＮＶＭトランジスタ２０により形成
されるメモリセルが、図２に示される。メモリトランジ
スタ２０は、それぞれ列ライン１２Ａ及び１２Ｂの一対
に接続される、ソース２１及びドレイン２２を有する。
列ライン１２Ａ及び１２Ｂのそれぞれの対は、図１で
は、１つの列ライン１２として簡略化されている。メモ
リトランジスタ２０はまた、フローティングゲート２３
及びコントロールゲート２４を有する。コントロールゲ
ート２４は、行ライン１１に接続される。フローティン
グゲート２３は、メモリトランジスタ２０が相互接続さ
れている、図３に示した対応するスイッチングトランジ
スタが、オンかオフかを決定する情報を、電荷の形で蓄
積する。
【００１６】図２のメモリトランジスタ２０のフローテ
ィングゲート２３に接続されたフローティングゲート２
７を有するスイッチングトランジスタ３０は、ソース２
６及びドレイン２５を持ち、それらはそれぞれルーティ
ングネットライン３２及び３１に接続される。スイッチ
ングトランジスタ３０はまた、メモリトランジスタ２０
のコントロールゲート２４に接続されたコントロールゲ
ート２８も有する。
【００１７】ルーティングネットライン３２及び３１
は、異種の、ユーザが形態化可能な、タイル中に組み込
まれた、ロジックエレメント及びインターコネクション
のアレイの部分である。図４は、Ａタイルタイプのエレ
メントを示し、それは、ＣＭＯＳロジック中に作られ
た、Ｄフリップフロップ３３とバッファ３４とを有す
る。水平及び垂直の接続が、それぞれルーティングネッ
トライン３１と３２とにより与えられる。図中に使用し
ているように、黒ドットは、Ｄフリップフロップ３３の
リセット端末から最も右側の垂直ネットルーティングラ
イン３２への接続のような、ルーティングネットライン
への接続を示す。２つのルーティングネットライン３１
及び３２の交点にあるバブル３５として描いた、プログ
ラマブルなそれぞれのインターコネクションは、スイッ
チングトランジスタ３０の１つである。上記の図３を参
照する。それぞれのバブル３５の近傍の２桁の数字は、
そのスイッチングトランジスタ３０に対応するメモリセ
ル２０のメモリアレイの位置を特定する。第１の桁はそ
のタイルのメモリアレイ部分のメモリセル２０の行の番
号で、第２の桁は同じく列の番号である。図１を参照す
る。
【００１８】図５は、第２の典型的なタイルタイプのメ
モリアレイ部分を示し、また点線により表わされ、文字
Ｂにより標識される。このＢタイルタイプは、０〜１の
番号を付した２個のメモリ行ライン１１、及び０〜１の
番号を付した２個の列ライン１２を有する。行ライン１
１と列ライン１２とのそれぞれの交点にバブル１０があ
り、それは相互接続されたメモリセルを表わす。再び図
２を参照する。
【００１９】図５のメモリアレイ部分のためにユーザに
より形態化されたロジックエレメント及びインターコネ
クションが、図６に示される。この例では、Ｂタイルタ
イプは、４個の水平ルーティングネットライン３１と、
２個の垂直ルーティングネットライン３２とから構成さ
れる。４個のプログラマブルなインターコネクションが
あり、それらは２つの組のルーティングネットライン３
１及び３２の異なる交点にあるバブル３５として描かれ
る。図４については、それぞれのバブル３５の近傍の２
桁の数字が、そのスイッチングトランジスタ３０に対応
するメモリセル２０のメモリアレイの位置を特定する。
第１の桁は、図５に示されたメモリアレイ部分中の行の
番号で、第２の桁は同じく列の番号である。
【００２０】図７及び８は、どのようにして、本発明に
従って、それらの構成部品に基づいたＦＰＧＡを典型的
なテストの回路形態になるようプログラムするかを示
す。図７は、Ａ及びＢタイプのタイルから構成される、
ロジックエレメント及びインターコネクションのアレイ
を示す。この例では、Ｂタイプタイルの１個の行及びＡ
タイプタイルの３個の行が、３個の列中に配列される。
Ａ及びＢタイルのアレイは、テストの回路形態になるよ
うプログラムされる。オンになっている、すなわち接続
されたプログラマブルなインターコネクションは、十字
バブル３５Ａにより示される。十字のないバブル３５は
接続がないことを示す。これによるテストパスは、一定
のネットルーティングライン３１及び３２の太い部分３
６により示される。テストの回路形態は、すべてのＡタ
イルのフリップフロップ３３を使用し、部分３６により
示すように、それらを斜めのシフトレジスタのパスに接
続する。それぞれのＢタイルタイプ中の２個のプログラ
ムされたスイッチは、Ａタイル中のフリップフロップ３
３の、２つのクロックネットの中の１つ及び２つのリセ
ットネットの中の１つを選択する。テスト信号を、色々
にプログラムされたロジックエレメント、すなわちＤフ
リップフロップ３３及びバッファ３４、及びテストパス
を作るインターコネクションを通して、送ることができ
る。
【００２１】図７に示すように、Ａ及びＢタイルを形態
化するためには、対応する、スイッチングトランジスタ
３０のメモリトランジスタ２０が適切にプログラムされ
なければならない。図８は、形態化された図７のＡ及び
Ｂタイルに対応するメモリアレイ部分を示す。図７と同
様の方法で、それらの対応するスイッチングトランジス
タ３０をオンにするようプログラムされたメモリトラン
ジスタ２０が、十字バブル１０Ａにより示される。
【００２２】テストの回路形態と比較すると、ユーザに
より形態化された回路は、ほとんどすべてのタイルの位
置で、異なってプログラムされることが非常に多い。こ
のため、ユーザが形態化した回路中のほとんどすべての
行は、異なるパターンでプログラムしなければならな
い。このように、すべての行は別個にプログラムしなけ
ればならない。本発明に従うと、図７及び８のテストの
回路形態に示すように、同じタイプのタイルを極力同一
にプログラムするよう、テストの回路形態を選択する。
それぞれのタイルタイプＡ及びそれぞれのタイルタイプ
Ｂは、同一にプログラムされる。このとき、ＦＰＧＡ
は、以下の時間節約のステップによるテストのために、
プログラム（及び消去）される。 ａ）１つのタイル行内部のいくつかのメモリ行を同時に
プログラムするステップ。 ｂ）プログラムされたメモリセルを有しないメモリ行を
プログラムすることをスキップするステップ。 ｃ）同一又はほぼ同一のタイル行を同時にプログラムす
るステップ。 ｄ）完全に異なるタイル行を同時にプログラムするステ
ップ。 ｅ）テストの回路形態の変化を得るため、該テストの回
路形態のメモリ行を、漸増的に、消去し及びリプログラ
ムするステップ。 これらのステップを以下に詳細に説明する。
【００２３】ａ）１つのタイル行内部のいくつかのメモ
リ行を同時にプログラムするステップ。もしＦＰＧＡの
アーキテクチャが微粒子(fine-grain)である、すなわ
ち、タイル中のロジックエレメントが基本要素であり、
タイルのそれぞれの行内部の異なるタイプのタイルの数
が少なく、及び同一のタイルタイプが同一にプログラム
されているならば、タイルのそれぞれの行の同一にプロ
グラムされたメモリ行がいくつかあるはずである。タイ
ル行内部のそれぞれのメモリ行は、形態化された回路
の、異なる機能と関連することが多いため、同一にプロ
グラムされたメモリ行は、タイル行内部で不規則に位置
することになろう。
【００２４】本発明に従うと、タイル行内部で同一にプ
ログラムされるべき、これらのメモリ行は、同時にプロ
グラムされる。例えば、図８のすべてのＡタイプタイル
では、メモリ行１及び２は同一にプログラムされる。こ
れらの２つの行をプログラムする２つのプログラムステ
ップの代わりに、ただ１つのプログラムステップが、両
方の行をプログラムするために必要である。この目的で
は、メモリアレイのための行選択ロジックは、タイル行
内部のメモリ行のどのような組み合わせも選択できる。
そのような選択ロジックの設計は、集積回路の設計者に
は周知である。
【００２５】ｂ）プログラムされたメモリセルを有しな
いメモリ行をプログラムすることをスキップするステッ
プ。ＦＰＧＡ中のプログラムされたインターコネクショ
ンのパーセンテージは小さいため、それぞれのタイル中
には、いつもブランクのメモリ行、すなわちプログラマ
ブルな相互接続体が全くプログラムされていないメモリ
行があるはずである。本発明に従うと、すべてのブラン
クのメモリ行をプログラムすることは、単にスキップさ
れる。例えば、図８は、Ａタイルの３つの行０、４及び
５が、オンにされたメモリセルを持たないことを示す。
３つのプログラムステップを、Ａタイル行の中でスキッ
プすることができる。また、Ｂタイル中のメモリ行０
は、その行の中ではプログラムされたメモリセルがない
ため、プログラムする必要がない。
【００２６】本発明によると、ＦＰＧＡをプログラムす
る順序は、行をスキップするステップを含むよう柔軟性
がある。
【００２７】ｃ）同一又はほぼ同一のタイル行を同時に
プログラムするステップ。ほとんどのテストの回路形態
で、同一又はほぼ同一のタイル行が同じパターンでプロ
グラムされていることが観察される。本発明では、同一
にプログラムされるべき、タイルのすべての行は、同時
にプログラムされる。図８の例に再び戻ると、すべての
Ａタイル行が、同一にプログラムされていることが確認
されるはずである。すべての３つのタイル行を順番にプ
ログラムする代わりに、Ａタイル行は同時にプログラム
される。
【００２８】同一のタイル行の行選択ロジックは、すべ
てのタイル行により共有することができる。これによ
り、集積回路中で選択ロジックにより占有される面積を
節約できる。
【００２９】ｄ）完全に異なるタイル行を同時にプログ
ラムするステップ。ＦＰＧＡのアーキテクチャが完全に
異なるタイプのタイルを有するタイル行を持つ場合は、
該タイルは異なるようにプログラムされることが多い。
それにもかかわらず、もし選択されたテストの回路形態
及び異なるタイルを有するタイル行が十分に規則的であ
れば、異なるタイルタイプのための他のメモリ行と同一
にプログラムされるべき、１つのタイルタイプのための
メモリ行があるであろう。もちろん、ユーザが形態化可
能なタイル中の対応するスイッチングトランジスタ３０
は、必ずしも同じ位置にある必要はなく、異なるタイル
タイプ中の、結果として形態化された機能すなわちイン
ターコネクションも必ずしも同じである必要はない。メ
モリ行だけがたまたま同一にプログラムされる。例え
ば、図８は、２つのタイプのタイルのメモリ行と関連す
るスイッチングトランジスタ３０の機能が異なっている
が、Ｂタイル行のためのメモリ行１が、Ａタイル行のた
めのメモリ行３と同一にプログラムされていることを示
す。
【００３０】本発明は、これらの同一にプログラムされ
た、異なるタイルのためのメモリ行を、同時にプログラ
ムする。従って、Ｂタイル行のメモリ行１は、Ａタイル
行のメモリ行３と同時にプログラムできる。完全に異な
るタイルのそれぞれの行は、このプログラムステップの
ため別個の行選択ロジックを持つ。
【００３１】本発明の結果により、プログラムステップ
の数が減少する。図８の例では、本発明は、従来のプロ
グラム手順での２０個のプログラムステップを、たった
２つのプログラムステップに減少させる。両方の方法で
のプログラムステップを、以下に列挙する。
【００３２】アドレスは、”タイル行”／”タイル内部
メモリ行”として指定され、また値は二進数である。 従来 本発明 ステップ 値 アドレス 値 アドレス ステップ 1 000000 0/0 111111 0/1, 1/3, 2/3, 3/3 ステップ 2 111111 0/1 010101 1/1, 1/2, 2/1, 2/2, 3/1, 3/2 ステップ 3 000000 1/0 ステップ 4 010101 1/1 ステップ 5 010101 1/2 ステップ 6 111111 1/3 ステップ 7 000000 1/4 ステップ 8 000000 1/5 ステップ 9 000000 2/0 ステップ10 010101 2/1 ステップ11 010101 2/2 ステップ12 111111 2/3 ステップ13 000000 2/4 ステップ14 000000 2/5 ステップ15 000000 2/0 ステップ16 010101 2/1 ステップ17 010101 2/2 ステップ18 111111 2/3 ステップ19 000000 2/4 ステップ20 000000 2/5
【００３３】ｅ）テストの回路形態の変化を得るため、
該テストの回路形態のメモリ行を、漸増的に、消去し及
びリプログラムするステップ。更にテスト時間を減少さ
せるために、数個だけのメモリ行が消去され、再プログ
ラムされる。いくつかのテストでは、テストの回路形態
の一部のみを、漸増的に、変更することが有用である。
１つ又は数個のみのメモリ行を消去し及び再プログラム
することにより、以前のテストの回路形態の変形が得ら
れる。１つの消去及びプログラムステップが、それぞれ
のタイル中の１つの増えたスイッチをテストするために
十分である。
【００３４】例えば、図７及び８中のＢタイル中の、他
の２つのプログラマブル相互接続体は、異なるテストの
回路形態によりテストすべきである。全体のＦＰＧＡを
消去し、完全に新しいテストの回路形態（上述のように
２つのプログラムステップで実行できる）に再びプログ
ラムする代わりに、Ｂタイルのメモリ行０は消去する必
要があり、及びＢタイルのメモリ行１中の２つのスイッ
チは、１つのプログラムステップでプログラムできる。
同じテストの回路形態はＡタイル中に留まっているが、
異なるクロックネット及び異なるリセットネットが、Ａ
タイル中のフリップフロップ３３のために選択される。
【００３５】更なる時間節約技術。上述のテスト時間を
減少させる技術に加えて、本発明は、更なるＦＰＧＡの
テストの時間節約を提供する。ＮＶＭベースＦＰＧＡを
含む、どのような集積回路も、選択された供給電圧範囲
内で動作する。通常動作のための普通の電圧範囲は５ボ
ルト、すなわち、＋５ボルトとアース電位（０ボルト）
との間である。フラッシュメモリベースＦＰＧＡのため
には、オフにされたスイッチングトランジスタ３０は、
フローティングゲート２７に負電圧が必要である（もち
ろん、トランジスタ３０はＮＭＯＳトランジスタとして
のことである）。スイッチングトランジスタ３０を確実
にオンにするためには、供給電圧より正電位の電圧がフ
ローティングゲート２７に必要である。
【００３６】ＦＰＧＡの、それのプログラムされた状態
の期待寿命に亘って、それぞれのプログラムされた相互
接続体の適当な動作を確実にするため、最終のプログラ
ムレンジは、オフにされたスイッチングトランジスタ３
０の最小の負のフローティングゲート電圧だけでなく、
オンにされたスイッチングトランジスタ３０の最小のフ
ローティングゲート電圧も特定する。最初に、スイッチ
ングトランジスタ３０のフローティングゲート２７は、
それらが相互接続されたメモリトランジスタ２０を通し
て、電荷ディスターブ及び保持効果を考慮後の最終プロ
グラムレンジを保証するために、より高い初期プログラ
ムレンジにプログラムしなければならない。保持効果マ
ージンは、プログラムされた状態の期待寿命に亘って漏
れ電流によるフローティングゲートの電圧ロスを補うた
めに必要である。例えば５Ｖテクノロジでは、例えば、
オンになったスイッチングトランジスタ３０のために必
要とされるフローティングゲート電圧は、正確な動作を
補償するために、＋５Ｖの供給電圧より１．５Ｖ高いと
よい。フローティングゲート２７の初期プログラム電圧
は、もし、ディスターブ及び保持マージンの合計が０．
５Ｖであれば、＋７Ｖがよい。
【００３７】ディスターブマージンは、プログラム動作
中の漏れ電流によるフローティングゲート電圧ロスを補
うために必要である。メモリ行内でプログラムされてい
るとは考えられず、また選択されていない、消去された
スイッチングトランジスタ３０及びそれらの対応するメ
モリトランジスタ２０は、行のプログラム中に、行ディ
スターブ効果の影響を受ける。プログラムされ及び消去
されたスイッチングトランジスタ３０は、他のメモリ行
のすべてのプログラムステップによりメモリ列ディスタ
ーブ効果の影響も受ける。行ディスターブ効果の量は、
行プログラムパルスの強度、すなわちプログラム時間及
びプログラム電圧に依存する。列ディスターブ効果の量
は、行プログラムパルスの強度だけでなく、プログラム
ステップの回数にも依存する。消去及びプログラムパル
スの必要な長さは、必要な初期プログラムレンジに大き
く依存する。
【００３８】本発明に従うと、テストは低減された電圧
供給で実施される。これにより、最終プログラム電圧レ
ンジが減少する。プログラム及び消去パルスの電圧及び
時間は、保持及びディスターブマージンを本質的に無視
できるという認識をもって、減少させられる。ユーザが
形態化した回路では何年も必要な寿命に比べて、テスト
の回路形態は数秒間必要なだけであるため、テストでは
保持マージンの必要はない。上述のような、テストの回
路形態のためのプログラムステップの数の減少により、
行及び列ディスターブ効果は、大きく減少する。更に、
テスト動作中の供給電圧の減少により、必要とされるプ
ログラム電圧が減少するので、列だけでなく行のディス
ターブ効果が減少する。そのため、ディスターブ効果を
避けるためのマージンも、ほぼ除かれる。
【００３９】例えば、上述の５ＶのＦＰＧＡでは、デバ
イスは３Ｖの供給電圧でテストしても、まだ動作する。
上述の本発明の態様を利用すると、初期フローティング
ゲート電圧は＋４．５Ｖのみ必要であり、＋２．５Ｖ追
加してプログラムしなくてよい。より小さく、より短い
プログラムパルスは、スイッチングトランジスタ３０の
フローティングゲート２７に、＋４．５Ｖを簡単に実現
できる。このように、メモリ行をプログラムし及び消去
する時間が減少する。
【００４０】
【発明の効果】本発明の利点は実験により実証された。
同じフラッシュメモリベースＦＰＧＡでは、本発明に従
うすべての技術を使用することにより、３時間を要して
いた従来のテストは１０秒に減少した。
【００４１】上述の説明は、本発明の好適な実施形態の
十分かつ完全な開示を与えるが、異なる修正、代替の構
造、及び均等物が、当業者に明らかである。このよう
に、本発明の範囲は、請求項の境界及び範囲によっての
み限定される。
【図面の簡単な説明】
【図１】本発明に従った、典型的なフラッシュメモリベ
ースＦＰＧＡ中のタイルの１つのタイプに対応するメモ
リアレイの部分を示す図である。
【図２】図１のＦＰＧＡのプログラマブルな相互接続体
中のメモリセルトランジスタを示す図である。
【図３】図１のＦＰＧＡのプログラマブルな相互接続体
のスイッチングトランジスタを示す図である。
【図４】図１のメモリアレイ部分に対応するタイルの１
つのタイプのロジックエレメント及びインターコネクシ
ョンの概略図である。
【図５】フラッシュメモリベースＦＰＧＡ中のタイルの
他のタイプのメモリアレイ部分を示す図である。
【図６】図５のメモリアレイ部分に対応するタイルのイ
ンターコネクションの概略図である。
【図７】本発明に従って、テストの回路形態にプログラ
ムされた、図４及び図６のタイルのアレイのロジックエ
レメント及びインターコネクションの概略図である。
【図８】図７のタイルのアレイに対応するプログラムさ
れたメモリアレイ部分を示す図である。
【符号の説明】
１０ メモリセル １１ 行ライン １２ 列ライン ２０ メモリトランジスタ ２１ ソース ２２ ドレイン ２３ フローティングゲート ２４ コントロールゲート ２５ ドレイン ２６ ソース ２７ フローティングゲート ２８ コントロールゲート ３０ スイッチングトランジスタ ３１ 水平ルーティングネットライン ３２ 垂直ルーティングネットライン ３３ Ｄフリップフロップ ３４ バッファ ３５ プログラマブルなインターコネクション
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ティモシー サクス アメリカ合衆国 カリフォルニア州 94022 ロス アルトス シルヴィアン ウェイ 109

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 複数のプログラマブルな相互接続体を有
    し、 それぞれのプログラマブルな相互接続体は、スイッチン
    グトランジスタと相互接続されたＮＶＭメモリセルを有
    し、 それぞれのＮＶＭメモリセルは行及び列から成るメモリ
    アレイの部分として配列され、 それぞれの前記スイッチングトランジスタは、複数のロ
    ジックエレメント及びインターコネクションのノードと
    接続され、 前記ロジックエレメント及びインターコネクションは、
    同一の及び／又は異なるタイル中に組み込まれ、 前記タイルは行及び列のアレイ中に組み込まれるＦＰＧ
    Ａにおいて、 該ＦＰＧＡをテストする方法が、 タイルが極力同一にプログラムされるテストの回路形態
    を選択するステップと、 前記タイルに対応する複数の前記メモリ行を、前記テス
    トの回路形態に、同時にプログラムし及び同時に消去す
    るステップとを有し、 これによって前記ＦＰＧＡをテストする時間が減少する
    ようになったことを特徴とする方法。
  2. 【請求項２】 請求項１に記載のＮＶＭセルベースＦＰ
    ＧＡをテストする方法において、前記同時にプログラム
    し及び同時に消去するステップが、 タイルの行内部の複数の前記メモリ行を同時にプログラ
    ムすることを特徴とする方法。
  3. 【請求項３】 請求項１に記載のＮＶＭセルベースＦＰ
    ＧＡをテストする方法において、更に、 プログラムされるべきメモリを有しないメモリ行のプロ
    グラムをスキップするステップを有することを特徴とす
    る方法。
  4. 【請求項４】 請求項２に記載のＮＶＭセルベースＦＰ
    ＧＡをテストする方法において、更に、 プログラムされるべきメモリを有しないメモリ行のプロ
    グラムをスキップするステップを有することを特徴とす
    る方法。
  5. 【請求項５】 請求項１に記載のＮＶＭセルベースＦＰ
    ＧＡをテストする方法において、前記同時にプログラム
    し及び同時に消去するステップが、 同一又はほぼ同一のタイル行に対応するメモリ行を同時
    にプログラムするステップを有することを特徴とする方
    法。
  6. 【請求項６】 請求項１に記載のＮＶＭセルベースＦＰ
    ＧＡをテストする方法において、前記同時にプログラム
    し及び同時に消去するステップが、 異なるタイル行に対応するメモリ行を同時にプログラム
    するステップを有することを特徴とする方法。
  7. 【請求項７】 請求項１に記載のＮＶＭセルベースＦＰ
    ＧＡをテストする方法において、 テストの回路形態のメモリ行を、前記テストの回路形態
    の変化を得るため、漸増的に、消去し及びリプログラム
    することを特徴とする方法。
  8. 【請求項８】 請求項１に記載のＮＶＭセルベースＦＰ
    ＧＡをテストする方法において、 前記テストの回路形態を、通常動作の供給電圧より低い
    供給電圧でテストすることを特徴とする方法。
  9. 【請求項９】 請求項８に記載のＮＶＭセルベースＦＰ
    ＧＡをテストする方法において、 プログラム及び消去のパルスの電圧及び時間を、保持マ
    ージン量だけ、減少させることを特徴とする方法。
  10. 【請求項１０】 請求項１に記載のＮＶＭセルベースＦ
    ＰＧＡをテストする方法において、 プログラム及び消去のパルスの電圧及び時間を、保持マ
    ージン量だけ、減少させることを特徴とする方法。
  11. 【請求項１１】 請求項１に記載のＮＶＭセルベースＦ
    ＰＧＡをテストする方法において、 プログラム及び消去のパルスの電圧及び時間を、ディス
    ターブ効果マージン量だけ、減少させることを特徴とす
    る方法。
  12. 【請求項１２】 ＮＶＭセルベースＦＰＧＡをテストす
    る方法において、 テストの回路形態を、通常動作の供給電圧より低い供給
    電圧でテストすることを特徴とする方法。
  13. 【請求項１３】 請求項１２に記載のＮＶＭセルベース
    ＦＰＧＡをテストする方法において、 プログラム及び消去のパルスの電圧及び時間を、保持マ
    ージン量だけ、減少させることを特徴とする方法。
  14. 【請求項１４】 請求項１３に記載のＮＶＭセルベース
    ＦＰＧＡをテストする方法において、 プログラム及び消去のパルスの電圧及び時間を、ディス
    ターブ効果マージン量だけ、減少させることを特徴とす
    る方法。
  15. 【請求項１５】 請求項１２に記載のＮＶＭセルベース
    ＦＰＧＡをテストする方法において、 プログラム及び消去のパルスの電圧及び時間を、ディス
    ターブ効果マージン量だけ、減少させることを特徴とす
    る方法。
  16. 【請求項１６】ＮＶＭセルベースＦＰＧＡをテストする
    方法において、 プログラム及び消去のパルスの電圧及び時間を、保持マ
    ージン量だけ、減少させることを特徴とする方法。
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