JPH0469700A - 情報記憶再生装置及び記憶再生方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は全固体素子による音声９画像、温度。

圧力などのアナログ情報をディジタル的にＩＣメモリへ
記録し、再生することが可能な全固体型のアナログ情報
記憶装置並びにその方法に関する。

〔従来の技術〕

従来、音声などを記録・再生する装置としては、いわゆ
るオーディオテープレコーダなどが一般的であったが、
最近はアナログ情報を一部ディジタル化し、光ディスク
や磁気テープにディジタル的に記録し、その後再生時に
音声などのアナログ情報に戻す手法が広く普及してきた
。たとえば特開昭６２−１８７８９８号公報に開示され
ているように、アナログ信号をディジタルに変換し、デ
ィジタル情報をＩＣメモリに記憶して、再生時に）ＩＣ
メモリからの情報をディジタルからアナログに変換し増
幅器を介してスピーカ又はイヤフォンで音声を再生して
いた。

〔発明が解決しようとする課題〕 上記従来技術は）ＩＣメモリの特徴を十分に活かした記
憶・再生方法および装置について何ら配慮がされておら
ず、記録再生の効率化・小型化・高速化・高信頼化・低
消費電力化の点で問題かあつた・ 本発明の目的は記録再生媒体にＩＣメモリを用い、かつ
、メモリ周辺回路の回路規模を極力少なくすることにあ
る。

本発明の他の目的は不良セルを有するＩＣメモリでも活
用可能にすることにある。

また、本発明の他の目的はスタンバイ時（メモリの内容
を保持しているだけのとき）はもとより、記録または再
生時においても、消費電力を極力少なくすることにある
。

また、本発明の他の目的はオーディオ情報に対し人間の
聴覚に合致する変換機能を提供することにある。

また、本発明の他の目的はＩＣメモリに記憶された内容
を高速に外へ転送するアナログ情報の高速ダビングを提
供することにある。

また、本発明の他の目的は瞬時にＩＣメモリの内容を一
括消去させることにある。

また、本発明の他の目的は電池の瞬間的な大電力消費に
対しても、回路電圧を降下させないことにある。

また、本発明の他の目的はＤＡ変換器にＡＤ変換器の機
能も兼ねさせ、チップ面積を削減して歩留まりを向」ニ
させることにある。

さらにまた、本発明の他の目的は記録再生すべき内容が
複数個存在したとき、選択的にブロックを指定し、頭出
し動作を示す表示装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために）ＩＣメモリを含むディジタ
ルデータ部分（必要に応じてＡＤ変換やＤＡ変換部分を
含めて）をワンチップ集積回路（Ｉ　Ｃ）化したもので
ある。

上記化の目的を達成するためには）ＩＣメモリに対して
記録できるか否かを判定しながら記録動作を行う自己診
断回路を付加したものである。

上記化の目的を達成するために、記録時にのみ使用する
回路部分と再生時にのみ使用する回路部分と常時使用す
る回路部分の３系統に電源供給ラインを分割し、前者２
系統の電源供給ラインにはそれぞれトランジスタなどに
よる制御スイッチを設けるようにしたものである。

上記化の目的を達成するためには、入力信号レベルに応
じて増幅度が変化する非線形増幅器をＤＡ変換器の後段
側に挿入したものである。

上記化の目的を達成するためには、ＡＤ変換器の出力デ
ータと外部からの入力ディジタルデータとを入力とする
データセレクタ回路をＩＣメモリの前段側に挿入するよ
うにしたものである。

上記化の目的を達成するためには、ＥＲＡＳＥスイッチ
を設けて）ＩＣメモリに“ＯＸＩを書き込む回路とパル
スジェネレータを制御するための二つのモノステーブル
マルチバイブレータおよびアナログ信号加算回路を設け
、パルスジェネレータの信号がＤＡ変換器からのアナロ
グ出力信号に加算されるようにしたものである。

上記化の目的を達成するためには、ボタン型リチウム電
池に抵抗（直列接続）と大容量コンデンサ（並列接続）
を付加し、リチウム電池から直接回路電力を取り出すの
ではなく、大容量コンデンすから取り出すようにしたも
のである。

上記化の目的を達成するためには、ＤＡ変換器の入力側
にデータセレクタ回路と、カウンタと、アナログコンパ
レータ等を設は再生時はＩＣメモリからのデータを、記
録時はカウンタの出力データを選択し、ＤＡ変換器の出
力信号と入力信号とをアナログコンパレータで比較する
ことによってＡＤ変換器を構成するようにしたものであ
る。

上記化の目的を達成するためには、アドレスカウンタの
内容を記録するメモリと該メモリの内容をアドレスカウ
ンタに再ロード（セット）するための回路、並びに目的
とするブロックを選択するためのスイッチと表示器を設
けるようにしたものである。

〔作用〕

ワンチップ集積回路化したディジタルデータ系統は、信
号伝送系などの信頼性が大幅に向上する。

それによって、エラー訂正回路などのメモリ周辺回路が
削減されるので、消費電力が少なくてすむ。

また、メモリの前段側に挿入した自己診断回路は、常に
目的とするデータが記録できるか否かを判定し、もし目
的のデータが記録できないアドレスであると判定したと
きには、該アドレスをスキップするように動作する。そ
れによって、多少の不良セルを有するＩＣメモリであっ
ても使用することが可能となり、大幅な原価低減に寄与
することができる。

また、記録回路系並びに再生回路系に挿入した１−ラン
ジスタスイッチは、それぞれの系が電力を必要とすると
きにのみ導通するように動作する。

それによって、記録時には再生側、再生時には記録側が
、またスタンバイ時には記録再生のいずれの側にも電力
が供給されることがなく、平均消費電力が大幅に減少す
る。

また、ＤＡ変換器の後段側に挿入した非線形増幅器は、
入力信号レベルが小さいときにはより小さい信号レベル
にし１反対に入力信号レベルが大きいときにはより大き
い信号レベルとなるように動作する。それによって、入
力信吐レベルが小さいときにはＡＤ変換器の量子化ノイ
ズ（重みの最も軽いビットが変化することによって生じ
るノイズ）が減少するように動作し、逆に入力信号レベ
ルが大きい場合はその大きさがより強調されることにな
るので、例えば８ビツトの量子化であっても１０ビツト
相当以上のノイズレベルとダイナミックレンジを確保す
ることができる。

また、ＡＤ変換器の後段側に挿入したデータセレクタは
、前記ＡＤ変換器の出力データをＩＣメモリのデータラ
インに与えるのか、外部から入力されるディジタルデー
タをＩＣメモリのデータラインに与えるのかを切り替え
るように動作する。

それによって、例えば１００倍のクロック周波数で転送
されてきた外部からのディジタル化アナログ情報は、１
００分の１の時間でＩＣメモリへ格納されることになる
。

また、二つのモノステーブルマルチバイブレータは周波
数の異なるパルスジェネレータを制御している。これは
ほんとうに消去してもよいかどうかを使用者に確認する
ために、周波数の異なる信号音をイヤフォンから出力し
、操作ミスによる誤消去を防止するように動作する。

また、ボタン型リチウム電池と抵抗を介して並列接続さ
れた大容量コンデンサは、回路電力を直接ボタン型リチ
ウム電池から供給するのではなく、−旦コンデンサに蓄
電された電力を供給するようにしており、負荷のパルス
的な変動を吸収して。

電圧を一定に保つように作用する。

また、ＡＤ変換器の機能も有するＤＡ変換器とその周辺
回路は、必要に応じてＡＤ変換器になったり、ＤＡ変換
器になったりするので（共用できるので）、チップ面積
を削減して歩留まりを向上させるとともに、技術的難度
の高いＡＤ変換器を不要とするのでＩＣの低コスト化を
可能にさせる。

また、アドレスカウンタの内容を記憶したり、記憶され
たアドレス情報を再びアドレスカウンタにロード（セッ
ト）するメモリとその周辺回路は、記録再生すべき内容
が複数個存在したときに、入力情報を格納するメモリの
空スペースが出ないように（メモリの使用効率を高める
ように）、ブロックの先頭アドレスを決定したり、所望
するプロツクを即再生するための先頭アドレスをセット
したりして頭出しを容易にさせるように動作する。

また、頭出し動作を示す表示装置を付加することにより
、極めて使い勝手の良い装置が実現する。

〔実施例〕

以下本発明の実施例を図を用いて説明する。

第１図は本発明の第１の実施例を示す機能ブロック図で
あり、マイクロフォン付きへッドフォンに電池を含む総
てを組み込んだ事例である。マイクロフォン（実施例で
はコンデンサマイクロフォンを使用、図には示していな
い）出力並びにオーディオ機器のライン出力をＡＤ変換
器の動作レベルまで増幅する入力増幅器１．量子化にあ
たってのサンプリング周波数の２分の１以上の周波数成
分を通過させないための入力側低域通過フィルタ２）入
力アナログ信号を量子化（実施例では８ビツトのディジ
タルコード）するためのＡＤ変換器３）ディジタルコー
ドデータを記録・再生するためのＩＣメモリ４．再生し
てきたディジタルコードデータをアナログ情報に戻すた
めのＤＡ変換器５）ディジタルコードデータをアナログ
情報に戻したときに発生する高周波ノイズ成分を除去す
るための出力側低域通過フィルタ６）イヤフオンまたは
スピーカ（実施例ではクリスタルイヤフォンとセラミツ
タスピーカを使用、図には示していない。）を駆動する
ための出力増幅器７及びＩＣメモリに対する書き込み並
びに読みだしなどを制御する制御回路８更に、ボタン型
すチュウムー次乾電池１３並びに操作スイッチ９，１．
０，１１゜１２などで構成されている。先ず、マイクロ
フォンで電圧信号に変換された音声情報は、入力増幅器
１で最大振幅で４ボルトになるように増幅され、２キロ
ヘルツ以上の周波数では周波数が１０倍になると１万分
の１に減衰させる低域通過フィルタ２を通過し、８ピツ
１〜のＡＤ変換器３へ入力される。該ＡＤ変換器３は、
８キロヘルツのサンプリングクロックで変換動作が起動
され、ディジタルデータに変換された前記音声情報は）
ＩＣメモリ４へ書き込まれる。このような記録動作（メ
モリへの書き込み動作）はＲＦ　Ｃスイッチ１０をおし
く１５） ながらＰＬＡＹスイッチ９を押すことにより制御回路８
が記録動作の開始指令であることを認識し、ＷＦ出力を
ローレベルにすることにより抵抗Ｒ２を経由して１−ラ
ンジスタＱ２をオンにし、記録系の回路ユニット、即ち
入力増幅器１と入力側低域フィルタ２とＡＤ変換器３に
対してリチュウム電池１３の電力が供給され、その後サ
ンプリングクロックをＡＤ変換器に与えると同時に）Ｉ
Ｃメモリの書き込みストローブ信号並びにアドレスデー
タを発生する（該アドレスは書き込みストローブ信号の
後縁でインクリメントされる）。一方、ＩＣメモリ４に
蓄えられた音声情報を再生するには、ＰＬＡＹスイッチ
９のみを押すことにより制御回路８は再生動作指令であ
ることを認識し、ＲＦフラグをローレベルにすることに
よって抵抗Ｒ１を経由してトランジスタＱ１をオンにし
、再生回路系に電源を供給せしめ、その後アドレスデー
タをＩＣメモリ４に与え、読みだしストローブをＤＡコ
ンバータ５に出力し、前記読みだしストローブの後縁で
前記アドレスをインクリメントするように動作する。そ
の結果１Ｇメモリ４から順序良く読みだされるディジタ
ル化音声データは、ＤＡ変換器５で階段状のアナログ信
号に戻され、出力側低域通過フィルタ６の作用によって
滑らかな波形となるように処理され、出力増幅器７を経
由してイヤホーンまたはスピーカを駆動し音声信号に戻
される。なお、−点破線枠１４はＡＤ変換器３とＩＣメ
モリ４とＤＡ変換器５並びに制御回路８を１チツプ集積
回路化した部分を示し、点線枠１５はハイブリッドＩＣ
化のためのベース基板を示している（実施例では該ベー
ス基板部も含めて１チツプ集積回路にする方式も試行し
たが良好な結果を得ることができた）。また、２点鎖線
枠１６はＩＣメモリの部分を除いてＩＣ化もしくはハイ
ブリッド１．　Ｃ化したもので、目的は標準規格化され
た大容量メモリカードを使用することにある。その結果
、メモリ部（メディア部）の着脱を可能にならしめ、あ
たかもフロッピーディスクの如く、メモリカードの受渡
しによって情報の伝達が容易に行なえ、しかもＲＯＭカ
ードとの互換性もどれるので、情報（ソフト）を安価、
大量に生産することも可能になる。

同様に一点破線１４のうち）ＩＣメモリ４を除いたＡＤ
変換器３とＤＡ変換器５並びに制御回路８を１チップ集
積回路化し、これに入力側及び出力側の低域通過フィル
タ６・７）入力増幅器１）出力増幅器７等をＩＣ化もし
くはハイブリッドＩＣ化して、メモリカードの着脱を可
能にならしめた方式も試行し、全く同様の効果が得られ
た。

なお、記録または再生動作を終了させるには５ＴＯＰス
イツチ１１を押し、またＰＡＵＳスイッチ１２を１回押
すと前記動作が中断し、もう１度ＰＡＵＳスイッチ１２
を押すと記録または再生動作が再開する。

本実施例によれば、電話交換手などが用いているマイク
ロフォン付きヘソドフオンの耳の部分に、電池を含む本
体回路の総てを実装できるほど小型化され、かつ消費電
力はスタンバイ時で約５０マイクロワツト（６ボルト電
圧で８マイクロアンペアの電流）、記録時には約５０ミ
リワッ１−（６ボルｌ〜電圧で８ミリアンペアの電流）
更に再生時では約４０ミリワツト（６ボル１〜電圧で６
ミリアンペアの電流）がそれぞれ実測され、小型で消費
電力の極端に少ない装置を実現することができる。

このことは、電源に少容量（１９０ミリアンペア時）の
ボタン型すチューム電池を使用しても、連続３０時間以
上の再生動作または、録音した音声をそのまま放置し、
５４０日後に再生させることも可能であることを示唆し
ている。これらの値は集積回路や電池の技術進歩によっ
て大幅に改善される余地があり、数年間にわたって記録
を保持したり、数百時間以上の録音、再生動作あるいは
更に小型・軽量の装置が実現することができる。なお、
内部のＩＣメモリ（第１図の４）の入出力信号ピンに拡
張用接続端子をオプションとして設けておくことにより
、外部メモリを使用することができるため、より長い時
間の記録または再生が可能になる。例えば、２ギガビツ
ト（２Ｘ１０の９乗ピッ１−）程度の超ＬＳＩメモリ装
置を用い、Ａ　ｌ）変換、Ｉ）Ａ変換に１２〜］６ビツ
１−１１５〜４５キロヘルツ程度の変換周波数を用いれ
ば、高音質の音楽を１〜２時間録音することができる。

第２図は第２の実施例を示すブロック図である。

装置全体の回路構成は第１の実施例を示す第１図と同じ
であり）ＩＣメモリ４の周辺部に記録時の自己診断回路
部が追加されている。記録データメモリへの入力データ
即ちＡＤ変換器（第１図の３）の出力データとメモリテ
ストのための２種類のデータパターン”　Ａ　Ａ”およ
びＩＩ　５５　ＩＩを選択するデータセレクタ３１）該
セレクタ３１にたいして選択信号を与えるための３進カ
ウンタ３２）前記データセレクタ３１の出力即ち記録す
べきデータをＩＣメモリのデータラインに接続させるた
めのトライステートバッファ２１．論理和回路２２゜パ
ルス遅延回路２３．アドレスカウンタ２４．ディジタル
コンパレータ２５．論理積回路２６゜ＦＩＦＯＩＣメモ
リ２フ構成される。該回路部への入出力信号としては、
前記ＡＤ変換器からの出力データ（メモリ入力データ）
とＤＡ変換器（第１図の５）への入力信号（メモリ出力
データ）、また制御回路部（第１図の８）からはＩＣメ
モリへの書き込みス１−ローブ信号（ＷＥ）と記録再生
動作中であることを示すＲＵＮ信号（ＲＵＮ）並びに２
種類のテストパターンデータｒｔ　Ａ　Ａ　ｎ″５５”
が入力される。なお、スキップアドレス出力と再生クロ
ック入力は、再生動作時にＩＣメモリの不良個所（欠陥
アドレス）をスキップして読みだすための信号である。

記録データ（メモリ入力データ）が変化した直後に書き
込みストローブ信号（ＷＥ）が１００ナノ秒のパルス幅
で入力しく繰返し周波数は８キロヘルツ）、論理和回路
２８を経て３進カウンタ３２をクリア状態にし、論理和
回路３３更に否定的論理和回路２２を通過しトライステ
ートバッファ２１の制御端子並びにＩＣメモリ４のＷＥ
　（ライト　イネイブル）に接続されている。トライス
テートバッファ２１の出力は該制御端子がハイレベルの
とき高インピーダンス状態であり、該制御端子がローレ
ベルになったとき初めて入力の状態が出力側に反映され
る素子であり、−・方のＩＣメモリ４のデータライン（
２］） （ＤＩＯ）は、ＷＥ端子がハイレベルであれば指定アド
レスの内容が出力されており、ＷＥ端子がローレベルに
なると前記ＤＩ○端子はデータ入力が可能な状態に切り
替わり、該ＤＩＯ端子のデータが指定アドレスに書き込
まれることになる。従って、前記ＷＥパルス信号がハイ
レベルに戻った直後（正確にはＩＣメモリのアクセスタ
イムの５０ナノ秒経過後）におけるトライステートバッ
ファ２１の入力側と出力側のデータが一致していればＩ
Ｃメモリ４には正常にデータが書き込まれたことになり
、もし前記データ同士が一致していなければ前記メモリ
４に書き込みできなかったことを示している。このよう
な判定を行うためにディジタルコンパレータ２５を設け
、該コンパレータ２５のＹ出力はＡ入力とＢ入力の内容
が一致していないときにハイレベルとなるような不一致
出力の論理構成にしておき、該コンパレータのＹ出力を
論理積回路２６の一方の入力とする。ここで、前記論理
和回路２２の出力は更にインバータ機能付きパルス遅延
回路２３へも入力しており、該遅延回路２３によって約
２００ナノ秒遅れたＷＥ’パルスになり、前記論理積回
路２６のもう一方の入力となる。この時、もし前記不一
致出方がローレベルであれば、即ちメモリ４へ正常に書
き込まれた場合は前記論理積回路２６の出力には何も出
力されないことになる。ここで、前記３進カウンタ３２
はＷＥパルスの入力時にリセットされており（同時にタ
ロツク入力ＣＰにもパルスが入力されているがクリア動
作が優先される）該カウンタ３２のＱＡ出力ＱＢ出力と
もにローレベルになっており、データセレクタ３１はパ
ターンｉｔ　Ａ　Ａ　ｎ（１６進表現、２進法では２の
７乗ビット側から順に　１０１０１０１０　　となる）
を選択しているため、前記ＩＣメモリへ正常に書き込ん
だデータは第１番目のテストパターンということになる
。

そこで、３進カウンタ３２のＱＢ出力（２の０乗ビット
）がローレベルであるため該出力はインバータ２９でハ
イレベルになり、論理積回路３ｏは前記ＷＥ’　を通過
し、論理和回路３３を経て３進カウンタ３２をカウント
アツプすることにょリゾ−タセレクタ３１はテストパタ
ーンＩＩ　５５　ＩＩ（１６進表現、２進法では２の７
乗ビット側から順に　０１０１０１０１　　となる）を
選択し、同時に前記論理和回路３３の出力は否定的論理
和回路２２の入力となり、メモリへの書き込みパルスと
して作用する。以後、テスＩ−パターンＩ＋　５５　Ｉ
Ｉ更に記録データ（メモリ入力データ）のいずれにおい
ても正常に書き込まれたときには、前記論理積回路３０
は禁止（３進カウンタ３２のＱＢ出力がハイレベルにな
るため）され、前記したような一巡ループは開放され、
代わりに論理積回路３４をＷＥ’パルスが通過し、アド
レスカウンタ２４をカラン１−アップし、制御回路から
の次の書き込みパルス（ＷＥ）入力を待つことになる。

また、前記コンパレータのＹ出力（不一致出力）がハイ
レベル、即ちＩＣメモリ４に正常にデータが書き込まれ
なかったケースにおいては、前記ＷＥ’パルスが論理積
回路２６を通過し、その時のアドレスカウンタ２４の内
容をＦＩＦＯＩＣメモリ２フ込み、同時に否定的論理和
回路２２並びに論理和回路２８へ入力しているので、前
記ＷＥパルスが入力されたときの動作と同じことをもう
一度繰り返すことになる。なお、この繰返し動作はメモ
リ４ヘデータが正常に書き込まれるまで続行される（こ
の繰返し動作に要する時間は約３００ナノ秒であり、ま
た、ＷＥ入力周期は約１２５マイクロ秒であるため実際
に許容される繰返し数は、１回目のパターンチエツク即
ち”ＡＡ”パターン書き込み時のエラー発生で繰り返す
ケースでは約４００回であり、２回目のパターンチエツ
ク即ち“５５”パターン書き込み時のエラー発生で繰り
返すケースでは約２００回となる） 本実施例によれば、４メガビツトあるいは１６メガビツ
トなどのメガビット級の大容量メモリセルのうちのわず
か数ビットのメモリセルが不良であるがゆえに、検査で
捨てられているＩＣメモリチップを使用することができ
るので、結果として極めて安価な装置を提供することが
できる。ここに述べた思想は書込む前に検査をしてその
結果を利用して不良ビン１〜を活用するというのが根本
思想で、この概念を用いて種々の変形、応用が可能なこ
とは云うまでもない。例えば１”を書込むとき、検査結
果が“１”に固定された不良ビットを検出したときそれ
をそのままＩＩ　ｉ−７１として利用する方法も可能で
ある。

なお、第２図におけるデータセレクタの動作を固定（３
進カウンタ３２のＱＡ高出力ローレベル、ＱＢ出力をハ
イレベルに固定）することによって、書き込みデータの
みを用いてＩＣメモリへ書き込みながらチエツクする方
式による簡便な自己診断回路を構成することが出来る。

第３図は第３の実施例を示す図である。同図（ａ）は第
１の実施例を示す第１図のＤＡ変換器５と低域通かフィ
ルタ６との間に、非線形回路３５を挿入したものであり
、該回路３５の出力信号３６の特性を同図（ｂ）に示す
。同図（ｂ）において、入力電圧はＤＡ変換器５の出力
電圧を示しており、その振幅レベルは回路電圧（電源電
圧）で制限を受ける。

本実施例によれば、小信号入力時にはむしろ減哀アンプ
として動作することになり、耳障りな量子化ノイズ（Ａ
Ｄ変換の最も軽いビットが変化することによって発生す
るやむを得ないノイズ）を軽減することができ、また、
大信号入力時においては、より一層ゲインの高いアンプ
として動作するので、ダイナミックレンジが大幅に増加
する。

第４図は第４の実施例を示す図であり、全体構成は第１
の実施例を示す第１図と同じである。第４の実施例は光
結合による高速データ転送を行った例であり、フォ１−
センサ４１．Ｉ−Ｖアンプ４２）ＰＬＬ発信回路４３．
直並列変換用シフトレジスタ４４．モードスイッチ４７
及びデータセレクタ４６が第１図の構成に付加されてい
る。通常（モードスイッチ４７がＩＮＴ側）は音声信号
などのアナログ信号がＡＤ変換器３でディジタル化され
、制御回路（第１図の８）から出力される書き込みスト
ローブ信号ＷＥとともにデータセレクタ４６を通過しＩ
Ｃメモリ４へ書き込まれる。

直列外部モード（モードスイッチ４７をＥＸＴ直列側に
する）のときはデータセレクタ４６のＢ入力価が選択さ
れＹ出力となるため、光のパルス列として供給される外
部データ（単位置き込みデータ列の先頭部には１″′の
状態とＩＩ　ＯＴＴの状態を示すスタートビットが２ビ
ツト分付加されている）をＩＣメモリ４へ書き込むこと
になる。即ち、光変調パルス列はフォトセンサ４１で電
流信号に変換され、Ｉ−Ｖアンプ４２で電圧信号として
波形整形され、該整形後のパルス列からクロック成分を
抽出するためのＰＬＬ発信回路４３へ入力すると同時に
、直並列変換用シフトレジスタ４４の直列信号入力端子
りへも入力する。前記Ｐ　Ｌ　Ｌ発信回路４３で抽出し
たクロック信号（本実施例では８メガヘルツの周波数）
は、前記シフトレジスタ４４のシフトクロックになると
同時にｎ分の１（ｎは量子化ビット数プラス２であり本
実施例では１０である）カウンタ４５のカウントクロッ
クになり、該カウンタ４５の出力信号（実施例では８０
０キロヘルツ）が前記制御回路からの書き込みストロー
ブ信号ＷＥに換えてＩＣメモリ４への書き込みス１へロ
ーブ信号となる。

なお、並列外部モード（モードスイッチ４７をＥＸＴ並
列側にする）のときはデータセレクタ４９のＢ入力が選
択され、８ビット数列データは入力バッファ４８からデ
ータセレクタ４６を通過し）ＩＣメモリ４に書き込まれ
ることになる。

第５図は第４の実施例のデータ送信部を示す図であり、
８ビット数列データはＩＣメモリ４のデータをバッファ
５０により出力し、また、光変調パルスはＩＣメモリ４
のデータを直並列変換用シフトレジスタ３７で直列信号
とし、スタートビット付加回路３８でデータ列先頭部に
ｔｔ　Ｉ　Ｉｊの状態とＩＩ　ＯＩＩの状態を示すスタ
ー１〜ビツトを２ビツト付加し、Ｖ−Ｉアンプ３９でレ
ーザダイオード４０を駆動し、光のパルス列として出力
するものである。

本実施例によれば、光結合によるワイヤレスで音声信号
などの情報を高速に受信することができる。例えば本実
施例では、５分間の音声データをわずか３秒間で受信す
ることができた。また、高速転送時の消費電流を少なく
することを目的としく２９） て、クロック信号の周波数を８００キロヘルツに設定し
た例においても、多少時間は要するものの良好な結果を
得ることができた。

本操作の基本思想はディジタル・メモリの動作速度が処
理されるアナログ信号より早いことに注目し、メモリの
内容を直接ディジタル信号で高速に転送するという点に
あり、この思想の範囲で多くの応用動作が可能であるこ
とは云うまでもない。

装置内のＩＣメモリに記憶された内容を高速に外部へ転
送する機能、例えば、本実と類似装置（読出し部分のみ
からなる再生専用装置）のメモリ部へ、データを高速転
送する回路をもたせることができる。例えば、光結合方
式ではなく、データ転送元と直接ケーブルでつないでも
全く同じ結果を得、また、電波や磁気の作用を用いても
良い。更に、８ビツトの並列データでの転送を送信ある
いは受信する方式では、接続コネクタのピン数が多くな
るものの送信側あるいは受信側の回路は簡単化されるに
もかかわらず、転送時間はさらに１桁短くなり、５分間
の音声データを、０．３秒間で送受信することが出来た
。

また、本実施例では）ＩＣメモリ４の最初の番地（ゼロ
番地）から転送を開始し、アドレスカウンタ（例えば第
２図のアドレスカウンタ２４）がオーバフローした時点
で転送を終了させる方式としたが、転送データ列の先頭
部分にＩＤ情報を持たせることによって、前記ＩＣメモ
リ４の任意の番地から任意の番地までのデータを高速転
送により記録することも確認し、良好な結果を得ること
ができた。

第６図は第５の実施例を示す図であり、第４の実施例を
示す第４図に一括消去機能回路を追加したものである。

本実施例は前述したディジタル・メモリが高速動作でき
ることに着目して、より高い便宜性を考えるために考案
されたものであり、またその安全性を確保するための警
告機能を含むものである。種々の具体例があるが、その
−例を示せば次の通りである。すなわち、直並列変換用
シフ１〜レジスタ４４とデータセレクタ４６の間に挿入
したアンドゲート回路５１）ｎ分の１カウンり４５の出
力に挿入したオアゲート回路５２）括消去実行スイッチ
５３）約１秒のパルスを発生するモノステーブルマルチ
バイブレータ５４及び５５）該２つのマルチバイブレー
タの出力を論理オアするためのオアゲート回路５６）可
変周波数（約８００ヘルツと１キロヘルツ）パルスジェ
ネレータ５７）該パルスジェネレータの出力をゲートす
るアンドゲート回路５８）出力増幅器７（第１図参照）
の出力側に挿入したアナログ信号加算回路５９）一括消
去実行フラグ用のフリップフロップ６０、消去パルス発
生のためのパルスジェネレータ６１ならびに該パルスジ
ェネレータ６１の出力をゲートするためのアントゲ−１
へ回路６２が追加されている。先ず、モードスイッチ４
７をＥ　ＸＴ／Ｅ　ＲＡ　Ｓ　Ｅ側へ倒すことにより、
データセレクタ４６は外部モードになり待機する。この
状態で一括消去（ＩＣメモリ４の内容を総てクリヤする
）実行スイッチ５３を押すと、第１のモノステーブルマ
ルチバイブレータ５４が作動し、約１秒の間ゲート回路
５８が許可状態となり、パルスジエネレータ５７から出
力されている約８００ヘルツのパルス信号を通過させ、
アナログ信号加算回路５９を経て、イヤフォーン（また
はスピーカ）を８００ヘルツの振動音で鳴らすことにな
る。

約１秒経過すると第２のモノステーブルマルチバイブレ
ータ５５が作動し、引き続き１秒間のパルスを発生し、
前記パルスジェネレータ５７の発信周波数を約１キロヘ
ルツとなるように変調するため、イヤフォーンからの出
力は１キロヘルツの振動音に変化する。この１キロヘル
ツのピーという音色が聞こえているタイミングで前記押
下中の実行スイッチ５３を離すことにより、フリップフ
ロップ６０がセラ１〜され、一括消去動作が実行される
。すなわち、パルスジェネレータ６１から出力される８
００キロヘルツのパルス信号はアンドゲート回路６２を
通過し、オアゲート回路５２とデータセレクタ４６を経
由して）ＩＣメモリ４の書き込み信号（ＷＥ）となる。

この時の書き込みデータは、アンドゲート回路５１が禁
止状態となっているため、オールゼロ（ローレベル）と
なっている。このような消去動作は、アドレスカウンタ
（例えば、第３図のアドレスカウンタ２４）のゼロ番地
から開始し、前記ＩＣメモリ３の消去終了（通常は、ア
ドレスカウンタのオーバフローを検出）を待って消去動
作を終了する。

水弟５の実施例によれば、記録されている総てのデータ
（カセッ１−テープレコーダであればテープ１巻分のデ
ータ）が瞬時に消去（実施例では５分間のデータが約３
秒間）でき、かつ、操作ミスによる誤消去を防ぐために
簡単な回路追加を施すだけで、オペレータの注意を喚起
することができるので操作性のよい装置を提供すること
ができる。

なお、液晶表示などを用いて視覚的にオペレータの注意
を喚起する等の回路を追加することもできる。また、Ｒ
ＯＭモードであることを示すフラグスイッチを設け（カ
セットテープの記録禁止のツメに相当）、該スイッチの
状態を消去（または記録）実行時に確認することを併用
することにより、より使い勝手のよい装置を提供するこ
とができる。

第７図は第６の実施例を示す回路である。ボタン型リチ
ウム電池１３の十極側から抵抗７１を通し大容量コンデ
ンサ（実施例ではＯ，ＩＦ）７２を常に充電しておく。

一方、この大容量コンデンサ７２の両端が、実施例第１
図の回路部に接続されており、回路電力を供給（放電）
している。

本実施例によれば、高速ダビング時（高速データ転送時
）ならびに、一括消去時のように、高速にＩＣメモリを
動作させた時にも電源電圧はさほど低下せず、回路誤動
作が生じないという効果がある。

メモリの読みだし／書き込み動作を高速に行うと回路電
流が大きく増加する。本実施例（８００キロヘルツ、１
．２μｓサイクル）では通常記録再生時６〜８ｍＡであ
ったものが４０〜５０ｍＡに増加し、リチウム電池１３
の出力電圧が６Ｖ（定格出力３．０ｖを２個直列接続）
から４．２ｖに低下し、回路が誤動作してしまった。こ
れは、ボタン型リチウム電池は短時間とはいえ、放電電
流を大きくとると出力電圧が急激に低下するという特性
を持っているためである。しかし、大容量コンデンサは
スタンバイ時にも常に充電されており、しかも電荷容量
も大きいので、短時間のパルス的な放電では端子電圧が
ほとんど低下せず回路の正常動作が保証される。

第８図は第７の実施例を示す回路である。本図は第１の
実施例を示す第１図のＡＤ変換器をＤＡ変換器で代用さ
せ、１個のＤＡ変換器を共用した事例である。ＡＤ変換
器の動作を説明すると、まずマルチプレクサ（スイッチ
でも可）８５は記録側に倒れているようにしておく。先
ず、低域通過フィルタ２を通過した信号はアナログコン
パレータ８０の一方に入力される。この時に制御回路８
からのサンプリングクロックでフリップフロップ８１が
セラ１−されると、ＡＮＤゲート８２が開き、パルスオ
ツシレータ８３からパルスがカウンタ８４に供給されて
計数が始まる。カウンタ８４の出力はマルチプレクサ８
５を介してＤＡ変換器５に入力されており、ＤＡ変換器
５の出力がアナログコンパレータ８０のもう一方の入力
に加えられているので、カウンタ８４の内容は即アナロ
グ量に変換されて入力信号と比較される。カウンタ８４
はサンプリングクロックでリセッＩ〜されているのでＤ
Ａ変換機の出力信号は最初はＯボルトである。しかし、
カウンタ８４にパルスが印加されることにアナログ量も
逐次増加していき、やがて人力信号より大きくなるとコ
ンパレータ８０から信号が出力され、即フリップフロッ
プ８１がリセットされる。従って、ＡＮＤゲート８２も
閉じるのでカウンタ８４はその状態をそのまま保持する
。

すなわち、音声入力情報が、ディジタル量に変換された
ことになる。また、アナログコンパレータ８０からの出
力信号はＡＤ変換が終了したことを示す信号であり、こ
れを受けた制御回路８はＩＣメモリへの書込みストロー
ブ信号を発生し、ディジタルデータをＩＣメモリ４に書
込む。以下、同様な動作をくり返しながら入力情報を蓄
えていくことは第１の実施例と全く同じである。一方、
再生時は制御回路８からの指令によって、マルチプレク
サ８５が再生側に倒れてＩＣメモリの出力がＤＡ変換器
５の入力に接続される。これは第１の実施例と同じなの
で説明は省く。

本実施例によれば、ＤＡ変換器がＡＤ変換器を兼ねるこ
とになるので、チップ面積を大きく削減でき、その結果
として歩留りも大幅に向上する。

さらに、本回路構成をそのまま個別部品に、あるいはハ
イブリッドＩＣ化した場合にも、最も高価なＡＤ変換器
が不要となってしまうので、装置の小型化はもとより、
低コスト化に大きく貢献する。

なお、兼用する回路としては本実以外にも多くの方法が
あることはいうまでもない。

第９図は第８の実施例を示す回路である。本回路の目的
は記録すべき内容が複数個存在したときに）ＩＣメモリ
を任意のサイズに分割（ブロック分け）して記録すると
ともに、再生する際は読み出したいブロックをあらかじ
め操作ボタン等で指定することにより、選択的な再生、
いわゆる頭出しを可能にさせることにある。基本的には
第１の実施例を示す第１図と同じであるが）ＩＣメモリ
の記録再生番地を決めるアドレスカウンタ２４にセット
するためのブロックメモリ９１）ブロックメモリ９１の
アドレスを指定するブロックメモリアドレスカウンタ９
７）ブロックメモリアドレスカウンタの内容をデコード
するデコーダ回路９８）さらに、このデコードされた内
容を表示する表示器９９）ブロックを選択するためのＢ
ＬＯＣＫスイッチ９４）チャツタを除去するためチャツ
タキラー回路９５などから構成される。該回路部へは、
ＰＬＡＹスイッチを押した時に出力されるＰＬＡＹ信号
（幅１００ｎｓのパルス）と記録動作時に５ＴＯＰスイ
ツチを押すことで出力されるＲＩＥＣ３ＴＯＰ信号（幅
１００ｎｓのパルス）が入力される。つぎに該回路の動
作について説明すると次のようになる。

ここでわかり易くするために、いまブロックメモリアド
レスカウンタ９７はゼロであり、アドレスカウンタ２４
もゼロであったとする。この状態で、記録モードに入る
とＩＣメモリ４の０番地から順次データが記録されてい
く。いま任意のタイミングで５ＴＯＰスイツチを押すと
、まず、ＲＥＣ５ＴＯＰ信号の前縁でブロックメモリア
ドレスカウンタ９７が＋１され（したがって内容は１と
なる）、さらに１ｏｏｎｓの遅延回路９２を経てブロッ
クメモリ９１の１番地にアドレスカウンタ２４の内容が
メモリされる（２番目のデータの先頭アドレスとなる）
。次にまた別のデータを記録するためにＲＦＣスイッチ
を押しながらＰＬＡＹスイッチを押下すると、先程記録
したブロックメモリ９１の１番地の内容が、そのまま先
頭アドレスとしてアドレスカウンタ２４にロード（セッ
ト）され、２番目のデータが順次記録されていく。以下
、同様にして、５ＴＯＰスイツチを押下するごとにアド
レスカウンタ２４の内容がブロックメモリ９１に書き込
まれることになる。一方、再生する際の手順は次のよう
になる。最初に目的とするブロック、例えば２番目のデ
ータを再生したいときは、ＢＬＯＣＫスイッチ９４を押
すごとにブロックメモリアドレスカウンタ９７がインク
リメントされ、その内容はデコーダ回路９８を通って数
字表示器（単なるＬＥＤ表示でもよい）９９で表示され
る。

目的とする１番地（２番目の先頭アドレスは１番地に格
納されている）が表示されるまでＢＬＯＣＫスイッチ９
４を押しつづけ、１番地が現れたら押下を止める。次に
ＰＬＡＹスイッチを押すとＰＬＡＹ信号が出力され１番
地の内容、すなわち２番目のデータが記録されている先
頭アドレスが、アドレスカウンタ２４にロード（セット
）されて読出しが進行する。なお、１番目データを再生
（記録でも同じ）したいときには、前記表示器９９がゼ
ロを表示した時点で前記ブロックメモリアドレスカウン
タ９７のインクリメント動作を中心にすることにより、
デコーダ回路９８のオールＺＥＲＯ出力はローレベルと
なるため、前記ＰＬＡＹ信号がゲート回路９０を通過し
、アドレスカウンタ２４をクリヤする。その結果）ＩＣ
メモリ４はゼロ番地から再生動作（または記録動作）を
行なうことになり、第１番目のデータが再生（または記
録）されることになる。

以上のように本実施例によれば読出したいブロックを簡
単な操作により、任意に選択することができ、極めて使
い勝手のよい装置が提供できることである。また、本実
施例のもう一つの特徴はブ（４Ｉ） ロック長が全くの任意であることであり）ＩＣメモリを
無駄なく、高効率に利用できる。これは、ＩＣメモリの
特性に着目して、その性能を充分に活かしたもので、本
実の装置の有効性を示す一例である。

次に本発明の具体的な構造に関するいくつかの実施例を
説明する。

第１−０図に第９の実施例を示す。図において、１０１
はアナログ信号をデジタル信号に変換するＡ／Ｄ　（ア
ナログ／デジタル）変換器、デジタル信号をアナログ信
号に変換するＤ／Ａ　（デジタル／アナログ）変換器、
制御回路から構成される録音及び再生部の本体、１０３
は音声を記憶するメモリカード、１０２は本体１０１の
内部の接続端子において接続するメモリカード１０３の
差し込み口である工／○スロットを示す。さらに１０４
はメモリカード１０３が使用する半導体メモリの種類、
例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、ＳＲＡＭ、ＤＲＡＭ
等を認識するメモリ認識部である。本体１０１はメモリ
・カード１０３の大部分をカバーするが、１−０３を着
脱するためにその一部を外へ出すか１機構的にそうした
構造をもつようにする。

上記本体内蔵のメモリ認識部１０４は」二記メモリカー
ド１０３のそれぞれのメモリを認識し、それぞれに対応
する各種メモリのアクセス信号を発生する。この結果、
様々な種類のメモリカード１０３を一つの本体１０１で
録音再生できる。またメモリカード１０３の筐体の大部
分をカバーする構造であるためメモリカード１０３の筐
体保護も容易であり、少々の乱暴な使用に耐える利点を
有する。なお、本体１０１はメモリカード１０３のタイ
トルもしくは名称等の真上を透過形プラスチイック等に
することで現在使用中のメモリカード１０３を簡単に認
知できる構造にしても良い。

第１１図に第１０の実施例を示す。図において、第１０
図と同一番号はその説明は略するとして、１０５．１０
５’は録音及び再生部である本体１０１とメモリカード
１０３′を固定するための機構である。第１０図と異な
る点は、固定を簡略化することでメモリカード１０３′
とほぼ同しベルに薄くできることである。この結果、第
９の実施例より、より小型化できるため、持ち運びが容
易であり、また簡単な凹凸による固定機構であるため低
価格になる。

第１２図に第１１の実施例を示す。図において、第１０
図と同一番号はその説明を略するとして、１０６はメモ
リカード１０３を保護する透過形カバーを示す。

図によると第１Ｑ図と同様にメモリカード１０３の保護
が容易であり、さらに透過形カバー１０６によるメモリ
カード１０３の名称等の認知も容易である。

以上の実施例では本体１０１の大部分の機能を例えば１
チツプ化する。これにより、本体に空きスペースを作る
ことができ、大容量の電池も搭載可能となる。この結果
、録音再生時の大電力の供給、もしくは挿入されたメモ
リカード１０３゜１０３′の長時間の動作をバックアッ
プできる。

第１３図に第１２の実施例を示す。図において、４ａは
音声記憶用のメモリ、８ａは録音制御回路、１０７は上
記メモリ４ａ、アンプ１）ローパスフィルタ２）Ａ／Ｄ
変換器３）制御回路８ａから構成される音声録音部を示
す。音声録音部１０７は外部からの録音制御信号により
上記各回路が活性され、音声入力信号は音声記憶用のメ
モリ４ａに書き込まれる。また４ｃは音声データ信号、
８ｃは転送制御信号、１３ａは録音部１０７の電源回路
を示す。

一方、４ｂは再生音記憶用のメモリ、８ｂは再生制御回
路、１０８は上記メモリ４ｂ−Ｄ／Ａ変換器５）ローパ
スフィルタ６）アンプ７）及び再生制御回路８ｂから構
成される音声再生部を示す。

さらに８ｃと音声データの切替スイッチを示し、再生制
御信号の指示で録音の場合は音声録音部１０７から音声
再生部１０８へ音声データが転送され、また再生する場
合は再生音記憶用のメモリ／２１〕からＤ／Ａ変換器５
を介して音声が出力されるよう再生制御回路８ｂが制御
する。さらに１０９は録音部１０７の内部の接続端子に
おいて再生部１）０８と接続するための再生部１０８の
差し込み口である工／○スロットを示す。１３ｂは再生
部１０８の電源回路で１次もしくは２次電池で構成され
る。後者の２次電池は充電回路を有する。また再生音記
憶用メモリ４ｂのデータ保持のため電池の残量を表示す
る残量検出回路を有する。

同図は音声録音部１０７と音声再生部１０８が分離する
ため、１０８の録音機能が不要の全省電力化、小型化、
低価格化を実現できる。また、携帯形では再生部１０８
を持ち運ぶことが多く、録音部１０７は固定して使用す
ることが多い。従って、音声録音部１０７の電源回路１
３ａは交流電源などから直接供給できる。このため録音
などで高速にデジタル音声を転送する場合は、音声再生
部１０８の電源は内部回路、特にメモリ４ｂが高速に動
作するに必要な大電力供給が容易になる。

なお電源回路１３ａはメモリ４ａが揮発性の場合、記憶
情報をバックアップすることもできる。

また上記回路ブロックは、それぞれ音声録音部１０７）
音声再生部１０８の筐体内部に収納される。さらに第１
１図もしくは第１２図の機能もしく４６） くは音声録音部１．０７における１０４の音声再生部１
０８の認識機能、等は同様に利用できることはいうまで
もない。

第１４図に第１３の実施例を示す。図において、４は音
声を記憶するメモリ部、３はアナログ信号をデジタル信
号に変換するＡ／Ｄ変換器、５はデジタル信号をアナロ
グ信号に戻すＤ／Ａ変換器、２４はメモリのアドレスを
発生するアドレスカウンタ、１１５はメモリの７１〜レ
ススタ一ト位置等を設定する制御部、１１６はカウンタ
にクロックを印加するＡＮＤゲートを示す。また１１７
はＡ／Ｄ変換器３側のサンプリング周波数を切替るスイ
ッチＳＷ１．１１８はＤ／Ａ変換器５側のサンプリング
周波数を切替るスイッチＳＷ２．１］９゜１．２０，１
２１はサンプリング周波数の発生回路を示し、ｆ、、ｆ
２．ｆ３の異なる周波数を発生する。１２２は音声入力
端子、］２３は音声出力端子、１２４は装置を活性化す
る装置駆動端子、１２５は録音／再生のためのメモリの
り−ド／ライト端子を示す。さらに１２６はメモリ部４
を含む録音再生郡全体を示す。

図において、サンプリング周波数をｆｌくｆ２くｆ３　
として、Ａ／Ｄ変換器３）Ｄ／Ａ変換器５を独立に制御
する。この制御は外部スイッチを使い手操作で行う。こ
の操作方法として、まず機構的には、スイッチＳＷＩ、
ＳＷ２を通常同時に変化させる。すなわち録音と再生周
波数を一致させる。

一方、録音と再生間に変化をつけたい場合は、別別に切
替える。これは例えば、スイッチＳＷＩ。

ＳＷ、２の再生音を高速でサーチする等に利用できる。

なお、電気的にはスイッチを一つにして録音と再生用を
兼ねることも容易である。さらに一般にはＡ／Ｄ変換器
３）Ｄ／Ａ変換器５のどちらか一方が動作し、他方が非
活性化するため、一つのスイッチでも切替の目的は達成
できる。例えばサンプリング周波数ｆ□、ｆ２．ｆの切
替スイッチはＳＷＩのみとして、そのスイッチＳＷＩの
端子ＡをＤ／Ａ変換器３）Ａ／Ｄ変換器５に接続すれば
良い。

上記の実施例においては、音質レベルとしてｆ工を会話
用、ｆ３を高音質の音楽用に対応、ｆ２を両者の中間と
して録音／再生する。この結果、音質レベルとメモリの
使用量の最適化が図れる。

さらに、少なくともメモリのサイクル時間とＤ／Ａ変換
器３もしくはＡ／Ｄ変換器５の速度に対して、それらの
最高速度までの比較的高速な録音もしくは再生ができる
。この高速録音再生機能の付加は上記スイッチＳＷ１）
ＳＷ２に第４のサンプリング周波数ｆ４＞ｆ３を選択す
る端子を備えることで実現できる。

以上において、会話用のサンプリング周波数ｆ□ではゆ
っくり録音再生するため電池寿命が延びる利点を有する
ので一回の電池入替えもしくは充電で長期間使用できる
。一方、高音質実現のため高速に録音再生する音楽は上
記会話用サンプリング周波数ｆ１に比べて、サンプリン
グ周波数ｆ３が１桁程度高速であることから、電池寿命
は短くなる。しかし、後者は音楽を楽しむためであり、
同じ曲を長く聞くこともないと考えた場合、聞きたい日
にオーディオ機器等から」１記高速録音機能で短時間に
録音して使用しても良い。さらに、」二記音声情報の半
永久的保存では、現状の電池バックアップ形のＳＲＡＭ
によるメモリカードが情報保存期間２〜３年と短期間な
ことを考えると、磁気もしくは光ディスク等に移すこと
によりその欠点を補っても良い′。

第１５図に第１４図の実施例で示したサンプリング周波
数切替スイッチの具体的なの配置を示す。

図において、１２６は録音再生部の全体、１２７はその
操作パネル部であり、Ｄ／Ａ変換器３）Ａ／Ｄ変換器５
のサンプリング周波数を一つのスイッチＳＷ１で切替る
例を示す。このように人為的にサンプリング周波数ｆ１
．　ｆ２．　ｆ３　を切替ることにより、メモリの効率
的使用を目的とする録音再生が実現できる。

なお、本発明の別の形態では音質の検知による自動的な
サンプリング周波数切替が考えられる。

本発明の手操作切替は、音楽でもその歌詞内容のみ録音
もしくは再生したい要求、もしくは会話でも人の声の特
長、環境音など高音質に録音したい要求があり、これら
に対して簡単で有効な手段を与えることができる。一方
、上記サンプリング周波数切替の自動化と手操作の併用
は容易であり、これによっても本発明の効率的なメモリ
使用の目的は達成される。その他、本発明の精神を逸脱
することなく種々の変形が可能である。

次に、第１４の実施例を説明する前に、ＡＤ変換器、Ｄ
Ａ変換器、制御回路及びメモリを同一チップに構成する
場合の基板構造、チップ内の回路配置、電源電圧の供給
方法について説明する。ＡＤ変換器やＤＡ変換器のよう
にアナログ信号を扱う回路では、Ｓ／Ｎの点から電源電
圧や接地電圧、基板電圧の変動を極力抑える必要がある
。しかし制御回路やメモリといった回路では、大きな負
荷容量を駆動したり、回路動作中電源電圧から接地電圧
に貫通電流が流れたりするため、電源電圧や接地電圧、
基板電圧が大きく変動する。特にメモリとして高集積化
が可能な１トランジスタ１キヤパシタメモリセルを用い
た場合、メモリ動作において多数のデータ線が同時に充
放電されるため、電源電圧、接地電圧の変動が大きくな
る。またデータ線と基板との容量結合により基板電圧が
変動したりする。したがって制御回路やメモリといった
回路で発生する電源電圧や接地電圧、基板電圧の変動を
、アナログ信号を扱う回路へ伝達させないようにする必
要がある。

一方メモリでは、１トランジスタ１キヤパシタメモリセ
ルのように、記憶情報を電荷の有無で記憶しているため
、基板に注入された少数キャリア（ｐ形シリコン基板で
は電子）による記憶情報の破壊を防止する必要がある。

この少数キャリアは、チップの入出力端子に外来雑音（
一般にはアンダシュートなどのサージ雑音）が入力され
た時基板に注入される。また制御回路の動作において、
容量結合により拡散層や基板の電位が局所的に変動する
ことなどにより生じることもある。したがって入出力端
子やメモリ以外の回路で発生した少数キャリアをメモリ
部に伝達させないようにする必要がある。

以上ＡＤ変換器、ＤＡ変換器、制御回路及びメモリを同
一チップに構成する場合の問題点を２つ述べたが、これ
を解決するためのチップの基板構造の１例を第１６図お
よび第１７図を用いて、第スタが形成される基板領域を
２重に形成したウェル層により電気的に分離することに
より上記問題を解決しようとするものである。第１６図
では、制御回路部及びアナログ信号を扱う回路（アナロ
グ部）について各々１個ずつのｎチャネルＭＯＳトラン
ジスタ（ＮＨＯ２）、ｐチャネル１−ランジスタ（ＰＭ
Ｏ８）を示す。ここでＮＨＯ８，ＰＭＯ３のＳ、Ｇ、Ｄ
は各各ソース、ゲート、ドレインの各端子である。また
メモリセルとして１トランジスタ１キヤパシタメモリセ
ルを用いた場合を示す。メモリセルはｎ膨拡散層（同図
では不純物拡散層は簡単のため不純物の導電形のみを記
入）とプレート（ＰＬ）との間で蓄積容量を形成し、こ
の蓄積容量に電荷が蓄えられる。この記憶情報はワード
線（ｗｒ＝）に接続されたゲートを制御することによす
、データ線（ＤＬ）に読出されたり、データ線から書き
込まれたりする。

さて同図に示すように、ｐ形基板（ｐ−ｓｕｂ）の中に
ｎ形つェル層Ｎｔｌ−を形成し、さらにこの中にｐ形つ
ェル層ｐ　ｗ　１を形成する。そしてこのｐ形つェル層
ｐＷｌ内にメモリセルを形成する。

−力制御回路部のＭＯＳトランジスタは、ｐ　−５ｕｂ
内に形成したｐ形つェル層ｐＷ２内にＮＨＯ２を、ｐ　
−ｓ　ｕ　ｂ内に形成したｎ形つェル層ｎｗｌ内にＰＭ
Ｏ８を、各々形成する。またアナログ部は、メモリ部と
同様ｐ形基板（ｐ−ｓｕｂ）の中にｎ形つェル層ＮＷ２
を形成し、さらにこの中にｐ形つェル層ｐｗ３及びｎ形
つェル層ｎ　ｗ　２を形成する。そしてこのｐ形つェル
層ｐｗＳ内にＮＨＯ２を、ｎ形つェル層ｎｗ２内にＰＭ
Ｏ８を各々形成する。

この構造において、各ウェル層に電圧ＶＢＩ〜ＶＢ６を
印加する。印加する電圧として、回路が電源電圧Ｖｃｃ
（例えば５Ｖ）と接地電圧（０■）の間で動作するよう
な場合、−例として、ＶＢ１＝ＯＶ ＶＢ２＝５Ｖ ＶＢ３＝ＯＶ Ｖ　Ｂ　４．＝　５　Ｖ ＶＢ５＝ＯＶ ＶＢ６＝５Ｖ のような電圧を印加する。すなわちｐ形つェル層とｎ形
つェル層との間の接合及び拡散層（ｎ、ｐ）とウェル層
との間の接合が、順方向バイアスの条件にならないよう
な電圧を印加する。

このようにすることにより、まず、アナログ部のＭＯＳ
トランジスタはｎ形つェル層ＮＷ２内に形成されている
ため、ｐ−ｓ＋ｒｂとは電気的に分離されており、メモ
リ部あるいは制御回路部で発生した基板電圧（あるいは
ウェル電圧）の変動の影響を受けない。また入出力端子
を制御回路部に設けておけば、入出力端子から注入され
た、あるいは制御回路部で発生した少数キャリアはｎ形
つェル層ＮＷＩで吸収されるため、これによる記憶情報
の破壊も防止できる。さらに各回路部のウニルミ圧をそ
れぞれ独立に設定できるため、各回路の特性に最適なウ
ェル電圧を印加することもできる。例えばメモリ部では
、データ線の寄生容量を減らす目的で、ｐ形つェル層ｐ
ｗｌに接地電位ではなく、負の電圧を印加することも可
能となる。

なお第１６図に示した例では、１つのウェル層内に１つ
のＭＯＳトランジスタしか示していないが、一般には同
一ウェル層内に複数のトランジスタが形成される。また
ｎ形つェル層ＮＷＩあるいはＮＷ２内に同じ導電形のウ
ェル層を複数設けてもよい。しかもそれらのウェル層に
接合が順方向バイアスの条件にならない範囲で異なる電
圧を印加してもよい。この例として、アナログ信号を扱
う回路において、ＭＯ８Ｉ−ランジスタのソース端子と
ウェル層を接続したい場合などである。これはソース電
位とウェル電位を常に同一にすることにより、ソース電
位によるしきい値電圧の変動を抑えるためである。

また第１６図では制御回路部にｐ形つェル層ｐｗ２を設
けているが、このウェル層はｐ　−５ｕｂと同−導電形
であるので、場合によってはこのウェル層を設けず、制
御回路部のＮＭＯ８を直接ｐｓｕｂ内に形成してもよい
。アナログ部のｎ形つェル層ｎｗ２についても同様であ
る。

さらに第１６図の例では、メモリ部にｎ形つェル層ＮＷ
Ｉを設けたが、メモリ部と制御回路部だけに着目すると
、夕゛イナミックランダムアクセスメモリ（ＤＲＡＭ）
と同様の構成となるので、ｎ形つェル層ＮＷ１を設けず
、一般にＤＲＡＭで行われているようにｐ−５ｕｂに負
の電圧（例えば３Ｖ）を印加することにより、少数キャ
リアの問題を解決することもできる。この負の電圧はチ
ップ内部で発生してもよいし、チップ外部より印加して
もよい。

以上述べたように、基板電圧の変動や少数キャリアの影
響をなくすために、第１６図に示した例では、メモリ、
制御回路、アナログ部のＭＯＳトランジスタが形成され
る基板領域を２重に形成したウェル層により電気的に分
離した。しかし基板領域を電気的に分離する方法はここ
で述べた方法だけではない。たとえばＳＯＩ構造（Ｓｉ
ｌ−ｉｃｏｎｏｎ　Ｉｎ５ｕｌａｔｏｒ）の基板を用い
ることにより可能である。またエピタキシャル基板を用
いれば、電気的に完全に分離できなくても、高抵抗なエ
ピタキシャル層により基板電圧の変動の影響を抑えるこ
とができる。

次に、チップ内の回路配置及び電源電圧の供給方法につ
いて述べる。前述したように、制御回路やメモリ部で発
生する電源電圧や接地電圧の変動を、アナログ信号を扱
う回路へ伝達させないようにする必要がある。このため
には、制御回路やメモリ部とアナログ信号を扱う回路と
で電源電圧や接地電圧を供給する電源線を分離する必要
がある。

またメモリの動作を安定化させるために、制御回路とメ
モリ部とでも電源線を分離することが望ましい。したが
ってチップ内の回路配置は、制御回路、メモリ部、アナ
ログ信号を扱う回路を各々ブロック化し、配置し、メモ
リ、制御回路、ΔＩ〕変換器、ＤＡ変換器それぞれに独
立に電源電圧、接地電圧を供給するのがよい。このよう
にブロック化して配置することにより、前述した基板構
造も形成しやすくなる。また第１６図で述べたウェル電
圧については、各回路部のウェル電圧として各回路用の
電源電圧及び接地電圧に接続してもよいし、チップのピ
ン数に余裕がある場合は専用のピンから電圧を供給して
もよい。

一方、各回路の規模を考えると、制御回路やアナログ信
号を扱う回路に比べ、メモリ部のチップ面積占有率が最
も大きくなる。例えば音声をサンプリング周波数８　ｋ
　Ｈｚ、４ビツトでディジタル化した場合、３０分の録
音のためには約６０Ｍビットのメモリ容量を必要とする
のに比べ、制御回路やＡＤ変換器、ＤＡ変換器はそれぞ
れ論理ゲート数にして数にゲートで構成することができ
る。

したがってチップ内の回路配置は、大部分を占めるメモ
リ部の一辺あるいは二辺に、ブロック化した制御回路や
ＡＤ変換器、ＤＡ変換器を配置するのがよい。その具体
的チップ内の回路配置例を第１７図（ａ）〜（ｄ）に示
す。

第１７図（ａ）及び（ｂ）は、メモリ部の一辺に制御回
路ＣやＡＤ変換器Ａ、ＤＡ変換器りを配置した例を示す
。第１７図（ａ）では、制御回路ＣやＡＤ変換器Ａ、Ｄ
Ａ変換器りを並列に配置した場合を、第１７図（ｂ）で
は、制御回路ＣやＡＤ変換器Ａ、ＤＡ変換器りを２段に
して配置した例を示す。このような配置において、チッ
プ外部より入力されたアナログ入力信号Ａ　ｊ　ｎはＡ
Ｄ変換器Ａによりディジタル化され、メモリに記憶され
る。またディジタル化された信号はメモリより読出され
、ＤＡ変換器りによりアナログ信号に変換され、アナロ
グ出力信号Ａ　ｏｕｔとしてチップ外部に出力される。

このように、制御回路ＣやＡＤ変換器Ａ、ＤＡ変換器り
、メモリ部にブロック化しチップ上にまとめて配置する
ことにより、前記したように、電源線の分離を容易に行
え、しかも第１６図で説明した基板構造も形成しやすく
なる。

第１７図（Ｃ）は、チップ内の回路配置の他の実施例で
、メモリ部を２つのブロックに分割し、その間に制御回
路ＣやＡＤ変換器Ａ、ＤＡ変換器りを配置した例を示す
。よく知られているように、メモリ容量が大きくなると
メモリ部内の信号配線が長くなり、その寄生抵抗や寄生
容量による信号遅延が問題になる場合がある。このよう
な場合、メモリ部を分割し、信号配線の長さを短くする
ことにより信号遅延を低減できる。第１７図（ｃ）はそ
の１例で、メモリ部を２つに分割し、その間に制御回路
Ｃ等を配置することにより、メモリ部の信号遅延を低減
しようとするものである。第１７図（ｄ）は、さらにメ
モリ部を４つのブロックに分割し、それぞれのブロック
の間に制御回路ＣやＡＤ変換器Ａ、ＤＡ変換器りを配置
した例を示したもので、さらにメモリ部の信号遅延の低
減がはかれる。

メモリとして１トランジスタ１キャパシタメモリのよう
にダイナミックタイプのメモリを用いた場合、よく知ら
れているように、記憶情報を保持するためにある時間間
隔で記憶情報をリフレッシュするリフレッシュ動作を行
う必要がある。しかし、逆に考えると、このリフレッシ
ュ動作を行わないと、メモリに蓄えられた記憶情報は失
われ、メモリ内の情報をある固定パターンにすることが
できる。すなわちメモリ内の情報の一括消去ができる。

これを実現する第１５の実施例を第１８図に示す。第１
８図において、ダイナミックタイプのメモリは制御信号
ＭＳにより動作が制御され、この信号が低電位のときメ
モリは読出し、書込み、リフレッシュの各動作を行う。

この信号として例えばＤＲＡＭではＲＡＳのような信号
である。この信号は通常動作時においては、制御回路か
ら発生された制御信号ＭＳによりＮＡＮＤ回路を介して
発生される。信号Ｒ８はメモリの一括消去を制御する信
号であり、通常動作時においては高電位になっており、
一括消去が指示された場合ある時間低電位となる。この
信号は装置に設けられた一括消去のためのスイッチをオ
ンすることにより発生され、装置内に設けた発振器を利
用することで低電位に保つ時間を制御することができる
。このような構成で、通常動作時には信号Ｒ８は高電位
になっており、制御回路から発生される制御信号ＭＳに
よりメモリの動作を制御できる。一方一括消去が指示さ
れた場合、信号■りＳはある時間低電位となりメモリの
制御信号Ｍ、　Ｓはその間高電位となり、メモリは動作
しない。すなわちこの間リフレッシュ動作は行われない
。その後、信号Ｒ８が高電位になると通常動作に戻る。

信号Ｒ８を低電位に保っておく時間は、リフレッシュを
行わないことによりメモリ内の情報が全て失われる時間
であり、通常数百秒程度でよい。

この方法による一括消去は、一括消去時にメモリの動作
を止めることにより行っているため、メモリで消費する
電力を小さくできる。従来メモリ内の情報を消去するた
めにある固定情報（情報“Ｏ”あるいは１”）を全ての
メモリセルに書込む必要があったが、この従来の方法に
比べ、消費電力を極端に小さくできる。したがって装置
内に設けた電池の持続時間を長くできる。

またこの方法では、メモリを一括消去するための時間は
メモリ容量に依存しないため、装置内に大容量のメモリ
を設けても、一括消去に要する時間が増加することはな
いという大きな特長を有しく６３） ている。

〔発明の効果〕

本発明によれば、モータなどの機構部品を一切使用する
ことなく、小型で消費電力が少なくかつ信頼性の高い音
声などのアナログ情報の記録・再生装置を提供すること
ができる。

【図面の簡単な説明】

第１図は第１の実施例を示す機能ブロック図、第２図は
第２の実施例を示すブロック図、第３図は第３の実施例
を示すブロック図、第４図は第４の実施例の受信部を示
すブロック図、第５図は第４の実施例の送信部を示すブ
ロック図、第６図は第５の実施例を示すブロック図、第
７図は第６の実施例を示す回路図、第８図は第７の実施
例を示す回路図、第９図は第８の実施例を示す回路図、
第１０図は第９の実施例を示す構造図、第１１図は第１
０の実施例を示す構造図、第１２図は第１１の実施例を
示す構造図、第１３図は第１２の実施例を示す構造図、
第１４図は第１３の実施例を示す回路図、第１５図は第
１３の実施例を示す外観図、第１６図は第１４の実施例
を示すＬＳＩ構造図、第１７図はＬＳＩの回路配置図、
第１８図は第１５の実施例を示すブロック図である。 １・・・入力増幅器、２・・・入力側低域通過フィルタ
、３・・ＡＤ変換器、４・・・ＩＣメモリ、５・・・Ｄ
Ａ変換器、６・・・出力側低域通過フィルタ、７・・・
出力増幅器、８・・・制御回路、１３・・・ボタン型す
チューム電池、１４・・・メモリチップ集積回路、１５
・・ベース基板、２１　・トライステートバッファ、２
３・・・遅延回路、２４・・・アドレスカウンタ、２５
・・・ディジタルコンパレータ、２７・・・Ｆ　Ｉ　Ｉ
”○メモリ、３１・・データセレクタ、３２・・３進カ
ウンタ、３５・・非線形回路、４３・・・Ｉ）　Ｌ　Ｌ
発信器、４４・・・直並列ｒ　　　　　　　　　　　　
　　　ｍ （Ｍ　ン一 第 １′７ （（Ｌ） （Ｃ） ／ｈ八 ＡＯ妊 づトラフ。 （ｂ） チヅ７′ （〆） イトシフ。

Claims (1)

1. 【特許請求の範囲】 １）入力増幅器と入力側低域通過フィルタとＡＤ変換器
   とディジタルデータを記録・再生するＩＣメモリとＤＡ
   変換器と出力側低域通過フィルタと出力増幅器並びに制
   御回路を含むアナログ信号の記録再生装置において、該
   ＩＣメモリへのデータ書き込み時に、該ＩＣメモリの欠
   陥アドレスをスキップさせる自己診断部を付加すること
   を特徴とする情報記憶再生装置。 ２）アナログ情報を入力増幅器で増幅し、入力側低域通
   過フィルタを経由し、ＡＤ変換器でディジタルデータに
   変換し、ＩＣメモリに記録・再生する情報記憶方法にお
   いて、前記ＩＣメモリへのデータ書き込み時に、該メモ
   リの欠陥アドレスをスキップさせる機能を有する自己診
   断工程を含むことを特徴とする情報記憶再生装置。 ３）入力増幅器と入力側低域通過フィルタとＡＤ変換器
   とディジタルデータを記録・再生するＩＣメモリとＤＡ
   変換器と出力側低域通過フィルタと出力増幅器と制御回
   路を含む情報記録再生装置において、前記入力増幅器及
   び入力側低域通過フィルタ及びＡＤ変換器などを構成す
   る入力側回路素子への供給電源ラインと、前記ＤＡ変換
   器及び出力側低域通過フィルタ及び出力増幅器などを構
   成する出力側回路素子への供給電源ラインとを分離する
   ことを特徴とする情報記憶再生装置。 ４）アナログ情報を入力増幅器で増幅し入力側低域通過
   フィルタを経由し、ＡＤ変換器でディジタルデータに変
   換し、該ディジタルデータをＩＣメモリに記録し、再生
   時にＩＣメモリからのディジタルデータをＤＡ変換器で
   アナログ情報に変換し、出力側低域通過フィルタを経由
   し、出力増幅器で増幅して再生する情報記憶再生方法に
   おいて、記憶時に、前記入力増幅器及び入力側低域通過
   フィルタ及びＡＤ変換器で構成する入力側回路素子への
   供給電源ラインと、再生時に、前記ＤＡ変換器及び出力
   側低域通過フィルタ及び出力増幅器で構成する出力側回
   路素子への供給電源ラインとを分離して記憶再生をはか
   る情報記憶再生方法。 ５）再生時にＩＣメモリからのディジタルデータをＤＡ
   変換し、出力側低域通過フィルタと出力増幅器と制御回
   路を含むアナログ信号の記録再生装置において、アナロ
   グ入力信号電圧の大きさを増すと増幅度が大きくなる非
   線形部を含む増幅器を、前記ＤＡ変換器の出力側に挿入
   することを特徴とするアナログ情報記憶装置。 ６）再生時にＩＣメモリからのディジタルデータをＤＡ
   変換し、出力側低域通過フィルタを経由し出力増幅器で
   増幅する工程を含む情報再生方法において、人間の聴覚
   に合う非線形変換工程を含むことを特徴とする情報記憶
   再生方法。 ７）アナログ情報を入力増幅器で増幅し入力側低域通過
   フィルタを経由し、ＡＤ変換器でディジタルデータに変
   換し、該ディジタルデータをＩＣメモリに記録し、再生
   時にＩＣメモリからのディジタルデータをＤＡ変換器で
   アナログ情報に変換し、出力側低域通過フィルタを経由
   し、出力増幅器で増幅して再生する情報記憶再生方法に
   おいて、再生に要する時間の少なくとも１０倍の速さで
   第１の情報記憶再生装置から、少なくとも１台の第二の
   情報記憶再生装置へダビングする工程を含むことを特徴
   とする情報記憶再生方法。 ８）アナログ情報を入力増幅器で増幅し入力側低域通過
   フィルタを経由し、ＡＤ変換器でディジタルデータに変
   換し、該ディジタルデータをＩＣメモリに記録し、再生
   時にＩＣメモリからのディジタルデータをＤＡ変換器で
   アナログ情報に変換し、出力側低域通過フィルタを経由
   し、出力増幅器で増幅して再生する情報記憶再生方法に
   おいて、再生に要する時間の少なくとも１０分の１以下
   の時間内で、再記憶・再読み出しのいずれかをする工程
   を含むことを特徴とする情報記憶再生方法。 ９）アナログ情報を入力増幅器で増幅し、入力側低域通
   過フィルタを経由し、ＡＤ変換後のディジタルデータを
   、リフレッシュ動作が必要なダイナミック型ＩＣメモリ
   に記憶する情報記憶方法において、該ＩＣメモリのリフ
   レッシュ動作を停止することにより、前記ＩＣメモリに
   記憶済みのデータを、一括消滅する工程を含むことを特
   徴とする情報記憶再生方法。 １０）ＩＣメモリを収納したケース上に、ＩＣメモリの
   属性に係る種別を示す区別マークを設け、該区別マーク
   を判別する判別手段を、前記ＩＣメモリを収納したケー
   スを格納する側に有することを特徴とする情報記憶再生
   装置。 １１）請求項１０記載の情報記憶再生装置において、上
   記ＩＣメモリを収納したケースを格納する格納手段の、
   少なくとも一部が透明であることを特徴とする情報記憶
   再生装置。