JPH0469700A - 情報記憶再生装置及び記憶再生方法 - Google Patents

情報記憶再生装置及び記憶再生方法

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JPH0469700A
JPH0469700A JP2181402A JP18140290A JPH0469700A JP H0469700 A JPH0469700 A JP H0469700A JP 2181402 A JP2181402 A JP 2181402A JP 18140290 A JP18140290 A JP 18140290A JP H0469700 A JPH0469700 A JP H0469700A
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Nobuo Hamamoto
信男 浜本
Minoru Nagata
永田 穰
Masatoshi Otake
大竹 正利
Katsutaka Kimura
木村 勝高
Toshio Sasaki
敏夫 佐々木
Hiroshi Kishida
浩 岸田
Isamu Oda
勇 織田
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は全固体素子による音声9画像、温度。
圧力などのアナログ情報をディジタル的にICメモリへ
記録し、再生することが可能な全固体型のアナログ情報
記憶装置並びにその方法に関する。
〔従来の技術〕
従来、音声などを記録・再生する装置としては、いわゆ
るオーディオテープレコーダなどが一般的であったが、
最近はアナログ情報を一部ディジタル化し、光ディスク
や磁気テープにディジタル的に記録し、その後再生時に
音声などのアナログ情報に戻す手法が広く普及してきた
。たとえば特開昭62−187898号公報に開示され
ているように、アナログ信号をディジタルに変換し、デ
ィジタル情報をICメモリに記憶して、再生時に)IC
メモリからの情報をディジタルからアナログに変換し増
幅器を介してスピーカ又はイヤフォンで音声を再生して
いた。
〔発明が解決しようとする課題〕 上記従来技術は)ICメモリの特徴を十分に活かした記
憶・再生方法および装置について何ら配慮がされておら
ず、記録再生の効率化・小型化・高速化・高信頼化・低
消費電力化の点で問題かあつた・ 本発明の目的は記録再生媒体にICメモリを用い、かつ
、メモリ周辺回路の回路規模を極力少なくすることにあ
る。
本発明の他の目的は不良セルを有するICメモリでも活
用可能にすることにある。
また、本発明の他の目的はスタンバイ時(メモリの内容
を保持しているだけのとき)はもとより、記録または再
生時においても、消費電力を極力少なくすることにある
また、本発明の他の目的はオーディオ情報に対し人間の
聴覚に合致する変換機能を提供することにある。
また、本発明の他の目的はICメモリに記憶された内容
を高速に外へ転送するアナログ情報の高速ダビングを提
供することにある。
また、本発明の他の目的は瞬時にICメモリの内容を一
括消去させることにある。
また、本発明の他の目的は電池の瞬間的な大電力消費に
対しても、回路電圧を降下させないことにある。
また、本発明の他の目的はDA変換器にAD変換器の機
能も兼ねさせ、チップ面積を削減して歩留まりを向」ニ
させることにある。
さらにまた、本発明の他の目的は記録再生すべき内容が
複数個存在したとき、選択的にブロックを指定し、頭出
し動作を示す表示装置を提供することにある。
〔課題を解決するための手段〕
上記目的を達成するために)ICメモリを含むディジタ
ルデータ部分(必要に応じてAD変換やDA変換部分を
含めて)をワンチップ集積回路(I C)化したもので
ある。
上記化の目的を達成するためには)ICメモリに対して
記録できるか否かを判定しながら記録動作を行う自己診
断回路を付加したものである。
上記化の目的を達成するために、記録時にのみ使用する
回路部分と再生時にのみ使用する回路部分と常時使用す
る回路部分の3系統に電源供給ラインを分割し、前者2
系統の電源供給ラインにはそれぞれトランジスタなどに
よる制御スイッチを設けるようにしたものである。
上記化の目的を達成するためには、入力信号レベルに応
じて増幅度が変化する非線形増幅器をDA変換器の後段
側に挿入したものである。
上記化の目的を達成するためには、AD変換器の出力デ
ータと外部からの入力ディジタルデータとを入力とする
データセレクタ回路をICメモリの前段側に挿入するよ
うにしたものである。
上記化の目的を達成するためには、ERASEスイッチ
を設けて)ICメモリに“OXIを書き込む回路とパル
スジェネレータを制御するための二つのモノステーブル
マルチバイブレータおよびアナログ信号加算回路を設け
、パルスジェネレータの信号がDA変換器からのアナロ
グ出力信号に加算されるようにしたものである。
上記化の目的を達成するためには、ボタン型リチウム電
池に抵抗(直列接続)と大容量コンデンサ(並列接続)
を付加し、リチウム電池から直接回路電力を取り出すの
ではなく、大容量コンデンすから取り出すようにしたも
のである。
上記化の目的を達成するためには、DA変換器の入力側
にデータセレクタ回路と、カウンタと、アナログコンパ
レータ等を設は再生時はICメモリからのデータを、記
録時はカウンタの出力データを選択し、DA変換器の出
力信号と入力信号とをアナログコンパレータで比較する
ことによってAD変換器を構成するようにしたものであ
る。
上記化の目的を達成するためには、アドレスカウンタの
内容を記録するメモリと該メモリの内容をアドレスカウ
ンタに再ロード(セット)するための回路、並びに目的
とするブロックを選択するためのスイッチと表示器を設
けるようにしたものである。
〔作用〕
ワンチップ集積回路化したディジタルデータ系統は、信
号伝送系などの信頼性が大幅に向上する。
それによって、エラー訂正回路などのメモリ周辺回路が
削減されるので、消費電力が少なくてすむ。
また、メモリの前段側に挿入した自己診断回路は、常に
目的とするデータが記録できるか否かを判定し、もし目
的のデータが記録できないアドレスであると判定したと
きには、該アドレスをスキップするように動作する。そ
れによって、多少の不良セルを有するICメモリであっ
ても使用することが可能となり、大幅な原価低減に寄与
することができる。
また、記録回路系並びに再生回路系に挿入した1−ラン
ジスタスイッチは、それぞれの系が電力を必要とすると
きにのみ導通するように動作する。
それによって、記録時には再生側、再生時には記録側が
、またスタンバイ時には記録再生のいずれの側にも電力
が供給されることがなく、平均消費電力が大幅に減少す
る。
また、DA変換器の後段側に挿入した非線形増幅器は、
入力信号レベルが小さいときにはより小さい信号レベル
にし1反対に入力信号レベルが大きいときにはより大き
い信号レベルとなるように動作する。それによって、入
力信吐レベルが小さいときにはAD変換器の量子化ノイ
ズ(重みの最も軽いビットが変化することによって生じ
るノイズ)が減少するように動作し、逆に入力信号レベ
ルが大きい場合はその大きさがより強調されることにな
るので、例えば8ビツトの量子化であっても10ビツト
相当以上のノイズレベルとダイナミックレンジを確保す
ることができる。
また、AD変換器の後段側に挿入したデータセレクタは
、前記AD変換器の出力データをICメモリのデータラ
インに与えるのか、外部から入力されるディジタルデー
タをICメモリのデータラインに与えるのかを切り替え
るように動作する。
それによって、例えば100倍のクロック周波数で転送
されてきた外部からのディジタル化アナログ情報は、1
00分の1の時間でICメモリへ格納されることになる
また、二つのモノステーブルマルチバイブレータは周波
数の異なるパルスジェネレータを制御している。これは
ほんとうに消去してもよいかどうかを使用者に確認する
ために、周波数の異なる信号音をイヤフォンから出力し
、操作ミスによる誤消去を防止するように動作する。
また、ボタン型リチウム電池と抵抗を介して並列接続さ
れた大容量コンデンサは、回路電力を直接ボタン型リチ
ウム電池から供給するのではなく、−旦コンデンサに蓄
電された電力を供給するようにしており、負荷のパルス
的な変動を吸収して。
電圧を一定に保つように作用する。
また、AD変換器の機能も有するDA変換器とその周辺
回路は、必要に応じてAD変換器になったり、DA変換
器になったりするので(共用できるので)、チップ面積
を削減して歩留まりを向上させるとともに、技術的難度
の高いAD変換器を不要とするのでICの低コスト化を
可能にさせる。
また、アドレスカウンタの内容を記憶したり、記憶され
たアドレス情報を再びアドレスカウンタにロード(セッ
ト)するメモリとその周辺回路は、記録再生すべき内容
が複数個存在したときに、入力情報を格納するメモリの
空スペースが出ないように(メモリの使用効率を高める
ように)、ブロックの先頭アドレスを決定したり、所望
するプロツクを即再生するための先頭アドレスをセット
したりして頭出しを容易にさせるように動作する。
また、頭出し動作を示す表示装置を付加することにより
、極めて使い勝手の良い装置が実現する。
〔実施例〕
以下本発明の実施例を図を用いて説明する。
第1図は本発明の第1の実施例を示す機能ブロック図で
あり、マイクロフォン付きへッドフォンに電池を含む総
てを組み込んだ事例である。マイクロフォン(実施例で
はコンデンサマイクロフォンを使用、図には示していな
い)出力並びにオーディオ機器のライン出力をAD変換
器の動作レベルまで増幅する入力増幅器1.量子化にあ
たってのサンプリング周波数の2分の1以上の周波数成
分を通過させないための入力側低域通過フィルタ2)入
力アナログ信号を量子化(実施例では8ビツトのディジ
タルコード)するためのAD変換器3)ディジタルコー
ドデータを記録・再生するためのICメモリ4.再生し
てきたディジタルコードデータをアナログ情報に戻すた
めのDA変換器5)ディジタルコードデータをアナログ
情報に戻したときに発生する高周波ノイズ成分を除去す
るための出力側低域通過フィルタ6)イヤフオンまたは
スピーカ(実施例ではクリスタルイヤフォンとセラミツ
タスピーカを使用、図には示していない。)を駆動する
ための出力増幅器7及びICメモリに対する書き込み並
びに読みだしなどを制御する制御回路8更に、ボタン型
すチュウムー次乾電池13並びに操作スイッチ9,1.
0,11゜12などで構成されている。先ず、マイクロ
フォンで電圧信号に変換された音声情報は、入力増幅器
1で最大振幅で4ボルトになるように増幅され、2キロ
ヘルツ以上の周波数では周波数が10倍になると1万分
の1に減衰させる低域通過フィルタ2を通過し、8ピツ
1〜のAD変換器3へ入力される。該AD変換器3は、
8キロヘルツのサンプリングクロックで変換動作が起動
され、ディジタルデータに変換された前記音声情報は)
ICメモリ4へ書き込まれる。このような記録動作(メ
モリへの書き込み動作)はRF Cスイッチ10をおし
く15) ながらPLAYスイッチ9を押すことにより制御回路8
が記録動作の開始指令であることを認識し、WF出力を
ローレベルにすることにより抵抗R2を経由して1−ラ
ンジスタQ2をオンにし、記録系の回路ユニット、即ち
入力増幅器1と入力側低域フィルタ2とAD変換器3に
対してリチュウム電池13の電力が供給され、その後サ
ンプリングクロックをAD変換器に与えると同時に)I
Cメモリの書き込みストローブ信号並びにアドレスデー
タを発生する(該アドレスは書き込みストローブ信号の
後縁でインクリメントされる)。一方、ICメモリ4に
蓄えられた音声情報を再生するには、PLAYスイッチ
9のみを押すことにより制御回路8は再生動作指令であ
ることを認識し、RFフラグをローレベルにすることに
よって抵抗R1を経由してトランジスタQ1をオンにし
、再生回路系に電源を供給せしめ、その後アドレスデー
タをICメモリ4に与え、読みだしストローブをDAコ
ンバータ5に出力し、前記読みだしストローブの後縁で
前記アドレスをインクリメントするように動作する。そ
の結果1Gメモリ4から順序良く読みだされるディジタ
ル化音声データは、DA変換器5で階段状のアナログ信
号に戻され、出力側低域通過フィルタ6の作用によって
滑らかな波形となるように処理され、出力増幅器7を経
由してイヤホーンまたはスピーカを駆動し音声信号に戻
される。なお、−点破線枠14はAD変換器3とICメ
モリ4とDA変換器5並びに制御回路8を1チツプ集積
回路化した部分を示し、点線枠15はハイブリッドIC
化のためのベース基板を示している(実施例では該ベー
ス基板部も含めて1チツプ集積回路にする方式も試行し
たが良好な結果を得ることができた)。また、2点鎖線
枠16はICメモリの部分を除いてIC化もしくはハイ
ブリッド1. C化したもので、目的は標準規格化され
た大容量メモリカードを使用することにある。その結果
、メモリ部(メディア部)の着脱を可能にならしめ、あ
たかもフロッピーディスクの如く、メモリカードの受渡
しによって情報の伝達が容易に行なえ、しかもROMカ
ードとの互換性もどれるので、情報(ソフト)を安価、
大量に生産することも可能になる。
同様に一点破線14のうち)ICメモリ4を除いたAD
変換器3とDA変換器5並びに制御回路8を1チップ集
積回路化し、これに入力側及び出力側の低域通過フィル
タ6・7)入力増幅器1)出力増幅器7等をIC化もし
くはハイブリッドIC化して、メモリカードの着脱を可
能にならしめた方式も試行し、全く同様の効果が得られ
た。
なお、記録または再生動作を終了させるには5TOPス
イツチ11を押し、またPAUSスイッチ12を1回押
すと前記動作が中断し、もう1度PAUSスイッチ12
を押すと記録または再生動作が再開する。
本実施例によれば、電話交換手などが用いているマイク
ロフォン付きヘソドフオンの耳の部分に、電池を含む本
体回路の総てを実装できるほど小型化され、かつ消費電
力はスタンバイ時で約50マイクロワツト(6ボルト電
圧で8マイクロアンペアの電流)、記録時には約50ミ
リワッ1−(6ボルl〜電圧で8ミリアンペアの電流)
更に再生時では約40ミリワツト(6ボル1〜電圧で6
ミリアンペアの電流)がそれぞれ実測され、小型で消費
電力の極端に少ない装置を実現することができる。
このことは、電源に少容量(190ミリアンペア時)の
ボタン型すチューム電池を使用しても、連続30時間以
上の再生動作または、録音した音声をそのまま放置し、
540日後に再生させることも可能であることを示唆し
ている。これらの値は集積回路や電池の技術進歩によっ
て大幅に改善される余地があり、数年間にわたって記録
を保持したり、数百時間以上の録音、再生動作あるいは
更に小型・軽量の装置が実現することができる。なお、
内部のICメモリ(第1図の4)の入出力信号ピンに拡
張用接続端子をオプションとして設けておくことにより
、外部メモリを使用することができるため、より長い時
間の記録または再生が可能になる。例えば、2ギガビツ
ト(2X10の9乗ピッ1−)程度の超LSIメモリ装
置を用い、A l)変換、I)A変換に12〜]6ビツ
1−115〜45キロヘルツ程度の変換周波数を用いれ
ば、高音質の音楽を1〜2時間録音することができる。
第2図は第2の実施例を示すブロック図である。
装置全体の回路構成は第1の実施例を示す第1図と同じ
であり)ICメモリ4の周辺部に記録時の自己診断回路
部が追加されている。記録データメモリへの入力データ
即ちAD変換器(第1図の3)の出力データとメモリテ
ストのための2種類のデータパターン” A A”およ
びII 55 IIを選択するデータセレクタ31)該
セレクタ31にたいして選択信号を与えるための3進カ
ウンタ32)前記データセレクタ31の出力即ち記録す
べきデータをICメモリのデータラインに接続させるた
めのトライステートバッファ21.論理和回路22゜パ
ルス遅延回路23.アドレスカウンタ24.ディジタル
コンパレータ25.論理積回路26゜FIFOICメモ
リ2フ構成される。該回路部への入出力信号としては、
前記AD変換器からの出力データ(メモリ入力データ)
とDA変換器(第1図の5)への入力信号(メモリ出力
データ)、また制御回路部(第1図の8)からはICメ
モリへの書き込みス1−ローブ信号(WE)と記録再生
動作中であることを示すRUN信号(RUN)並びに2
種類のテストパターンデータrt A A n″55”
が入力される。なお、スキップアドレス出力と再生クロ
ック入力は、再生動作時にICメモリの不良個所(欠陥
アドレス)をスキップして読みだすための信号である。
記録データ(メモリ入力データ)が変化した直後に書き
込みストローブ信号(WE)が100ナノ秒のパルス幅
で入力しく繰返し周波数は8キロヘルツ)、論理和回路
28を経て3進カウンタ32をクリア状態にし、論理和
回路33更に否定的論理和回路22を通過しトライステ
ートバッファ21の制御端子並びにICメモリ4のWE
 (ライト イネイブル)に接続されている。トライス
テートバッファ21の出力は該制御端子がハイレベルの
とき高インピーダンス状態であり、該制御端子がローレ
ベルになったとき初めて入力の状態が出力側に反映され
る素子であり、−・方のICメモリ4のデータライン(
2]) (DIO)は、WE端子がハイレベルであれば指定アド
レスの内容が出力されており、WE端子がローレベルに
なると前記DI○端子はデータ入力が可能な状態に切り
替わり、該DIO端子のデータが指定アドレスに書き込
まれることになる。従って、前記WEパルス信号がハイ
レベルに戻った直後(正確にはICメモリのアクセスタ
イムの50ナノ秒経過後)におけるトライステートバッ
ファ21の入力側と出力側のデータが一致していればI
Cメモリ4には正常にデータが書き込まれたことになり
、もし前記データ同士が一致していなければ前記メモリ
4に書き込みできなかったことを示している。このよう
な判定を行うためにディジタルコンパレータ25を設け
、該コンパレータ25のY出力はA入力とB入力の内容
が一致していないときにハイレベルとなるような不一致
出力の論理構成にしておき、該コンパレータのY出力を
論理積回路26の一方の入力とする。ここで、前記論理
和回路22の出力は更にインバータ機能付きパルス遅延
回路23へも入力しており、該遅延回路23によって約
200ナノ秒遅れたWE’パルスになり、前記論理積回
路26のもう一方の入力となる。この時、もし前記不一
致出方がローレベルであれば、即ちメモリ4へ正常に書
き込まれた場合は前記論理積回路26の出力には何も出
力されないことになる。ここで、前記3進カウンタ32
はWEパルスの入力時にリセットされており(同時にタ
ロツク入力CPにもパルスが入力されているがクリア動
作が優先される)該カウンタ32のQA出力QB出力と
もにローレベルになっており、データセレクタ31はパ
ターンit A A n(16進表現、2進法では2の
7乗ビット側から順に 10101010  となる)
を選択しているため、前記ICメモリへ正常に書き込ん
だデータは第1番目のテストパターンということになる
そこで、3進カウンタ32のQB出力(2の0乗ビット
)がローレベルであるため該出力はインバータ29でハ
イレベルになり、論理積回路3oは前記WE’ を通過
し、論理和回路33を経て3進カウンタ32をカウント
アツプすることにょリゾ−タセレクタ31はテストパタ
ーンII 55 II(16進表現、2進法では2の7
乗ビット側から順に 01010101  となる)を
選択し、同時に前記論理和回路33の出力は否定的論理
和回路22の入力となり、メモリへの書き込みパルスと
して作用する。以後、テスI−パターンI+ 55 I
I更に記録データ(メモリ入力データ)のいずれにおい
ても正常に書き込まれたときには、前記論理積回路30
は禁止(3進カウンタ32のQB出力がハイレベルにな
るため)され、前記したような一巡ループは開放され、
代わりに論理積回路34をWE’パルスが通過し、アド
レスカウンタ24をカラン1−アップし、制御回路から
の次の書き込みパルス(WE)入力を待つことになる。
また、前記コンパレータのY出力(不一致出力)がハイ
レベル、即ちICメモリ4に正常にデータが書き込まれ
なかったケースにおいては、前記WE’パルスが論理積
回路26を通過し、その時のアドレスカウンタ24の内
容をFIFOICメモリ2フ込み、同時に否定的論理和
回路22並びに論理和回路28へ入力しているので、前
記WEパルスが入力されたときの動作と同じことをもう
一度繰り返すことになる。なお、この繰返し動作はメモ
リ4ヘデータが正常に書き込まれるまで続行される(こ
の繰返し動作に要する時間は約300ナノ秒であり、ま
た、WE入力周期は約125マイクロ秒であるため実際
に許容される繰返し数は、1回目のパターンチエツク即
ち”AA”パターン書き込み時のエラー発生で繰り返す
ケースでは約400回であり、2回目のパターンチエツ
ク即ち“55”パターン書き込み時のエラー発生で繰り
返すケースでは約200回となる) 本実施例によれば、4メガビツトあるいは16メガビツ
トなどのメガビット級の大容量メモリセルのうちのわず
か数ビットのメモリセルが不良であるがゆえに、検査で
捨てられているICメモリチップを使用することができ
るので、結果として極めて安価な装置を提供することが
できる。ここに述べた思想は書込む前に検査をしてその
結果を利用して不良ビン1〜を活用するというのが根本
思想で、この概念を用いて種々の変形、応用が可能なこ
とは云うまでもない。例えば1”を書込むとき、検査結
果が“1”に固定された不良ビットを検出したときそれ
をそのままII i−71として利用する方法も可能で
ある。
なお、第2図におけるデータセレクタの動作を固定(3
進カウンタ32のQA高出力ローレベル、QB出力をハ
イレベルに固定)することによって、書き込みデータの
みを用いてICメモリへ書き込みながらチエツクする方
式による簡便な自己診断回路を構成することが出来る。
第3図は第3の実施例を示す図である。同図(a)は第
1の実施例を示す第1図のDA変換器5と低域通かフィ
ルタ6との間に、非線形回路35を挿入したものであり
、該回路35の出力信号36の特性を同図(b)に示す
。同図(b)において、入力電圧はDA変換器5の出力
電圧を示しており、その振幅レベルは回路電圧(電源電
圧)で制限を受ける。
本実施例によれば、小信号入力時にはむしろ減哀アンプ
として動作することになり、耳障りな量子化ノイズ(A
D変換の最も軽いビットが変化することによって発生す
るやむを得ないノイズ)を軽減することができ、また、
大信号入力時においては、より一層ゲインの高いアンプ
として動作するので、ダイナミックレンジが大幅に増加
する。
第4図は第4の実施例を示す図であり、全体構成は第1
の実施例を示す第1図と同じである。第4の実施例は光
結合による高速データ転送を行った例であり、フォ1−
センサ41.I−Vアンプ42)PLL発信回路43.
直並列変換用シフトレジスタ44.モードスイッチ47
及びデータセレクタ46が第1図の構成に付加されてい
る。通常(モードスイッチ47がINT側)は音声信号
などのアナログ信号がAD変換器3でディジタル化され
、制御回路(第1図の8)から出力される書き込みスト
ローブ信号WEとともにデータセレクタ46を通過しI
Cメモリ4へ書き込まれる。
直列外部モード(モードスイッチ47をEXT直列側に
する)のときはデータセレクタ46のB入力価が選択さ
れY出力となるため、光のパルス列として供給される外
部データ(単位置き込みデータ列の先頭部には1″′の
状態とII OTTの状態を示すスタートビットが2ビ
ツト分付加されている)をICメモリ4へ書き込むこと
になる。即ち、光変調パルス列はフォトセンサ41で電
流信号に変換され、I−Vアンプ42で電圧信号として
波形整形され、該整形後のパルス列からクロック成分を
抽出するためのPLL発信回路43へ入力すると同時に
、直並列変換用シフトレジスタ44の直列信号入力端子
りへも入力する。前記P L L発信回路43で抽出し
たクロック信号(本実施例では8メガヘルツの周波数)
は、前記シフトレジスタ44のシフトクロックになると
同時にn分の1(nは量子化ビット数プラス2であり本
実施例では10である)カウンタ45のカウントクロッ
クになり、該カウンタ45の出力信号(実施例では80
0キロヘルツ)が前記制御回路からの書き込みストロー
ブ信号WEに換えてICメモリ4への書き込みス1へロ
ーブ信号となる。
なお、並列外部モード(モードスイッチ47をEXT並
列側にする)のときはデータセレクタ49のB入力が選
択され、8ビット数列データは入力バッファ48からデ
ータセレクタ46を通過し)ICメモリ4に書き込まれ
ることになる。
第5図は第4の実施例のデータ送信部を示す図であり、
8ビット数列データはICメモリ4のデータをバッファ
50により出力し、また、光変調パルスはICメモリ4
のデータを直並列変換用シフトレジスタ37で直列信号
とし、スタートビット付加回路38でデータ列先頭部に
tt I Ijの状態とII OIIの状態を示すスタ
ー1〜ビツトを2ビツト付加し、V−Iアンプ39でレ
ーザダイオード40を駆動し、光のパルス列として出力
するものである。
本実施例によれば、光結合によるワイヤレスで音声信号
などの情報を高速に受信することができる。例えば本実
施例では、5分間の音声データをわずか3秒間で受信す
ることができた。また、高速転送時の消費電流を少なく
することを目的としく29) て、クロック信号の周波数を800キロヘルツに設定し
た例においても、多少時間は要するものの良好な結果を
得ることができた。
本操作の基本思想はディジタル・メモリの動作速度が処
理されるアナログ信号より早いことに注目し、メモリの
内容を直接ディジタル信号で高速に転送するという点に
あり、この思想の範囲で多くの応用動作が可能であるこ
とは云うまでもない。
装置内のICメモリに記憶された内容を高速に外部へ転
送する機能、例えば、本実と類似装置(読出し部分のみ
からなる再生専用装置)のメモリ部へ、データを高速転
送する回路をもたせることができる。例えば、光結合方
式ではなく、データ転送元と直接ケーブルでつないでも
全く同じ結果を得、また、電波や磁気の作用を用いても
良い。更に、8ビツトの並列データでの転送を送信ある
いは受信する方式では、接続コネクタのピン数が多くな
るものの送信側あるいは受信側の回路は簡単化されるに
もかかわらず、転送時間はさらに1桁短くなり、5分間
の音声データを、0.3秒間で送受信することが出来た
また、本実施例では)ICメモリ4の最初の番地(ゼロ
番地)から転送を開始し、アドレスカウンタ(例えば第
2図のアドレスカウンタ24)がオーバフローした時点
で転送を終了させる方式としたが、転送データ列の先頭
部分にID情報を持たせることによって、前記ICメモ
リ4の任意の番地から任意の番地までのデータを高速転
送により記録することも確認し、良好な結果を得ること
ができた。
第6図は第5の実施例を示す図であり、第4の実施例を
示す第4図に一括消去機能回路を追加したものである。
本実施例は前述したディジタル・メモリが高速動作でき
ることに着目して、より高い便宜性を考えるために考案
されたものであり、またその安全性を確保するための警
告機能を含むものである。種々の具体例があるが、その
−例を示せば次の通りである。すなわち、直並列変換用
シフ1〜レジスタ44とデータセレクタ46の間に挿入
したアンドゲート回路51)n分の1カウンり45の出
力に挿入したオアゲート回路52)括消去実行スイッチ
53)約1秒のパルスを発生するモノステーブルマルチ
バイブレータ54及び55)該2つのマルチバイブレー
タの出力を論理オアするためのオアゲート回路56)可
変周波数(約800ヘルツと1キロヘルツ)パルスジェ
ネレータ57)該パルスジェネレータの出力をゲートす
るアンドゲート回路58)出力増幅器7(第1図参照)
の出力側に挿入したアナログ信号加算回路59)一括消
去実行フラグ用のフリップフロップ60、消去パルス発
生のためのパルスジェネレータ61ならびに該パルスジ
ェネレータ61の出力をゲートするためのアントゲ−1
へ回路62が追加されている。先ず、モードスイッチ4
7をE XT/E RA S E側へ倒すことにより、
データセレクタ46は外部モードになり待機する。この
状態で一括消去(ICメモリ4の内容を総てクリヤする
)実行スイッチ53を押すと、第1のモノステーブルマ
ルチバイブレータ54が作動し、約1秒の間ゲート回路
58が許可状態となり、パルスジエネレータ57から出
力されている約800ヘルツのパルス信号を通過させ、
アナログ信号加算回路59を経て、イヤフォーン(また
はスピーカ)を800ヘルツの振動音で鳴らすことにな
る。
約1秒経過すると第2のモノステーブルマルチバイブレ
ータ55が作動し、引き続き1秒間のパルスを発生し、
前記パルスジェネレータ57の発信周波数を約1キロヘ
ルツとなるように変調するため、イヤフォーンからの出
力は1キロヘルツの振動音に変化する。この1キロヘル
ツのピーという音色が聞こえているタイミングで前記押
下中の実行スイッチ53を離すことにより、フリップフ
ロップ60がセラ1〜され、一括消去動作が実行される
。すなわち、パルスジェネレータ61から出力される8
00キロヘルツのパルス信号はアンドゲート回路62を
通過し、オアゲート回路52とデータセレクタ46を経
由して)ICメモリ4の書き込み信号(WE)となる。
この時の書き込みデータは、アンドゲート回路51が禁
止状態となっているため、オールゼロ(ローレベル)と
なっている。このような消去動作は、アドレスカウンタ
(例えば、第3図のアドレスカウンタ24)のゼロ番地
から開始し、前記ICメモリ3の消去終了(通常は、ア
ドレスカウンタのオーバフローを検出)を待って消去動
作を終了する。
水弟5の実施例によれば、記録されている総てのデータ
(カセッ1−テープレコーダであればテープ1巻分のデ
ータ)が瞬時に消去(実施例では5分間のデータが約3
秒間)でき、かつ、操作ミスによる誤消去を防ぐために
簡単な回路追加を施すだけで、オペレータの注意を喚起
することができるので操作性のよい装置を提供すること
ができる。
なお、液晶表示などを用いて視覚的にオペレータの注意
を喚起する等の回路を追加することもできる。また、R
OMモードであることを示すフラグスイッチを設け(カ
セットテープの記録禁止のツメに相当)、該スイッチの
状態を消去(または記録)実行時に確認することを併用
することにより、より使い勝手のよい装置を提供するこ
とができる。
第7図は第6の実施例を示す回路である。ボタン型リチ
ウム電池13の十極側から抵抗71を通し大容量コンデ
ンサ(実施例ではO,IF)72を常に充電しておく。
一方、この大容量コンデンサ72の両端が、実施例第1
図の回路部に接続されており、回路電力を供給(放電)
している。
本実施例によれば、高速ダビング時(高速データ転送時
)ならびに、一括消去時のように、高速にICメモリを
動作させた時にも電源電圧はさほど低下せず、回路誤動
作が生じないという効果がある。
メモリの読みだし/書き込み動作を高速に行うと回路電
流が大きく増加する。本実施例(800キロヘルツ、1
.2μsサイクル)では通常記録再生時6〜8mAであ
ったものが40〜50mAに増加し、リチウム電池13
の出力電圧が6V(定格出力3.0vを2個直列接続)
から4.2vに低下し、回路が誤動作してしまった。こ
れは、ボタン型リチウム電池は短時間とはいえ、放電電
流を大きくとると出力電圧が急激に低下するという特性
を持っているためである。しかし、大容量コンデンサは
スタンバイ時にも常に充電されており、しかも電荷容量
も大きいので、短時間のパルス的な放電では端子電圧が
ほとんど低下せず回路の正常動作が保証される。
第8図は第7の実施例を示す回路である。本図は第1の
実施例を示す第1図のAD変換器をDA変換器で代用さ
せ、1個のDA変換器を共用した事例である。AD変換
器の動作を説明すると、まずマルチプレクサ(スイッチ
でも可)85は記録側に倒れているようにしておく。先
ず、低域通過フィルタ2を通過した信号はアナログコン
パレータ80の一方に入力される。この時に制御回路8
からのサンプリングクロックでフリップフロップ81が
セラ1−されると、ANDゲート82が開き、パルスオ
ツシレータ83からパルスがカウンタ84に供給されて
計数が始まる。カウンタ84の出力はマルチプレクサ8
5を介してDA変換器5に入力されており、DA変換器
5の出力がアナログコンパレータ80のもう一方の入力
に加えられているので、カウンタ84の内容は即アナロ
グ量に変換されて入力信号と比較される。カウンタ84
はサンプリングクロックでリセッI〜されているのでD
A変換機の出力信号は最初はOボルトである。しかし、
カウンタ84にパルスが印加されることにアナログ量も
逐次増加していき、やがて人力信号より大きくなるとコ
ンパレータ80から信号が出力され、即フリップフロッ
プ81がリセットされる。従って、ANDゲート82も
閉じるのでカウンタ84はその状態をそのまま保持する
すなわち、音声入力情報が、ディジタル量に変換された
ことになる。また、アナログコンパレータ80からの出
力信号はAD変換が終了したことを示す信号であり、こ
れを受けた制御回路8はICメモリへの書込みストロー
ブ信号を発生し、ディジタルデータをICメモリ4に書
込む。以下、同様な動作をくり返しながら入力情報を蓄
えていくことは第1の実施例と全く同じである。一方、
再生時は制御回路8からの指令によって、マルチプレク
サ85が再生側に倒れてICメモリの出力がDA変換器
5の入力に接続される。これは第1の実施例と同じなの
で説明は省く。
本実施例によれば、DA変換器がAD変換器を兼ねるこ
とになるので、チップ面積を大きく削減でき、その結果
として歩留りも大幅に向上する。
さらに、本回路構成をそのまま個別部品に、あるいはハ
イブリッドIC化した場合にも、最も高価なAD変換器
が不要となってしまうので、装置の小型化はもとより、
低コスト化に大きく貢献する。
なお、兼用する回路としては本実以外にも多くの方法が
あることはいうまでもない。
第9図は第8の実施例を示す回路である。本回路の目的
は記録すべき内容が複数個存在したときに)ICメモリ
を任意のサイズに分割(ブロック分け)して記録すると
ともに、再生する際は読み出したいブロックをあらかじ
め操作ボタン等で指定することにより、選択的な再生、
いわゆる頭出しを可能にさせることにある。基本的には
第1の実施例を示す第1図と同じであるが)ICメモリ
の記録再生番地を決めるアドレスカウンタ24にセット
するためのブロックメモリ91)ブロックメモリ91の
アドレスを指定するブロックメモリアドレスカウンタ9
7)ブロックメモリアドレスカウンタの内容をデコード
するデコーダ回路98)さらに、このデコードされた内
容を表示する表示器99)ブロックを選択するためのB
LOCKスイッチ94)チャツタを除去するためチャツ
タキラー回路95などから構成される。該回路部へは、
PLAYスイッチを押した時に出力されるPLAY信号
(幅100nsのパルス)と記録動作時に5TOPスイ
ツチを押すことで出力されるRIEC3TOP信号(幅
100nsのパルス)が入力される。つぎに該回路の動
作について説明すると次のようになる。
ここでわかり易くするために、いまブロックメモリアド
レスカウンタ97はゼロであり、アドレスカウンタ24
もゼロであったとする。この状態で、記録モードに入る
とICメモリ4の0番地から順次データが記録されてい
く。いま任意のタイミングで5TOPスイツチを押すと
、まず、REC5TOP信号の前縁でブロックメモリア
ドレスカウンタ97が+1され(したがって内容は1と
なる)、さらに1oonsの遅延回路92を経てブロッ
クメモリ91の1番地にアドレスカウンタ24の内容が
メモリされる(2番目のデータの先頭アドレスとなる)
。次にまた別のデータを記録するためにRFCスイッチ
を押しながらPLAYスイッチを押下すると、先程記録
したブロックメモリ91の1番地の内容が、そのまま先
頭アドレスとしてアドレスカウンタ24にロード(セッ
ト)され、2番目のデータが順次記録されていく。以下
、同様にして、5TOPスイツチを押下するごとにアド
レスカウンタ24の内容がブロックメモリ91に書き込
まれることになる。一方、再生する際の手順は次のよう
になる。最初に目的とするブロック、例えば2番目のデ
ータを再生したいときは、BLOCKスイッチ94を押
すごとにブロックメモリアドレスカウンタ97がインク
リメントされ、その内容はデコーダ回路98を通って数
字表示器(単なるLED表示でもよい)99で表示され
る。
目的とする1番地(2番目の先頭アドレスは1番地に格
納されている)が表示されるまでBLOCKスイッチ9
4を押しつづけ、1番地が現れたら押下を止める。次に
PLAYスイッチを押すとPLAY信号が出力され1番
地の内容、すなわち2番目のデータが記録されている先
頭アドレスが、アドレスカウンタ24にロード(セット
)されて読出しが進行する。なお、1番目データを再生
(記録でも同じ)したいときには、前記表示器99がゼ
ロを表示した時点で前記ブロックメモリアドレスカウン
タ97のインクリメント動作を中心にすることにより、
デコーダ回路98のオールZERO出力はローレベルと
なるため、前記PLAY信号がゲート回路90を通過し
、アドレスカウンタ24をクリヤする。その結果)IC
メモリ4はゼロ番地から再生動作(または記録動作)を
行なうことになり、第1番目のデータが再生(または記
録)されることになる。
以上のように本実施例によれば読出したいブロックを簡
単な操作により、任意に選択することができ、極めて使
い勝手のよい装置が提供できることである。また、本実
施例のもう一つの特徴はブ(4I) ロック長が全くの任意であることであり)ICメモリを
無駄なく、高効率に利用できる。これは、ICメモリの
特性に着目して、その性能を充分に活かしたもので、本
実の装置の有効性を示す一例である。
次に本発明の具体的な構造に関するいくつかの実施例を
説明する。
第1−0図に第9の実施例を示す。図において、101
はアナログ信号をデジタル信号に変換するA/D (ア
ナログ/デジタル)変換器、デジタル信号をアナログ信
号に変換するD/A (デジタル/アナログ)変換器、
制御回路から構成される録音及び再生部の本体、103
は音声を記憶するメモリカード、102は本体101の
内部の接続端子において接続するメモリカード103の
差し込み口である工/○スロットを示す。さらに104
はメモリカード103が使用する半導体メモリの種類、
例えばEPROM、EEPROM、SRAM、DRAM
等を認識するメモリ認識部である。本体101はメモリ
・カード103の大部分をカバーするが、1−03を着
脱するためにその一部を外へ出すか1機構的にそうした
構造をもつようにする。
上記本体内蔵のメモリ認識部104は」二記メモリカー
ド103のそれぞれのメモリを認識し、それぞれに対応
する各種メモリのアクセス信号を発生する。この結果、
様々な種類のメモリカード103を一つの本体101で
録音再生できる。またメモリカード103の筐体の大部
分をカバーする構造であるためメモリカード103の筐
体保護も容易であり、少々の乱暴な使用に耐える利点を
有する。なお、本体101はメモリカード103のタイ
トルもしくは名称等の真上を透過形プラスチイック等に
することで現在使用中のメモリカード103を簡単に認
知できる構造にしても良い。
第11図に第10の実施例を示す。図において、第10
図と同一番号はその説明は略するとして、105.10
5’は録音及び再生部である本体101とメモリカード
103′を固定するための機構である。第10図と異な
る点は、固定を簡略化することでメモリカード103′
とほぼ同しベルに薄くできることである。この結果、第
9の実施例より、より小型化できるため、持ち運びが容
易であり、また簡単な凹凸による固定機構であるため低
価格になる。
第12図に第11の実施例を示す。図において、第10
図と同一番号はその説明を略するとして、106はメモ
リカード103を保護する透過形カバーを示す。
図によると第1Q図と同様にメモリカード103の保護
が容易であり、さらに透過形カバー106によるメモリ
カード103の名称等の認知も容易である。
以上の実施例では本体101の大部分の機能を例えば1
チツプ化する。これにより、本体に空きスペースを作る
ことができ、大容量の電池も搭載可能となる。この結果
、録音再生時の大電力の供給、もしくは挿入されたメモ
リカード103゜103′の長時間の動作をバックアッ
プできる。
第13図に第12の実施例を示す。図において、4aは
音声記憶用のメモリ、8aは録音制御回路、107は上
記メモリ4a、アンプ1)ローパスフィルタ2)A/D
変換器3)制御回路8aから構成される音声録音部を示
す。音声録音部107は外部からの録音制御信号により
上記各回路が活性され、音声入力信号は音声記憶用のメ
モリ4aに書き込まれる。また4cは音声データ信号、
8cは転送制御信号、13aは録音部107の電源回路
を示す。
一方、4bは再生音記憶用のメモリ、8bは再生制御回
路、108は上記メモリ4b−D/A変換器5)ローパ
スフィルタ6)アンプ7)及び再生制御回路8bから構
成される音声再生部を示す。
さらに8cと音声データの切替スイッチを示し、再生制
御信号の指示で録音の場合は音声録音部107から音声
再生部108へ音声データが転送され、また再生する場
合は再生音記憶用のメモリ/21〕からD/A変換器5
を介して音声が出力されるよう再生制御回路8bが制御
する。さらに109は録音部107の内部の接続端子に
おいて再生部1)08と接続するための再生部108の
差し込み口である工/○スロットを示す。13bは再生
部108の電源回路で1次もしくは2次電池で構成され
る。後者の2次電池は充電回路を有する。また再生音記
憶用メモリ4bのデータ保持のため電池の残量を表示す
る残量検出回路を有する。
同図は音声録音部107と音声再生部108が分離する
ため、108の録音機能が不要の全省電力化、小型化、
低価格化を実現できる。また、携帯形では再生部108
を持ち運ぶことが多く、録音部107は固定して使用す
ることが多い。従って、音声録音部107の電源回路1
3aは交流電源などから直接供給できる。このため録音
などで高速にデジタル音声を転送する場合は、音声再生
部108の電源は内部回路、特にメモリ4bが高速に動
作するに必要な大電力供給が容易になる。
なお電源回路13aはメモリ4aが揮発性の場合、記憶
情報をバックアップすることもできる。
また上記回路ブロックは、それぞれ音声録音部107)
音声再生部108の筐体内部に収納される。さらに第1
1図もしくは第12図の機能もしく46) くは音声録音部1.07における104の音声再生部1
08の認識機能、等は同様に利用できることはいうまで
もない。
第14図に第13の実施例を示す。図において、4は音
声を記憶するメモリ部、3はアナログ信号をデジタル信
号に変換するA/D変換器、5はデジタル信号をアナロ
グ信号に戻すD/A変換器、24はメモリのアドレスを
発生するアドレスカウンタ、115はメモリの71〜レ
ススタ一ト位置等を設定する制御部、116はカウンタ
にクロックを印加するANDゲートを示す。また117
はA/D変換器3側のサンプリング周波数を切替るスイ
ッチSW1.118はD/A変換器5側のサンプリング
周波数を切替るスイッチSW2.1]9゜1.20,1
21はサンプリング周波数の発生回路を示し、f、、f
2.f3の異なる周波数を発生する。122は音声入力
端子、]23は音声出力端子、124は装置を活性化す
る装置駆動端子、125は録音/再生のためのメモリの
り−ド/ライト端子を示す。さらに126はメモリ部4
を含む録音再生郡全体を示す。
図において、サンプリング周波数をflくf2くf3 
として、A/D変換器3)D/A変換器5を独立に制御
する。この制御は外部スイッチを使い手操作で行う。こ
の操作方法として、まず機構的には、スイッチSWI、
SW2を通常同時に変化させる。すなわち録音と再生周
波数を一致させる。
一方、録音と再生間に変化をつけたい場合は、別別に切
替える。これは例えば、スイッチSWI。
SW、2の再生音を高速でサーチする等に利用できる。
なお、電気的にはスイッチを一つにして録音と再生用を
兼ねることも容易である。さらに一般にはA/D変換器
3)D/A変換器5のどちらか一方が動作し、他方が非
活性化するため、一つのスイッチでも切替の目的は達成
できる。例えばサンプリング周波数f□、f2.fの切
替スイッチはSWIのみとして、そのスイッチSWIの
端子AをD/A変換器3)A/D変換器5に接続すれば
良い。
上記の実施例においては、音質レベルとしてf工を会話
用、f3を高音質の音楽用に対応、f2を両者の中間と
して録音/再生する。この結果、音質レベルとメモリの
使用量の最適化が図れる。
さらに、少なくともメモリのサイクル時間とD/A変換
器3もしくはA/D変換器5の速度に対して、それらの
最高速度までの比較的高速な録音もしくは再生ができる
。この高速録音再生機能の付加は上記スイッチSW1)
SW2に第4のサンプリング周波数f4>f3を選択す
る端子を備えることで実現できる。
以上において、会話用のサンプリング周波数f□ではゆ
っくり録音再生するため電池寿命が延びる利点を有する
ので一回の電池入替えもしくは充電で長期間使用できる
。一方、高音質実現のため高速に録音再生する音楽は上
記会話用サンプリング周波数f1に比べて、サンプリン
グ周波数f3が1桁程度高速であることから、電池寿命
は短くなる。しかし、後者は音楽を楽しむためであり、
同じ曲を長く聞くこともないと考えた場合、聞きたい日
にオーディオ機器等から」1記高速録音機能で短時間に
録音して使用しても良い。さらに、」二記音声情報の半
永久的保存では、現状の電池バックアップ形のSRAM
によるメモリカードが情報保存期間2〜3年と短期間な
ことを考えると、磁気もしくは光ディスク等に移すこと
によりその欠点を補っても良い′。
第15図に第14図の実施例で示したサンプリング周波
数切替スイッチの具体的なの配置を示す。
図において、126は録音再生部の全体、127はその
操作パネル部であり、D/A変換器3)A/D変換器5
のサンプリング周波数を一つのスイッチSW1で切替る
例を示す。このように人為的にサンプリング周波数f1
. f2. f3 を切替ることにより、メモリの効率
的使用を目的とする録音再生が実現できる。
なお、本発明の別の形態では音質の検知による自動的な
サンプリング周波数切替が考えられる。
本発明の手操作切替は、音楽でもその歌詞内容のみ録音
もしくは再生したい要求、もしくは会話でも人の声の特
長、環境音など高音質に録音したい要求があり、これら
に対して簡単で有効な手段を与えることができる。一方
、上記サンプリング周波数切替の自動化と手操作の併用
は容易であり、これによっても本発明の効率的なメモリ
使用の目的は達成される。その他、本発明の精神を逸脱
することなく種々の変形が可能である。
次に、第14の実施例を説明する前に、AD変換器、D
A変換器、制御回路及びメモリを同一チップに構成する
場合の基板構造、チップ内の回路配置、電源電圧の供給
方法について説明する。AD変換器やDA変換器のよう
にアナログ信号を扱う回路では、S/Nの点から電源電
圧や接地電圧、基板電圧の変動を極力抑える必要がある
。しかし制御回路やメモリといった回路では、大きな負
荷容量を駆動したり、回路動作中電源電圧から接地電圧
に貫通電流が流れたりするため、電源電圧や接地電圧、
基板電圧が大きく変動する。特にメモリとして高集積化
が可能な1トランジスタ1キヤパシタメモリセルを用い
た場合、メモリ動作において多数のデータ線が同時に充
放電されるため、電源電圧、接地電圧の変動が大きくな
る。またデータ線と基板との容量結合により基板電圧が
変動したりする。したがって制御回路やメモリといった
回路で発生する電源電圧や接地電圧、基板電圧の変動を
、アナログ信号を扱う回路へ伝達させないようにする必
要がある。
一方メモリでは、1トランジスタ1キヤパシタメモリセ
ルのように、記憶情報を電荷の有無で記憶しているため
、基板に注入された少数キャリア(p形シリコン基板で
は電子)による記憶情報の破壊を防止する必要がある。
この少数キャリアは、チップの入出力端子に外来雑音(
一般にはアンダシュートなどのサージ雑音)が入力され
た時基板に注入される。また制御回路の動作において、
容量結合により拡散層や基板の電位が局所的に変動する
ことなどにより生じることもある。したがって入出力端
子やメモリ以外の回路で発生した少数キャリアをメモリ
部に伝達させないようにする必要がある。
以上AD変換器、DA変換器、制御回路及びメモリを同
一チップに構成する場合の問題点を2つ述べたが、これ
を解決するためのチップの基板構造の1例を第16図お
よび第17図を用いて、第スタが形成される基板領域を
2重に形成したウェル層により電気的に分離することに
より上記問題を解決しようとするものである。第16図
では、制御回路部及びアナログ信号を扱う回路(アナロ
グ部)について各々1個ずつのnチャネルMOSトラン
ジスタ(NHO2)、pチャネル1−ランジスタ(PM
O8)を示す。ここでNHO8,PMO3のS、G、D
は各各ソース、ゲート、ドレインの各端子である。また
メモリセルとして1トランジスタ1キヤパシタメモリセ
ルを用いた場合を示す。メモリセルはn膨拡散層(同図
では不純物拡散層は簡単のため不純物の導電形のみを記
入)とプレート(PL)との間で蓄積容量を形成し、こ
の蓄積容量に電荷が蓄えられる。この記憶情報はワード
線(wr=)に接続されたゲートを制御することによす
、データ線(DL)に読出されたり、データ線から書き
込まれたりする。
さて同図に示すように、p形基板(p−sub)の中に
n形つェル層Ntl−を形成し、さらにこの中にp形つ
ェル層p w 1を形成する。そしてこのp形つェル層
pWl内にメモリセルを形成する。
−力制御回路部のMOSトランジスタは、p −5ub
内に形成したp形つェル層pW2内にNHO2を、p 
−s u b内に形成したn形つェル層nwl内にPM
O8を、各々形成する。またアナログ部は、メモリ部と
同様p形基板(p−sub)の中にn形つェル層NW2
を形成し、さらにこの中にp形つェル層pw3及びn形
つェル層n w 2を形成する。そしてこのp形つェル
層pwS内にNHO2を、n形つェル層nw2内にPM
O8を各々形成する。
この構造において、各ウェル層に電圧VBI〜VB6を
印加する。印加する電圧として、回路が電源電圧Vcc
(例えば5V)と接地電圧(0■)の間で動作するよう
な場合、−例として、VB1=OV VB2=5V VB3=OV V B 4.= 5 V VB5=OV VB6=5V のような電圧を印加する。すなわちp形つェル層とn形
つェル層との間の接合及び拡散層(n、p)とウェル層
との間の接合が、順方向バイアスの条件にならないよう
な電圧を印加する。
このようにすることにより、まず、アナログ部のMOS
トランジスタはn形つェル層NW2内に形成されている
ため、p−s+rbとは電気的に分離されており、メモ
リ部あるいは制御回路部で発生した基板電圧(あるいは
ウェル電圧)の変動の影響を受けない。また入出力端子
を制御回路部に設けておけば、入出力端子から注入され
た、あるいは制御回路部で発生した少数キャリアはn形
つェル層NWIで吸収されるため、これによる記憶情報
の破壊も防止できる。さらに各回路部のウニルミ圧をそ
れぞれ独立に設定できるため、各回路の特性に最適なウ
ェル電圧を印加することもできる。例えばメモリ部では
、データ線の寄生容量を減らす目的で、p形つェル層p
wlに接地電位ではなく、負の電圧を印加することも可
能となる。
なお第16図に示した例では、1つのウェル層内に1つ
のMOSトランジスタしか示していないが、一般には同
一ウェル層内に複数のトランジスタが形成される。また
n形つェル層NWIあるいはNW2内に同じ導電形のウ
ェル層を複数設けてもよい。しかもそれらのウェル層に
接合が順方向バイアスの条件にならない範囲で異なる電
圧を印加してもよい。この例として、アナログ信号を扱
う回路において、MO8I−ランジスタのソース端子と
ウェル層を接続したい場合などである。これはソース電
位とウェル電位を常に同一にすることにより、ソース電
位によるしきい値電圧の変動を抑えるためである。
また第16図では制御回路部にp形つェル層pw2を設
けているが、このウェル層はp −5ubと同−導電形
であるので、場合によってはこのウェル層を設けず、制
御回路部のNMO8を直接psub内に形成してもよい
。アナログ部のn形つェル層nw2についても同様であ
る。
さらに第16図の例では、メモリ部にn形つェル層NW
Iを設けたが、メモリ部と制御回路部だけに着目すると
、夕゛イナミックランダムアクセスメモリ(DRAM)
と同様の構成となるので、n形つェル層NW1を設けず
、一般にDRAMで行われているようにp−5ubに負
の電圧(例えば3V)を印加することにより、少数キャ
リアの問題を解決することもできる。この負の電圧はチ
ップ内部で発生してもよいし、チップ外部より印加して
もよい。
以上述べたように、基板電圧の変動や少数キャリアの影
響をなくすために、第16図に示した例では、メモリ、
制御回路、アナログ部のMOSトランジスタが形成され
る基板領域を2重に形成したウェル層により電気的に分
離した。しかし基板領域を電気的に分離する方法はここ
で述べた方法だけではない。たとえばSOI構造(Si
l−iconon In5ulator)の基板を用い
ることにより可能である。またエピタキシャル基板を用
いれば、電気的に完全に分離できなくても、高抵抗なエ
ピタキシャル層により基板電圧の変動の影響を抑えるこ
とができる。
次に、チップ内の回路配置及び電源電圧の供給方法につ
いて述べる。前述したように、制御回路やメモリ部で発
生する電源電圧や接地電圧の変動を、アナログ信号を扱
う回路へ伝達させないようにする必要がある。このため
には、制御回路やメモリ部とアナログ信号を扱う回路と
で電源電圧や接地電圧を供給する電源線を分離する必要
がある。
またメモリの動作を安定化させるために、制御回路とメ
モリ部とでも電源線を分離することが望ましい。したが
ってチップ内の回路配置は、制御回路、メモリ部、アナ
ログ信号を扱う回路を各々ブロック化し、配置し、メモ
リ、制御回路、ΔI〕変換器、DA変換器それぞれに独
立に電源電圧、接地電圧を供給するのがよい。このよう
にブロック化して配置することにより、前述した基板構
造も形成しやすくなる。また第16図で述べたウェル電
圧については、各回路部のウェル電圧として各回路用の
電源電圧及び接地電圧に接続してもよいし、チップのピ
ン数に余裕がある場合は専用のピンから電圧を供給して
もよい。
一方、各回路の規模を考えると、制御回路やアナログ信
号を扱う回路に比べ、メモリ部のチップ面積占有率が最
も大きくなる。例えば音声をサンプリング周波数8 k
 Hz、4ビツトでディジタル化した場合、30分の録
音のためには約60Mビットのメモリ容量を必要とする
のに比べ、制御回路やAD変換器、DA変換器はそれぞ
れ論理ゲート数にして数にゲートで構成することができ
る。
したがってチップ内の回路配置は、大部分を占めるメモ
リ部の一辺あるいは二辺に、ブロック化した制御回路や
AD変換器、DA変換器を配置するのがよい。その具体
的チップ内の回路配置例を第17図(a)〜(d)に示
す。
第17図(a)及び(b)は、メモリ部の一辺に制御回
路CやAD変換器A、DA変換器りを配置した例を示す
。第17図(a)では、制御回路CやAD変換器A、D
A変換器りを並列に配置した場合を、第17図(b)で
は、制御回路CやAD変換器A、DA変換器りを2段に
して配置した例を示す。このような配置において、チッ
プ外部より入力されたアナログ入力信号A j nはA
D変換器Aによりディジタル化され、メモリに記憶され
る。またディジタル化された信号はメモリより読出され
、DA変換器りによりアナログ信号に変換され、アナロ
グ出力信号A outとしてチップ外部に出力される。
このように、制御回路CやAD変換器A、DA変換器り
、メモリ部にブロック化しチップ上にまとめて配置する
ことにより、前記したように、電源線の分離を容易に行
え、しかも第16図で説明した基板構造も形成しやすく
なる。
第17図(C)は、チップ内の回路配置の他の実施例で
、メモリ部を2つのブロックに分割し、その間に制御回
路CやAD変換器A、DA変換器りを配置した例を示す
。よく知られているように、メモリ容量が大きくなると
メモリ部内の信号配線が長くなり、その寄生抵抗や寄生
容量による信号遅延が問題になる場合がある。このよう
な場合、メモリ部を分割し、信号配線の長さを短くする
ことにより信号遅延を低減できる。第17図(c)はそ
の1例で、メモリ部を2つに分割し、その間に制御回路
C等を配置することにより、メモリ部の信号遅延を低減
しようとするものである。第17図(d)は、さらにメ
モリ部を4つのブロックに分割し、それぞれのブロック
の間に制御回路CやAD変換器A、DA変換器りを配置
した例を示したもので、さらにメモリ部の信号遅延の低
減がはかれる。
メモリとして1トランジスタ1キャパシタメモリのよう
にダイナミックタイプのメモリを用いた場合、よく知ら
れているように、記憶情報を保持するためにある時間間
隔で記憶情報をリフレッシュするリフレッシュ動作を行
う必要がある。しかし、逆に考えると、このリフレッシ
ュ動作を行わないと、メモリに蓄えられた記憶情報は失
われ、メモリ内の情報をある固定パターンにすることが
できる。すなわちメモリ内の情報の一括消去ができる。
これを実現する第15の実施例を第18図に示す。第1
8図において、ダイナミックタイプのメモリは制御信号
MSにより動作が制御され、この信号が低電位のときメ
モリは読出し、書込み、リフレッシュの各動作を行う。
この信号として例えばDRAMではRASのような信号
である。この信号は通常動作時においては、制御回路か
ら発生された制御信号MSによりNAND回路を介して
発生される。信号R8はメモリの一括消去を制御する信
号であり、通常動作時においては高電位になっており、
一括消去が指示された場合ある時間低電位となる。この
信号は装置に設けられた一括消去のためのスイッチをオ
ンすることにより発生され、装置内に設けた発振器を利
用することで低電位に保つ時間を制御することができる
。このような構成で、通常動作時には信号R8は高電位
になっており、制御回路から発生される制御信号MSに
よりメモリの動作を制御できる。一方一括消去が指示さ
れた場合、信号■りSはある時間低電位となりメモリの
制御信号M、 Sはその間高電位となり、メモリは動作
しない。すなわちこの間リフレッシュ動作は行われない
。その後、信号R8が高電位になると通常動作に戻る。
信号R8を低電位に保っておく時間は、リフレッシュを
行わないことによりメモリ内の情報が全て失われる時間
であり、通常数百秒程度でよい。
この方法による一括消去は、一括消去時にメモリの動作
を止めることにより行っているため、メモリで消費する
電力を小さくできる。従来メモリ内の情報を消去するた
めにある固定情報(情報“O”あるいは1”)を全ての
メモリセルに書込む必要があったが、この従来の方法に
比べ、消費電力を極端に小さくできる。したがって装置
内に設けた電池の持続時間を長くできる。
またこの方法では、メモリを一括消去するための時間は
メモリ容量に依存しないため、装置内に大容量のメモリ
を設けても、一括消去に要する時間が増加することはな
いという大きな特長を有しく63) ている。
〔発明の効果〕
本発明によれば、モータなどの機構部品を一切使用する
ことなく、小型で消費電力が少なくかつ信頼性の高い音
声などのアナログ情報の記録・再生装置を提供すること
ができる。
【図面の簡単な説明】
第1図は第1の実施例を示す機能ブロック図、第2図は
第2の実施例を示すブロック図、第3図は第3の実施例
を示すブロック図、第4図は第4の実施例の受信部を示
すブロック図、第5図は第4の実施例の送信部を示すブ
ロック図、第6図は第5の実施例を示すブロック図、第
7図は第6の実施例を示す回路図、第8図は第7の実施
例を示す回路図、第9図は第8の実施例を示す回路図、
第10図は第9の実施例を示す構造図、第11図は第1
0の実施例を示す構造図、第12図は第11の実施例を
示す構造図、第13図は第12の実施例を示す構造図、
第14図は第13の実施例を示す回路図、第15図は第
13の実施例を示す外観図、第16図は第14の実施例
を示すLSI構造図、第17図はLSIの回路配置図、
第18図は第15の実施例を示すブロック図である。 1・・・入力増幅器、2・・・入力側低域通過フィルタ
、3・・AD変換器、4・・・ICメモリ、5・・・D
A変換器、6・・・出力側低域通過フィルタ、7・・・
出力増幅器、8・・・制御回路、13・・・ボタン型す
チューム電池、14・・・メモリチップ集積回路、15
・・ベース基板、21 ・トライステートバッファ、2
3・・・遅延回路、24・・・アドレスカウンタ、25
・・・ディジタルコンパレータ、27・・・F I I
”○メモリ、31・・データセレクタ、32・・3進カ
ウンタ、35・・非線形回路、43・・・I) L L
発信器、44・・・直並列r            
   m (M ン一 第 1′7 ((L) (C) /h八 AO妊 づトラフ。 (b) チヅ7′ (〆) イトシフ。

Claims (1)

  1. 【特許請求の範囲】 1)入力増幅器と入力側低域通過フィルタとAD変換器
    とディジタルデータを記録・再生するICメモリとDA
    変換器と出力側低域通過フィルタと出力増幅器並びに制
    御回路を含むアナログ信号の記録再生装置において、該
    ICメモリへのデータ書き込み時に、該ICメモリの欠
    陥アドレスをスキップさせる自己診断部を付加すること
    を特徴とする情報記憶再生装置。 2)アナログ情報を入力増幅器で増幅し、入力側低域通
    過フィルタを経由し、AD変換器でディジタルデータに
    変換し、ICメモリに記録・再生する情報記憶方法にお
    いて、前記ICメモリへのデータ書き込み時に、該メモ
    リの欠陥アドレスをスキップさせる機能を有する自己診
    断工程を含むことを特徴とする情報記憶再生装置。 3)入力増幅器と入力側低域通過フィルタとAD変換器
    とディジタルデータを記録・再生するICメモリとDA
    変換器と出力側低域通過フィルタと出力増幅器と制御回
    路を含む情報記録再生装置において、前記入力増幅器及
    び入力側低域通過フィルタ及びAD変換器などを構成す
    る入力側回路素子への供給電源ラインと、前記DA変換
    器及び出力側低域通過フィルタ及び出力増幅器などを構
    成する出力側回路素子への供給電源ラインとを分離する
    ことを特徴とする情報記憶再生装置。 4)アナログ情報を入力増幅器で増幅し入力側低域通過
    フィルタを経由し、AD変換器でディジタルデータに変
    換し、該ディジタルデータをICメモリに記録し、再生
    時にICメモリからのディジタルデータをDA変換器で
    アナログ情報に変換し、出力側低域通過フィルタを経由
    し、出力増幅器で増幅して再生する情報記憶再生方法に
    おいて、記憶時に、前記入力増幅器及び入力側低域通過
    フィルタ及びAD変換器で構成する入力側回路素子への
    供給電源ラインと、再生時に、前記DA変換器及び出力
    側低域通過フィルタ及び出力増幅器で構成する出力側回
    路素子への供給電源ラインとを分離して記憶再生をはか
    る情報記憶再生方法。 5)再生時にICメモリからのディジタルデータをDA
    変換し、出力側低域通過フィルタと出力増幅器と制御回
    路を含むアナログ信号の記録再生装置において、アナロ
    グ入力信号電圧の大きさを増すと増幅度が大きくなる非
    線形部を含む増幅器を、前記DA変換器の出力側に挿入
    することを特徴とするアナログ情報記憶装置。 6)再生時にICメモリからのディジタルデータをDA
    変換し、出力側低域通過フィルタを経由し出力増幅器で
    増幅する工程を含む情報再生方法において、人間の聴覚
    に合う非線形変換工程を含むことを特徴とする情報記憶
    再生方法。 7)アナログ情報を入力増幅器で増幅し入力側低域通過
    フィルタを経由し、AD変換器でディジタルデータに変
    換し、該ディジタルデータをICメモリに記録し、再生
    時にICメモリからのディジタルデータをDA変換器で
    アナログ情報に変換し、出力側低域通過フィルタを経由
    し、出力増幅器で増幅して再生する情報記憶再生方法に
    おいて、再生に要する時間の少なくとも10倍の速さで
    第1の情報記憶再生装置から、少なくとも1台の第二の
    情報記憶再生装置へダビングする工程を含むことを特徴
    とする情報記憶再生方法。 8)アナログ情報を入力増幅器で増幅し入力側低域通過
    フィルタを経由し、AD変換器でディジタルデータに変
    換し、該ディジタルデータをICメモリに記録し、再生
    時にICメモリからのディジタルデータをDA変換器で
    アナログ情報に変換し、出力側低域通過フィルタを経由
    し、出力増幅器で増幅して再生する情報記憶再生方法に
    おいて、再生に要する時間の少なくとも10分の1以下
    の時間内で、再記憶・再読み出しのいずれかをする工程
    を含むことを特徴とする情報記憶再生方法。 9)アナログ情報を入力増幅器で増幅し、入力側低域通
    過フィルタを経由し、AD変換後のディジタルデータを
    、リフレッシュ動作が必要なダイナミック型ICメモリ
    に記憶する情報記憶方法において、該ICメモリのリフ
    レッシュ動作を停止することにより、前記ICメモリに
    記憶済みのデータを、一括消滅する工程を含むことを特
    徴とする情報記憶再生方法。 10)ICメモリを収納したケース上に、ICメモリの
    属性に係る種別を示す区別マークを設け、該区別マーク
    を判別する判別手段を、前記ICメモリを収納したケー
    スを格納する側に有することを特徴とする情報記憶再生
    装置。 11)請求項10記載の情報記憶再生装置において、上
    記ICメモリを収納したケースを格納する格納手段の、
    少なくとも一部が透明であることを特徴とする情報記憶
    再生装置。
JP2181402A 1990-07-11 1990-07-11 情報記憶再生装置及び記憶再生方法 Pending JPH0469700A (ja)

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DE69113153T DE69113153T2 (de) 1990-07-11 1991-07-09 Digitales Informationssystem.
EP91111478A EP0467208B1 (en) 1990-07-11 1991-07-09 Digital information system
KR1019910011773A KR100204720B1 (ko) 1990-07-11 1991-07-11 디지탈신호 수수시스템과 디지탈음성신호 처리회로 및 신호 변환회로
US08/446,278 US6282611B1 (en) 1990-07-11 1995-05-22 Digital information system, digital audio signal processor and signal converter
US09/886,368 US20010037431A1 (en) 1990-07-11 2001-06-22 Digital information system, digital audio signal processor and signal converter

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000067596A (ja) * 1998-06-11 2000-03-03 Gatefield Corp Nvmセルベ―スfpgaのテスト時間を減少させる方法
JP2001202096A (ja) * 1999-11-25 2001-07-27 Micronas Gmbh 長いデューティサイクル時間における再生および/または記録のためのライン独立装置用の回路装置および動作プロセス
JP2016045215A (ja) * 2014-08-19 2016-04-04 ルネサスエレクトロニクス株式会社 半導体装置及びその故障検出方法

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