JPH06504647A - カスケーディングアナログ録音／再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 カスグーディングアナログ録音／再生装置この出願は、１９９０年９月２６日に 出願第０７１５８８，９４９号として出願されたアナログ信号の録音及び再生用 の集積回路及び方法を名称とする出願の一部継続出願である。

発明の前景 １、発明の分野 本発明は、アナログ信号の録音及び再生用の集積回路及び方法の分野に関する。

２、関連出願 本出願は、１９９０年９月２６日に出願され、アナログ信号の録音及び再生用の 集積回路システム及び方法を名称とする米国特許出願第５８８，９４９号の一部 継続出願である。

３、従来の技術 単一の録音／再生装置は、ある１組の条件に対して継続時間が固定されている録 音容量を有する。ソリッド・ステート録音装置の場合、その継続時間は記憶素子 の数、もしくはデジタルメモリの場合のように要素ｕ　（ａｌｌ）の数によって 決まる。録音技法と、録音すべき情報とにより確定される録音密度が一定であれ ば、記憶容量を増加する方法は記憶素子の数を増やすということになる。このよ うにして、記憶容量を拡張する能力を有する既存のソリッド・ステート・システ ムのデザインは、所定のシステムの中に、少なくとも２種類の興なる回路から構 成されている。第１の種類は第２の種類のメモリ装置に対して符号化と復号、も しくは書込みと読出しを実行する。容量を拡張するために、さらにメモリ装置が 追加される。そのようなシステムでは、第１の種類の回路はいずれのメモリ装置 に対しても記憶されている情報の書込みと読出しを制御に従って指示することが できる。

発明の簡単な概要 同じａｍの複数の装置を一体に接続することにより個々の装置の録音及び再生の １１１Ｍ時間を延長できるカスグーディングアナログ録音／再生装置及び方法。

そのような各々の装置は書込み回路と読出し回路の双方並びにメモリ回路を含む 。

メモリは装置の中に埋め込まれており、装置の外部に対して直接にはアクセスし ない。特定の装置の選択に関わるあらゆる制御機能は、外部からの介入又は補助 なしに［［自体により実行される。全ての装置により単一の入力手段と、単一の 出力手段とを使用する。音声録音、再生システムの場合には、全ての装置が単一 のマイクロホンと、単一のスピーカとを使用する。

図面の簡単な説明 図ＩＡ、ＩＢ、及びＩＣは共に本発明に従った集積回路アナログ信号録音及び再 生システムの好ましい実施例の構成図である。

図２はある種のＥＥＰＲＯＭセルを使用し、適当な温度係数を有する最適な電圧 基準及び電流基準を設定するために、前記セルを適正なディジタル値にプログラ ムできる回路の基準生成ブロックにおけるトリミング階層のレベル表現の構成図 である。

図３はトリム−セル用の異なった重み付き検出技術双対セルである。

図４は電流バイアス分布技術を示す回路図である。

図５は閉ループ標本及び保持回路と、しきい値損失及びダイス相互間で生ずるこ とがあるその他の非直線性と、製造上の偏差を補償する関連する回路の回路図で ある。

図６は本発明の双対レベルの反復的書込みに使用される回路の概略図である。

図７は本発明のクロック回路の構成図である。

図８は図７のクロック回路の回路図である。

図９は不当なアドレスを検出し、これを集積回路システム用の構成ビットの制御 に使用するための回路の構成図である。

図１０は構成ビットの値を記憶するラッチを付加した図９の回路の変化形である 。

図１１は幾つかの素子を単一のマイクロフォン、ＡＧＣ抵抗体及びコンデンサに 接続し、且つ録音及び（又は）再生時間を、簡単で有効な襲様で拡張するために 複数の素子を縦列接続するためのスピーカに接続するためのアナログ接続を示す 。

図１２は好ましい実施例で使用される高電圧逓昇、及び逓降回路の回路図である 。

図１３はＨＶ　ＩＮＣ回路の２道カウンタとアナログ・スイッチの回路図である 。

図１４はＨＶ　ＩＮＣ回路のコンデンサと比較器の回路図である。

図１５は、録音、再生時間を単純で効率の良い方法により延長するための複数の カスケード化装置のアナログ接続の回路図である。

図１６は、録音、再生時間を単純で効率の良い方法により延長するための複数の カスケード化装置の最も単純な制御構成のデジタル接続の回路図である。

発明の詳細な説明 本発明で採用する技法は同じ種類の複数の装置を一体に接続することにより、録 音及び再生のＩＮＮ待時間延長させることができる。そのような各々の装置は書 込み回路と読出し回路の双方並びにメモリ回路を含む。メモリは装置の中に埋め 込まれており、！Ｉ１１の外部に対して直接にはアクセスしない。アクセスを実 行するためには集積回路上に追加の接続用ノード又はビンが必要になるであろう が、それはいずれにせよ不都合であり、特に、米国特許第４．８９０．２５９号 と、１９９０年９月２６日に出願され、アナログ信号の録音及び再生用の集積回 路システム及び方法を名称とする米国出願第５８８．９４９号とに記載されてい るアナログ録音技法についてはそうであうで、その場合には、接続の数はひどく 多く（１００１１所以上）なってしまうであろう。そこで、目的は、完全な録音 ／再生装置として機能でき且つ録音及び再生の継続時間を延長するために複数の 全く同一の装置と接続することもできる単一の装置を提供することである。特定 の装置の選択に関わるあらゆる制御機能は、外部からの介入又は補助なしにｖｔ ＠自体により実行される。全てのＶ！置により単一の入力手段と、単一の出力手 段とを使用する。音声録音及び再生システムの場合には、全ての装置が単一のマ イクロホンと、単一のスピーカとを使用する。

ここで説明する装置は先に引用した出願番号５８８．９４９号の出願における装 置に類似しているが、本発明はその実現形部には限定されない０本発明と共に使 用するための回路の一例を例示するために、前記の出願の開示を以下に次の通り 繰り返す。

先ず図ＩＡ、ＩＢ及びＩＣを参照すると、本発明とともに使用される集積回路の 好ましい実施例の構成図が図示されている０図示した回路はソリッド・ステート 音響録音及び再生システムの主要な回路を全て集積している。このシステムは３ つの主要部分から成っている。すなわち、アナログ入力及び出力経路と、アナロ グ記憶アレイと、ディジタル制御及びＥＥＰＲＯＭ支援回路である。電力は別個 のｖＣＣ及びｖＳＳ給電ビンからアナログ・セクタ１ンと、記録アレイ及びディ ジタル・セフシーンとに供給される。この点に関しては、構成図のレベル設計、 回路設計、物理的なレイアウト及びビン・アウト及び！！直を役立たせる広範囲 のレベル設計によって、電源からだけではなく、別の信号から誘発されるアナロ グ・セクタ１ンとディジタル・セフシーンとの間のノイズ結合を最小限に抑制す るように配慮される。

アナログ・セフシーンはマイクロフォン及びスピーカとの音響インタフェースを 行う。ａ）録音経路と、ｂ）再生経路の２つの別個の信号経路がある。アナログ ・セフシーンは更に次のサプセクシ♂ンに細分化することができる。すなわち、 １）自動利得制御　（ＡＧＣ）を有するプリアンプ及び利得セクシ１ンと、２） フィルタ・セクシシンと、３）出力増幅器セクシレンと、４）インタフェース・ セクタ１ンと、５）基準セクタ１ンである。

録音モード：録音モードでは、ＭＩＣＩＮ入カビンと容量性結合されたマイクロ フォンは音響信号を低レベルのアナログ信号に変換する。この低レベルのアナロ グ信号はＡＧＣＩＩＩＩ及び利得段を有するプリアンプを通過する。プリアンプ と利得段も外部コンデンサを経て容量性結合されている。プリアンプの出力はＡ ＮＡＯＵＴビンであり、利得段の入力はＡＮＡＩＮビンである。容量性結合によ って、プリアンプ段の増幅されたｄｃオフセット電流を阻止することによって、 利得段の飽和を防止する。ＡＮＡＯＵＴ信号は別の外部システムの要求に応じて プリアンプで増幅された信号を出力するために利用できる。ＡＮＡＩＮ入力はプ リアンプを直接バイパスして既に調整された信号を録音するために利用できる。

利得段の出力は録音経路内のフィルタに向かい、更にビーク検出器に帰還する。

ビーり検出器は増幅された信号のビーク・レベルを検出し、ＡＧＣビンでアース に接続された外部の並列の抵抗とコンデンサの組合せにビーク・レベルを保持す る。

次にこのレベルはプリアンプに帰還せしめられて、負の帰還ループが生成される 。

このループはマイクロフォン入力にて、ダイナミック−レンジが大きい音響信号 用のフィルタ・セクタ１ンへの人力における最高レベルを制限する。ＡＧＣビン での外部の抵抗とコンデンサの組合せによって、システムの要求に応じてＡＧＣ 回路網のアタック・アンド・レリーズ（動作開始及び復旧）の時間定数を変更す ることができる。図ＩＡに示すようにＡＧＣビンの位置に内部直列抵抗を設け、 これは外部コンデンサと共にＡＧＣ動作開始時間を設定する。内部抵抗を使用す ることによって、外部部品の数を縮減することができ、それでも尚アタック・ア ンド・レリーズ時間定数の制御が可能である。上記の全ての部品はＡＧＣサプセ クシ冒ンを有するプリアンプと利得段を構成している。

フィルタ・セクタ１ンに向かう信号はｒｐｒｅａｍｐｏＪと呼ばれる。増幅され た信号ｒｐｒｅａｍｌ）ｏＪはその後、アナログ・マルチプレクサを経てフィル タに向かい、信号ｆｌｉｌｉｎＪになる。次にフィルタは信号ｒｆｉｌｉｎＪの 帯域を制限し、これを処理して信号ｒｆｔｌｏＪを生成する。この信号は次に別 のアナログ・マルチプレクサを経てインタフェース拳セクシＷンに送られる。こ の時点で、信号はｒａｎａｌｏｒｉｎＪと呼ばれる。アナログ・マルチプレクサ の目的は、フィルタを録音モード中はアンチエイリアシング／帯域制限機能の状 態にし、再生モードでは平滑化機能の状態にすることにある。アンチエイリアシ ング／帯域制限機能と平滑化機能の双方の目的のためにフィルタを使用すること によって、シリコン資源をより有効に活用することができる。フィルタはＭＯＳ ＦＥＴ−ＲＣ第５等級の低域ＣｈｅｂＹｃｈｅｆ形のフィルタである。ＭＯＳＦ ＥＴ）ランジスタは抵抗のように動作するために、線形領域で適当なゲート電圧 で作動される。ＭＯＳＦＥＴ−Ｈの実施形態ではフィルタ内でひずみが小さく、 ダイナミック・レンジがより大きい信号を供給するためにしきい値が低いＭＯ８ ＦＥＴ素子が使用される。信号のひずみをより少なくするために、フィルタ内で は完全な差分技法も使用される。この差分技術を利用することによって更に給電 に誘発されるノイズの阻止にも役立つ、閉ループｄｃｉＩ４１１ループは全ての ＭＯ８ＦＥＴ−Ｒ５のゲートを、フィルタの時間定数に必要な実効抵抗を生成す る適切なレベルに保つ、このゲート電圧ｒｖｃｎｔｒｌＪは基準サブセフシーン 内の制御ループから送られる。このループはオン愉チップ発振器期間を有するフ ィルタの時間定数と２つのトラックを互いにロックし、それによって標本抽出さ れたデータ・システムに適用されるナイキスト基準に適合させる５ｒＶｃｆｌＥ ｒｌＪ用のｄａ制御ループに供給するためにチップへの供給電圧の３倍の高圧電 圧もオン費チップで発生され、従って、ｒｖｃｎｔｒｌＪは加工工程、温度及び 給電電力の変動に応じて大幅に広い制置＠囲を育しているので、このゲート電圧 は電源によって制限されない、更に、アレイへの、又、アレイからの直接アクセ スが可能であり、従うてフィルタをバイパスする試験モードもチップ上に実施さ れている。

それによつてアレイの検査速度が促進される。

再生モード：再生モードでは、インタフェース・サブセフシーンが列励振器すプ セクシ１ンからの２つの信号、ｒａｒｙｏｕｔＪとｒｄｉｆｒｅｒＪを受理する 。これらの２つの信号は交換コンデンサ差動増幅器へと向かい、ｒａｒｙｏｕｔ 」とｒｄｉｆｒｅｆＪとの差に等しい標本抽出信号を生成する。この差分信号は 標本及び保持回路に保持され、その出力は信号ｒｄ　ｉ　ｆ　ｆ　ｏＪである。

差動増幅器と標本及び保持回路は図ＩＣの構成図に増幅器ＤＩＦＡＭＰとして示 されている。

次にｒｄｉｆｆｏＪ信号はフィルタ・サブ上クシ１ン内を通過する。この時点で 、フィルタが再生経路へと切換えられ、略階段状の差分信号ｒｄｉｆｌ’ｏ」で 平滑化機能を行うように、入力及び出力アナログ−マルチプレクサが設定される 。

フィルタ・サブセフシーンの出力は次にパワーアンプφサブセクシーン内を通過 する。この時点で信号はｒｐｗｒｌｎＪと呼ばれる。

ｒｐｗｒ　＋　ｎ」信号はパワーアンプ・サブセフシーンと結合され、アナログ ・マルチプレクサを通過する。このマルチプレクサはｒｐｗｒ　ｉ　ｎＪ倍信号 はＡＵＸＩＮ人カビンのいずれかがパワーアンプを通過するようにさせる。この ように、パワーアンプをシステムの出力増幅の必要性とは関わりなく利用するこ とができる。この機構によって更に、録音と再生の継続期間を拡張するために多 重のチップを縦列接続することも補助される。パワーアンプ自体は単一終端入力 を受け、これを振幅が等しく、位相が逆である２つの別個の出力信号に変換する 。これらの２つの出力はＳＰ十及びＳＰ−と呼ばれる。それによって、コンデン サのような他の外部部品の必要なく、スピーカを２つの出力に直接接続すること が可能になり、同時に、スピーカが同じ信号レベルの４倍の出力を変換できるよ うになる。

それによって更に、信号のダイナミック・レンジが限定され、ひずみレベルが低 いより大きい出力が得られる。出力降下モード中に、パワーアンプの出力はアー スへの低インピーダンス経路な形成するために低下される。これによって、ＩＩ 械的隣撃又は振動に起因するようなスピーカの帰線作用に因るチップのラッチ・ アンプが防止される。パワーアンプへの入力はチップ使用可能信号てπによる制 御下にある。パワーアンプｅセクシ１ンは多重チップの縦列接続を容易にするた めに単一利得段であることが好ましい。

基準サブセフシランはチップの要求に応じた全ての電圧及び電流基準を付与する 。このセクシ替ン内の回路は分布された基準値を付与するためにチップの周囲に 配設されている。このセクシジンは更にフィルタの時間定数と発振器の期間とを ロックし、フィルタｅセクシ、ンにＭＯＳＦＥＴ−Ｒゲート信号ｒｖｃｎｔｒ１ 」を供給するｄｅｉｉｌｌｌループを含んでいる。基準値生成ブロックにはトリ ミング階層を備えており、このトリミング階層は幾つかのＥＥＦＲＯＭセルを使 用して、このセルを適正な温度係数を備えた最適な電圧基準と電流基準を設定す るための適当なディジタル値にプログラムすることを可能にする。図２はこのト リミング階層の構成図を示している。利用できるＥＥＰＲＯＭセルはトリム・セ ルと呼ばれ、磁心ＥＥＰＲＯＭアレイの一部である。１トリムＱビツトの値を設 定するため、プログラムされる異なる論理レベルの２つのセルが使用される。入 力重み付きの差動増幅器がそれぞれの対のトリム・セル用の検出増幅器として使 用され、各トリム−ビットの論理レベルを生成する。入力重みはトリム・セルが 本来のプログラムされていない状態にある場合に出力を省略時のレベルに定義す るために用いられる。双対セル差分技法によって、チップの製造工程の偏差及び チップの寿命に亘ってより信頼性が高いトリム・ビット論理の設定がなされる。

図３は異なる重み付き検出技法を示している。ＴＸとＴＹは差分技術用に逆の値 にプログラムされる必要がある一対のトリムｅセルである。検出入力の一つに電 圧の直みが加えられる。それによって検出増幅器の出力に省略時の値が設定され る。

出力を省略時の値とは逆の値に設定するため、トリム・セルを経た検出増幅器入 力にはオーバライドする相反形の差分値がプログラムされなければならない。Ｓ Ｗ＋およびＳＷ−は本質的にトリム−セルをアレイに接続し、その後、プログラ ミング中に列励＊器に接続し、検出中にアレイからトリム・セルを遮断する。図 ２は温度係数が正の電流と帯域ギャップ電圧発生器とを有している。最適な電圧 ｒｖｒｅｆＪを設定するための５つのトリム・ビットがあるので、ｒｖｒｅｆＪ の温度係数は小さく１゜帯域ギャップのトリム・ビットを変更することによって 、ｒｖｒｅｆＪについて正の温度係数又は負の温度係数の何れかを有するように することができる。市域ギャップφブロックから、温度係数が正の電流ｒＰｃＴ Ｊも導出され、温度係数がゼロの電流ブロックで使用される。このブロックは係 数が負の電流ブロックから係数が負の電流「ＮＴＣ」をも獲得する。電流ＴＣ） ラミングＯビットは温度係数がゼロの電流ブロックへの温度係数が正と負の電流 の加算の比率を制御する。実際樟、電流ＴＣのトリミングｅビットの設定に応じ て、出力電流ｒＺＴｃＪは正のＴＣ又は負のＴＣ又はゼロのＴＣの何れかである ことができる。これらのビットは全て試験中に設定され、待微付けがなされてい ない製造工程の広範な偏差を超えて仕様に合致し、性能を高めるためにチップを トリミングする能力を付与する０次にｒＺＴＣＪ電流がＭＯＳＦＥＴ−Ｒゲート 信号ｒｖｃｎｔｒｌＪ用の発振器及びｄａ制御ループで使用される。更に再生中 にアレイにバイアスを加える、基準サプセクシ１ンの一部であるオン・アンプの 調整器も備えである。このようにして調整された給電ｒＶｃｃａＪはアレイ串セ ルの読出し中に給電に起因するノイズを阻止するのに役立つ。

全てのアナログ・サブセフシランにより要求されるＤＣ作動ポイントのバイアス は図４に示した電流バイアス分布技法を介してチップの周囲に分布される。実際 に電流はチップ上の一箇所から別の箇所に搬送される。これによって、通常は電 力線でのＩＲ降下と、チップでのミラートランジスタのしきい値の不整合に起因 して問題が生ずる、電圧バイアスの場合にあり得るような不正確なバイアス付与 の問題は生じない。チップに組み込まれた回線は動作モードに応じて、あるモー ド中に作動されないサブセフシランは電力が降下されるようにチップの電力０逸 を管理する８例えば、再生モード中はプリアンプと利得段セフシーンが、又、録 音モード中はパワーアンプ・セフシーンがそれぞれ電力降下される。それによっ てチップの平均電力散逸が低減される。チップは単一の５ｖの電源により作動す るので、全てのアナログ信号用に、アース基準電圧を供給する内部アナログ・ア ースも生成されることに留意されたい。このアナログ・アース基準電圧はシステ ム全体にひずみが最小の、最適な信号のダイナミックＯレンリを付与するように 適正に選択される。アナログ・アース基準電圧はｒｖａｓｒｎｃｔ」と呼ばれる 。

ここに開示している特定の実施例では、これはＶｓｓに対して＋１．６ｖである 。

再度図１を参照すると、ＡＮＡＬＯＧ　ＩＮはメモリ・アレイへのアナログ入力 として用いられる信号である。ＡＮＡＬＯＧ　ＩＮは８Ｋｈｚの周波数で双対の 標本及び保持アレイへと標本抽出される。シムコ氏の特許に開示されているよう に（米国特許明細書画４，８９０．２５０）、２つのパンクの標本及び保持コン デンサに順次格納が行われる。一つのパンクには直列式に（同じ周波数で）ロー ドされるので、別のパンクはその内容を並列式に書込み回路に出力するために利 用される。このようにして、ページ・モード形式の書込み手順が同時に行われて いる閏に、アナログ信号が中断なく継続的に標本抽出される。

さて図５を参照すると、標本及び保持回路へのロードはダイス相互間に生ずるこ とがあるしきい値損失（及びその他の非直線性と製造上の偏差）を補償する回路 によって行われる。ＡＮＡＬＯＧ　ＩＮは増幅器を経て、列復号器によって使用 可能にされる転送ゲート（ＴＩ及びＴ２、又はＴＩ及びＴ３）へと送られ、且つ 、標本及び保持コンデンサ（Ｃ５ＨＡ又はＣ３ＨＢ）へと転送される。Ｔ８は電 圧フォロワー・トランジスタＴ６及びＴＩ用の装荷を形成する電流装填装置であ る。増幅器の出力からは２つの経路が可能である。すなわち、ＴＩ、Ｔ３、Ｃ３ ＨＡ、Ｔ７及びＴ９を経る経路と、ＴＩ、Ｔ２、Ｃ５ＨＢ、Ｔ８及びＴ９を経る 経路である。Ａの側が用いられる場合は、Ｔ２とＴ４はオフ状部にＷ家る。Ｂの 側が用いられる場合は、Ｔ３とＴ５はオフ状ＩＩＢに留まる０列後号器によって 、任意の一時点で確実に単一の標本及び保＃回路だ譬すが選択される。トランジ スタＴ１、Ｔ２／Ｔ３、Ｔ６／Ｔ７、Ｔ９は帰還経路内にあるので、トランジス タを介する電圧震央又は利得はいずれも、反転入力でのレベルがＡＮＡＬＯＧ　 ＩＮに等しくなるまで増幅器を調整する増幅器の動作によって補償される。ルー プ動作が行われる電圧範囲は記憶されるべき信号のダイナミック−レンジと等し いかそれ以上でなければならない、ここに示した回路はＴ　Ｉ−ＴＢ用にＮ形ト ランジスタだけを使用している。このことは、信号のダイナミック−レンジがＴ ｌ−７９を経たしきい値の降下の累積によってＶＣＣ未満であることを意味して いる。

ＴＩ、Ｔ２、Ｔ３及びＴ９の代わりに損失がない転送装置としてＮ形とＰ形のト ランジスタを使用すると、低いしきい値を使用した場合と同様に（例えばＴ６及 びＴ７用の本来の素子）、ダイナミック・レンジが拡大するであろう０列後号器 （もしくは列レジスタ）は標本抽出率と等しい周波数で各々の標本及び保持回路 を交互に選択する。信号ＳＡ、ＳＢ、ＴＡ及びＴＢは各バンクの標本及び保持コ ンデンサが交互にロードされるように処理される。一つのバンク内の（例えば） （ンクＡ内の）全てのコンデンサへのロードが終了すると、すなわち、列復号器 がその上限に到達すると、列復号器はその下限に戻り、その後で別のバンクのコ ンデンサ（すなわちバンクＢ）がロードされる。ＳＡとＳＢはストローブ信号と して機能し、標本抽出周波数の期間よりも短い継続期間を有している。（１２５ μ５ｅｃ）の標本抽出期間毎に、ＴＡ　（及びＳＡ）又はＴＢ（及びＳＢ）の何 れかが高レベルにされて適宜のソース・フォロワー・トランジスタをオンに切換 え、これを１ｌｌｌｌｌループへと接続する。ループが安定するための充分な時 間を付与さｔた後、ＳＡ（又はＳＢ）は低レベルにされ、そこでコンデンサはそ の蓄積された値を保持する。ここでＴＡとＴＢはトグルされて、別のコンデンサ に蓄積された値がソース・フォロワー・トランジスタを経て、比較器へと至る節 点ＡＳＡＭＰＮへと送られる。この時点で、蓄積された全ての値は標本及び保持 回路から比較器へと並列に出力される。

好ましい実施例では、１００対の同様の標本及び保持コンデンサとソース・フォ ロフーートランジスタがある。その結果、（１０ｏｘｔ２５μ５ｅｃ）である１ ２．５ｍ５ｅｃ毎に、新たな設定値が１００個のＡＳＡＭＰＮ並列出力に出現す る。従って、書込み回路には次の設定値力咄現する前にメモリ・アレイに値を書 き込むために１２．５ｍ５ｅｃの期間がある。

図６を参照すると、書込み手順は列に高電圧パルスを連続的に印加し、メモリを 続出しモードに構成し、セルから記憶された値を続出し、その結果をＡＳＡＭＰ Ｎ上の必要な値と比較し、前記の値がＡＳＡＭＰＮの値未満である場合には、振 幅を増大したパルスを用いて上記の手順を反復する。向上した分解能を得るため に、書込み手順は２段階で行われる。それは粗同期及び微周期と呼ばれる。

（より簡略化された技法、すなわちＳＷ２とｓ　Ｖ　ｏ　ｓ加算器とＦＶ記憶コ ンデンサを除去し、粗同期だけを用いる技法でもよい。しかし、粗同期と微周期 の双方を用いることによって分解能が高まる。）最初に、ドレン（すなわち行の 節点）をｖＳＳに保ちつつ、行のクリヤーゲートに高電圧を印加することによっ て、行内の全てのセルがクリヤされる。（好ましい実施例はアドレス指定された 行だけをクリヤし、録音が次の行に持ち越されるた場合は、全ての行の始端にク リヤ・パルスが印加されなげればならない。しかし、用途の条件が許すならば、 全てのクリヤーゲートを相互に接続し、書込み周期の始めに全ての行に単一の高 電圧パルスを印加することによってもアレイ全体をクリヤすることができよう。

）ラッチ及び使用可能（開）ＳＷＩをセットするためにＣＬＳＥＴにパルスが印 加され、コンデンサＣＩをｖＳＳまで放電するために単一のパルスがＲＣＡＰＥ Ｎに印加される。ＣＥＮは粗同期全体に亘って高レベルに保持され、微周期では 低レベルに保持される。すなわち、ＳＷ２は粗間期中だけ導通状部にされる。第 １の高電圧パルスがＣＨＶに、ひいてはアドレス指定された列に印加される。一 つの選択ゲートだけが高レベルにあるので、アドレス指定されたセルのドレンに 高電圧が印加される。次にアレイが読出しモードに構成され、アドレス指定され たセルの内容が列マルチプレクサを経てＣ０ＬＮへと読込まれる。リードバック （ｒｅａｄｂａｃｋ）モードでは、ＶＣＣＡ節点が正の電圧にされ、ＣＬが高レ ベルにされ、負のレベル（この場合はＶＳＳ）への電流がセルに装填される。（ ＣＬは高電圧パルスの印加中は低レベルに保たれる。）ＣＯＬＮに増分Ｖｏｓが 印加された後、その結果がＡＳＡＭＰＮと比較される。（比較器ＣＯＭＰが安定 し、高電圧パルスが割り込むことができる）適宜の時間を経た時点で、ＣＯＭＰ ＥＮにパルスが印加され、ラッチへのリセット経路を使用可能にする。（ＣＯＬ Ｎ＋Ｖ。

Ｓ）がＡＳＡＭＰＮの値よりも小さい場合は、ラッチのセット状態が保たれ、後 続の高電圧パルスが列に印加されるが、（ＣＯＬ　Ｎ　＋　Ｖ　ｏ　ｓ　）がＡ ＳＡＭＰＮの値よりも大きい場合は、ラッチはリセットされ、ＳＷＩが開路され 、それ以上の高電圧パルスは阻止される。セルを最高レベルに対応するレベルに 確実にプログラムできるように、（単調に増大するレベルの）充分に高０電圧パ ルスが印加される。ラッチが−Ｈリセットされ、ＳＷＩが開路状部にｗｌｌると 、Ｃ１上の電圧はこの時点でリバース・ダイオードとして機能するＴ２の動作に よって、残りの粗間期中、記憶された状態に留められる。従って、ＣＩに記憶さ れた電圧レベルは列への最後の高電圧パルスを生成したレベルである。粗同期の 終端で、ＣＬＳＥＴ上のパルスによってラッチが再びセットされ、別の一連の高 電圧パルスがＣＨＶに出現する。粗同期ではパルスは大きさが継続的に増大する パルスであったが、微周期ではパルスは全て最大振幅のパルスである。しかし、 実際に列に印加されるレベルは、ＣＩに記憶された電圧によって定められる。こ の記憶された電圧値はコンデンサの底板に印加された信号ＦＶによって修正され る。粗間期中、ＦＶは固定電圧（２Ｖ）である、微周期の始まりで、ＦＶはＯｖ にされ、その後微周期中に継続的に正の電圧（好ましい実施例では２Ｖ）まで逓 昇される。従って、微周期の最初の高レベルの電圧は粗間期中の比較により生じ た高電圧パルスよりも２ｖだけ低い。微周期の連続する各々の高電圧パルスはＦ Ｖの逓昇率によって定められる値だけ、以前のパルスよりも僅かに高い。ＦＶは 必ずしも平滑なｌｌｌ１的な逓昇信号である必要はなく、連続するそれぞれの高 電圧パルスで少量ずつ増分する階段状信号のような、継続的にレベルが高まる信 号でも同じ目的が達成されよう。それぞれの高電圧パルスの印加後、セルは読出 し構成に戻され、Ｃ０ＬＮがＡＳＡＭＰＮと比較される。しかし、微周期中には 、Ｖｏｓは追加されない。（もしくはＶｏｓはＯＶに保たれる。）セルに加えら れる電荷の増分は微周期中は比較的小さく、従って分解能と書込み精度が高まる 。微周期のある時点でＣ０ＬＮはＡＳＡＭＰＮを超え、ラッチがリセットされ、 ＳＷＩの開路によって残りの高電圧パルスが阻止される。

微周期の終端は列レジスタがその最大値に到達する時点、すなわち新たな標本の セットが標本及び保持コンデンサに装填された時点と一致する。この時点でＴＡ 、ＴＢ、ＳＡ及びＳＢ傷信号処理は反転され、並列ＡＳＡＭＰＮの新たな設定値 が比較器に提示される０列マルチプレクサへの人力も変更されるので、新たな組 の列が列励Ｗｉ器に接続される。列レジスタが最小値から最大値へと移行し、最 小値へと戻る期間はスキャンと呼ばれる０次にこの手順が次のスキャン、すなわ ち１００組のセルについて反復される。全部で８つのスキャン（すなわち総計で ８００のセル）の書込みが終了した後、行アドレスが増分され、新たな行が選択 される。この場合は、書込み手順の開始前にクリヤーパルスが印加されなければ ならない。

好ましい実施例を特に詳細に説明すると次の通りである。

（列で）９Ｖで始まり、直線的に１８Ｖまで増大する４５の粗パルス、高電圧粗 パルスの逓昇率は４２０ｍｖ／マイクロ秒であり、１２５マイクロ秒毎にＩ０９ マイクロ秒のパルス幅が反復する。

（列で）最［１８Ｖの９０の微パルス。（スイッチ及びＴ１での電圧降下に因り 、これはＣＨＶでの約２１Ｖに対応する。）逓昇率は８４０ｍｖ／マイクロ秒で あり、パルス幅は４７マイクロ秒、反復期間は６２．５マイクロ秒である。ＦＶ の逓昇率は５．８２５ミリ秒でＯから２ボルトである。（回路の作製により分割 後に有効な）ｖ０８は０．２■である。

プログラミングは必ずしも粗同期と微周期の極端で行われるものではない、粗同 期の始端では高電圧レベルはＯｖ以上の続出し電圧を生成するには低すぎる。

（トンネリングを行ってもよいが、浮動ゲートが高度に消去されることがあり、 高いエンハンスメントしきい値を有する。）ＡＳＡＭＰＮレベルが最大（好まし い実施例では３Ｖ）の列の場合でも、粗同期の終端では全てのラッチがリセット されている。微周期の始端では、Ｃ１での２ｖの減分に因る高電圧の低下によっ て、トンネリング電流が極めて低いレベルに降下する。同様に、微周期の上端で は全てのラッチがリセットされているｉ゛粗同周期微周期のそれぞれの端ブロッ クでのこのような境界部分は極めて無駄である。何故ならば、最低及び最高の高 電圧レベルを粗同期と微周期の双方で接近させることができれば、電圧の増分が 減少し、ひいては分解能が高まるからである。しかし、トンネルしきい値、セル ／コンデンサ比、及び実際の製造環境で生ずることがある製造誤差によるセルの プログラミング状態の変化と共に生ずるクリッピングなしで、信号の完全なダイ ナミック・レンジを保証するためには、これらの境界部分を含めることが必要で ある、可能な装飾手段としては、トリミングを用いてこれらの境界部分と、関連 する逓昇率、ｖｏｓ等を調整することがあろう、このようにして個々の特性に応 じて条件を最適にし、分解能の向上を達成することができよう。

列置振器で使用される比較器は１９７８年６月刊のＩＥＥＥ　Ｊ、所収のＹａｎ ｓ、Ｙｅｅ他著「ソリッド・ステート回路Ｊ　２９４−２９８ページに記載され ている種類の比較器である。この比較器は（シリコンを使用しているために）小 型であるだけではなく、動作の自動取消しモードに因り、オフセットが極めて小 さいという利点を有している。このことは好ましい実施例では特に重要な意義が ある。何故ならば、列置振器の行を跨いで各比較器が不規則にオフセットしてい ることは、このオフセット・パターンが録音される信号に重複することを意味す るからである。このようなオフセットは閉ループ書込み技法で補償される変数で はなく、従うて再生信号にも影響するものである。例えば結合コンデンサへのク ロツクのフィードスルー（送り込み）のような体系的なオフセットは、これが全 ての比較器について録音レベルのｄａシフトを結果として生ずる（最初の近似値 に）等しいので問題にはならない。これが問題にならないのは、再生中に減算さ れる基準電圧に同じシフトがあるからである。

これまでの説明はソースφフをロアー構造のメモリーセルに基づいたものである 。より一般的なインバータ形の構造で作動システムを実現することも可能である が、その場合は直線性と分解能の損失が生ずるであろう。アレイからの信号は有 効に反転されるので、書込みループはこれに適応する必要があろう。すなわち、 高電圧パルスはＣ０ＬＮがＡＳＡＭＰＮより小さくなるまで列に印加され続ける ことになる。例えば、比較器への入力を切換えることが可能であろう。

アレイが読出し構造にされる際には常に、選択されたクリヤ・ゲートは固定電圧 にされる。この電圧の値がクリヤーゲートから浮動ゲートへと結合される電荷量 を決定し、従うて、所定のセットのクリヤ及びプログラム状部とセルの特性の読 出し電圧の範囲を調整するために利用できる。電圧はＶＣＣＡ、すなわちソース ・フォロワー・セル用の正の電源にも印加される。好ましい実施例では、続出し 中のクリヤ・ゲート電圧とＶＣＣＡは双方とも４ｖの調整された電源に接続され る。これはＶＣＣ電源から誘導されるが、調整（そのための基準は帯域ギャップ 電圧である）によってこの電圧は安定し、重複するノイズレベルが比較的低い。

クリヤーゲートの場合は、浮動ゲートにｉ！接結合されるのでこのことは重要で ある。更にＶＣＣＡ拡敞から浮動ゲートへと結合されるのでＶＣＣＡも重要であ り、ある種のＥＥＦＲＯＭ）ランジスタでは、注入がゲート構造と自動調心され ないことにより、ソース／ドレン面積が拡大するのでこのキャパシタンスが萬い 場合がある。読出し中に浮動ゲートへのノイズの結合が縮減されることによって 録音及び再生中のノイズレベルが向上する。

再生中、アレイは読出しモードに構成され、ＣＬは高レベルにされ、節点Ｃ０Ｌ ＮとＡＳＡＭＰＮは図５のＴ９を経てＡＲＹＯＵＴへとゲートされる。再生中の アドレス指定も逐次性われるので、ＡＲＹＯＵＴ上の信号は再構成された標本抽 出アナログ波形である。暗号化もしくは符号化は再生と録音では興なるアドレス 指定技法を用いることによって可能であることに留意されたい。ユーザーがアド レス指定技法の相違を承知していれば、オリジナル波形はユーザーによって再構 成されることができ、第三者が符号化された再生情報をアクセスすることによっ ては再構成することができない。

１００個の信号列励娠器に加えて、アレイのそれぞれの端部に一つずつの、基準 列とＥＯＭ　（メツセージ終了）列を書き込むための２つの付加的な列置振器を 備えている。（図ＩＢ及び図５を参照）基準列置振器は基本的に別の列置振器と 同一の回路である。しかし、ＡＮＡＬＯＧＩＮの代わりに、入力信号は固定され た基準電圧ＶＡＧＥＮＤであり、これはアレイの各々の端部の２つの付加的な列 に書込まれる。再生中に、記録された基準電圧がＡＲＹＯＵＴと共に差動増幅器 に入力される。その目的は、そうしない場合には再生性能を損なうことがある下 記の作用を補償することである。すなわち、列置振器の行毎に標本及び保持回路 での保持時間が相違すること（ひいては、漏れ置が相違すること）及び、しきい 値温度のシフトに因る読出し電圧の変化、クリヤ・ゲート電圧の変化、及び環境 でのその他の変化である。再生中、基準システムによって信号ＤＩ　ＦＲＥＦが 生成され、前述の差動増幅器によってＡＲＹＯＵＴから減算される。

アレイの各々の端部の２つの列は回路の設計、タイミング又は物理的なレイアウ トに因り生ずることがある２つのバンクの標本及び保持コンデンサの性質の相違 を許容するために用いられる。全部で４つの基準列は最初のスキャンの書込み中 に、各スキャン中に２列ずつ書込まれる０行内の残りの６つのスキャンの書込み 中、基準列励振器の出力は列に接続されない。基準列励振器は隣接する列置振器 に属する列レジスタ・ビットからｕＩ号入力を受理する。そのため、標本及び保 持コンデンサがその電圧を保持しなければならない＃ｔＩＭの長さは隣接する列 置振器の保持時間と等しく、その結果、等し〜１量の漏れに因る電荷損失を被る 。（これは物理的構造の局部的な不規則さのために厳密には当てはまらないこと があるが、はとんどの場合に当てはまり、少なくともそのような傾向がある。） 再生中、アレイの各端部からの記録された基準電圧は基準列から読出され、アナ ログ・バッフＴによって緩衝され、列置振器の行に沿って延びる線形抵抗の各端 部に接続される。（図５を参照）次に、選択された列置振器が抵抗体のタップを 、抵抗体に沿った独自の部位で節点ＤＩ　ＦＲＥＦへと接続する。このため、節 点ＤＩＦＲＥＦには記憶された基準電圧値の間にあり、アドレス指定された列の 記憶時間の長さに比例する値の電圧が加わる。（物理的なレイアウトにおける抵 抗体の寸法上の長さは列置振器の各々で同一であり、従って、抵抗値は列置振器 の行の全長に沿って一端から他端まで直線的に増大する。）従ってＤＩＦＲＥＦ 上の電圧はアドレス指定された列置振器の標本及び保持コンデンサでの電荷漏れ による電圧損失を表す。基準列と、関連する基準抵抗体のこの機能は、電荷漏れ が増大する高温下では特に！ｊ！である。基準システムの付加的な機能は、温度 によるトランジスタのしき（１値電圧の変化を補償することである。各々のセル から読出された電圧は温度と共に変化し、再生中にＡＳＡＭＰＮのレベルの変化 として知覚されるであろう。全てのセルが同じ温度下にあるので（第１の近似値 として）、その結果、電圧にはｄｃシフトが生ずるであろう、このことはスピー チの録音には特に重要であるが、（ある種の用途の場合のように）ｄｅｌｌ圧を 不変のままに保持したい場合は、基準システムは差動増幅器での減算によってこ れを補償する。

２つの基準列の他に、アレイの各端部には付加的な２つの列がある。これらの列 はディジタル値を記憶し、メツセージの終了（ＥＯＭ）を指示するために用いら れる。データは感度が低いディジタル形式であるので、列はアレイの外側に位置 している。これによつて更に、基準列が（！Ｉりのアナログ・アレイと同様に） 全ての側にメモリ・セルを有することが保証される。従って各セルの周囲は同一 であり、−貫した製造条件と、同一の電気的条件が可能になる。これは基準列に とっては重要であるが、ＥＯＭ列にはそれほど決定的なことではない。ＥＯＭは 次のように機能する。録音は制御ビン（でτ′又はＰＤ）からの要求によって終 了することができる。入力論理がこの要求をＥＯＭ列励振器に伝送し、高電圧の プログラミング・パルスがＥＯＭ列に印加される。ＥＯＭセルは完全に消去され るか、又は、入力論理からのＥＯＭ要求が受理された場合は、ＥＯＭセルは利用 できる全ての高電圧パルスを受理する＃２５ミリ秒のメッセージ長さの増分が適 切であると考えられ、従って、メツセージの終了は第２のスキャンの終了毎に可 能になる。このことは、全ての行に４つのＥＯＭ位置が可能であることを意味し ている。４つのＥＯＭ列を活用して、簡単なワン・ホット割当が行われる。更に メツセージの終了のための位置を符号化することも可能であろう。メツセージ終 了の位置の分解能が１２．５ミリ秒（−スキャン）である場合は、３つの列と８ つの可能なプログラムの組合せを利用できよう。あるいは、８つの列を用いるこ ともでき、その場合はＥＯＭ位置を判定するための復号は必要ない。その場合は 、録音中に、入力論理からＥＯＭ要求が受理される毎にＥＯＭ列励列置器が高電 圧パルスを送る。このパルスは列マルチプレクサによって選択された経路に応じ て４つの可能なＥＯＭ列の一つだけに向けられる。次に書込み回路を使用不能に することによって録音が終了される。その結果、メツセージの終端にアドレス指 定されたセルを除いて（このセルはプログラムされる。）、録音されたメツセー ジの継続期間全体に亘ってＥＯＭセルは消去される。再生中、ＥＯＭ列は継続的 に七二りされる。これらの列は残りのアレイと同じ読出し構造へと接続される。

プログラムされたセルがアドレス指定されると、高レベルの信号が検出され、こ の信号は入力論理に転送される。再生は＊＊回路の状部に応じて自動的に終了さ せることができる。ｒ■Ｍビンは、ＥＯＭ状態の検出を示すために低レベルにさ れる。

これによって外部制御機構がメツセージの終了アドレス（位ＩＦ）を知る必要が な（なる、外部制御装置は好ましい実施例に対して、開始アドレスから再生を開 始することを単に命令し、チップはメツセージの終了時に自動的に停止し、且つ （又は）’ｒ！ｆｆｉ出力をパルスすることによってこの状部を信号で指示する 。

列置振器にはアレイの反対端に予備のセルの行が備えである。トリム行と呼ばれ るこの行は特別の検査モード中だけにオン切換えされるトランジスタのセットを 介して、アレイ、すなわち列と特別の行動振器に接続される。この試験モードで は、トリ入行と呼ばれる行が選択され、列置振器を介して書込み及び続出しが可 能である。装置がこの検査モードにない場合は、トリム行は読出しモードに構成 される。トリム行内の幾つかのセルは対偶で、前述のようにトリム会ビットを供 給するために重み付き差動増幅器の入力に接続される。行内の別のビｙ）は検査 モード中だけアクセスされる、アナログ又はディジタルの何れかの形式の情報を 記憶するために利用できる。予備の行を使用する利点は既存の書込み回路（振励 振器及びＸ予備復号）を利用できることにある。トリム拳ビットは並列出力の形 式のトリミング回路網にようて継続的に要求される。この機構は大量の付加的な ハードウェアを必要とせずに上記の機能を果たす。

チップのタイミングは単一のタイムペースから導出される。（図７の構成図と、 図８の好ましい回路を参照）外部部品を有していないオン・チップ発振器は必要 なりロック及びタイミング信号の全てを導出するために使用される。定格出力周 波数は５１２Ｋｈｚである。チップを外部クロック、すなわちタイムペースと周 期することが必要な場合に備えて入力ビンが備えである。この場合、外部発振器 ブロックが入り周波数の存在を検出し、外部クロックを５１２Ｋｈ　ｚの出力へ と向ける。外部クロックとの同期が必要ではない場合は、外部クロック・ビンは 何れかの給電ビンに接続され、外部発振器ブロックは内部発振器を５１２Ｋｈｚ の出力へとゲートする。

内部発振器は緩和形の発振器であり、特定の電流を供給することによってコンデ ンサを特定の電圧に充電する原理で動作する。電流と電圧の双方のレベルは基準 セクシＷンから得られ、電圧は固定電圧（ＶＡＧＮＤ）であり、電流は可変電流 であるが、その逆でもよい。実際には２ａのコンデンサが使用され、他方のコン デンサの充電中に一方のコンデンサの放電ができ、ひいては放電電圧をより精確 にし、且つ回路の切換えセクシｌンでの信号伝播の遅延を短縮するようにされて いる。発振器からの出力は６４Ｋｈｚのカウンタによって、又、引き続いてタイ ミング回路と標本クロックによって利用される。しかし、上記の出力は付加的な 試験論理を経て出力パッド（πｎｙ）にも送られる。適正な試験モードが選択さ れると、発振器の出力はＥＯＭパッドに向けられ、それによって発振器周波数を 測定することができる。可変パラメタ（この場合は電流）は発振器周波数が所望 の値になるまで適宜のトリム−ビットを修正することにより調整される。それに よって勿論、標本抽出周波数が同じ比率で調整され、前述のように、可変電流が フィルタのロールオフ周波数を設定したソースと同じソースから導出されるので 、フィルタ特性は発振器に追従し、これと同じ比率で変化する。発振器周波数を トリミングする能力によって、標本抽出周波数を精確に設定することができ、そ の結果、アレイの録音能力が最大になる。その他の利点としては、標本抽出周波 数を用途に適応するように調整できることがある。標本抽出周波数を高めること によって（録音の継続期間は短縮するものの）、再生性能を向上させることがで きる。しかし、用途によって継続時間を長くする必要がある場合は再生性能を犠 牲にすればそれが可能である。（トリミングによって同じ部品から上記の何れか を選択可能である。）更に、発振器が温度や給電レベルのような檀々の動作条件 に亘って安定していることも重要である。再生と録音の間に標本抽出周波数の変 動がある場合は、再生性能に影響がでる。音声の録音の場合は±２％が許容でき る最大変動であると考えられる。基準セクシシンからの安定した電流と電圧の出 力を用いることによってこの安定性が得られる。

図１に示したように、外部発振器からの出力は６４Ｋｈｚカウンタに送られる。

一方、６４Ｋｈｚカウンタは８Ｋｈｚカウンタ用のクロック入力を生成する。８ Ｋｈｚ出力は次に列レジスタ・クロックパルスを生成するために列レジスタ・ク ロ、り発生器（図１の構成図の制御レジスタ・クロック発生器）によって緩衝さ れる。チップの電力が低下、もしくは遮断されると、クロック発生器は（１００ ビツト）列レジスタの全ての段をリセットする。全ての録音又は再生動作の開始 時に、クロック発生器はレジスタの最初の段に論理ｒｌＪをロードする。後続の ８Ｋｈｚのクロック毎に、論理ｒｌＪはレジスタに沿ってシフトされ、他の全て の段は論理「０」状部にある。最終段の出力は列多重カウンタ用の８０Ｋｈｚの クロックを生成し、更に最初のレジスタ段に戻るので、論理「１」は列レジスタ を反復的に循環する。列レジスタからの単一の論理ｒｌＪは列置振器を連続的に 選択し、録音中は標本及び保持コンデンサへの標本抽出を行い、再生中ば列置振 器から標本を取り出すために利用される。（列レジスタの機能は（モジュロ１０ ０）カウンタ及びデコーダによっても実行できよう。）列多重カウンタはモジュ ロ−８カウンタであり、８：１列マルチプレクサに人力を供給する。けた上げ出 力は行カウンタ用に１０Ｈｚのクロックを生成し、これも状態復号及び制御ブロ ックで利用される。

状ｆｉ復号及び制御ブロックは列レジスタ、列多重カウンタ及び８Ｋｈｚカウン タからの人力を受理する。その目的は、特に書込み動作用により高〜ルベルのタ イミング制御（すなわちマクロ−タイミング）を提供することである。完全な一 つの行を書き込むのに必要な時間で完全な書込み周期が達成され、クリヤは任意 の一時に行全体で行われる。各行の書込み毎に８回、又は各スキャン毎に（すな わち列レジスタを通過する毎に）−回ずつ、書込み回路は粗同期及び微周期を実 行しなければならない。次に、タイミングに関して、各行及び各スキャンは異な る時間スロットへと細分化されなければなす、その期間中に独自の制御手順が実 行される。アドレス回路の状態はこれらの時間スロットを確定するために利用さ れ、ひいてはクリヤ、粗同期及び微周期に関連する制御信号を導出するためにも 利用される。

更に別の細分化はａＫｈｚカウンタによって行われる。例えば、１２５マイクロ 秒毎の各々の標本抽出中に、列置振器の標本抽出と比較動作との間に高電圧の活 動期間の割り込みがなされる。これらの異なるアクティビティは８Ｋｈｚカウン タからの出力によって生成される信号の制御の下で各々の標本抽出期間で行われ る。感度がより強いアナログ動作と同時に、比較的牛ヤバシタンスが大きい高速 度の切換えが行われることができる場合に生ずることがある電気的妨害の量を最 小限にするために、全ての高電圧のアクティビティは停止され、付加的な整定時 間が付与される。個別の高電圧及び比較事象は単一の標本抽出期間に限定される 必要はない。又、各事象は単一の標本抽出期間で完了する必要はない。例えば、 クリヤ・パルスは比較することなく１０の標本抽出期間に亘って行われ、粗同期 パルスと一度の比較が一つの標本抽出期間で行われ、２つの微周期パルスと２度 の比較が一つの標本抽出期間で行われる。先行して確定された各モードでの制御 信号の微細分解（ミクロタイミング）は６４Ｋｈｚカウンタの出力によって行わ れる。ＳＡ、ＳＢ、ＴＡ、ＴＢ及び短期間で切換えることが必要なその他の信号 は６４ＫＨｚカウンタによって制御される。

列多重カウンタの出力は状態復号及び制御論理だけではなく、入力論理（これが 切換えデバウンス・クロックとして用いられる場合）、行カウンタ及び列多重化 高電圧バッフ１にも送られる０列置振器を列上に多重化するために、切換えトラ ンジスタを励起するための高電圧信号を用いることが必要である。レベル・シッ クの数を最小限にするため、多重化カウンタからの出力はレベル・シフトされ、 直列接続された幾つかのトランジスタを経て接続経路を選択するマルチプレクサ を励起するために高電圧出力が用いられる。

行カウンタは列多重カウンタからの１０Ｈｚの出力によってクロックされる。

２道カウンタもアドレス・ビンＡＯないしＡ７によって付与される値にプリセッ トすることができる。カウンタの最上位ビットからの論理レベル出力はＸｕＩ号 を励起する。２つの最下位ビットからの出力はＸ予備復号を励起する。予備復号 の出力は、選択された出力が書込み中のＣＨＶと等しく、読出し中のＭＨＶの値 と等しくなるようにレベル・シフトされる。ＭＨＶは充電ポンプにより内部で生 成　・される約＋２Ｖの電圧である。選択されない出力は低電圧にされる。選択 されたＸ復号は４つの予備復号線をアレイの行の選択ゲートへと接続する。上記 の低電圧はｖＳＳでもよいが、好ましい実施例では、約１．５Ｖ、すなわちｖＳ Ｓよりもやや高いレベルに選択された。その目的は、１）選択されない行選択ゲ ートを１．５Ｖにし、ひいては列及び選択ゲートにより形成されたドレン領域で のゲーテブト・ダイオードの破壊に起因して基板に電流経路が導通することなく 、列に加わる電圧を上昇させることと、２）（絶縁用の誘電体上の）相互接続層 と、所望の薄膜オキサイド・トランジスタのソース及びドレン領域から形成され た不買な（電界）トランジスタのソース電圧を高めることである。ソース電圧が 僅かに高まると、これらの非励振トランジスタのゲートに必要な電界しきい値電 圧が高まり、従来のレベルよりも数ボルト高いレベルで、ソースによって形成さ れたチャネル領域での導通が行われる。

ｌ）及び２）に記載したような電流を除去することは一般に好ましいが、いずれ にせよ、高電圧ソースの電流供給能力には限界があり、不要な電流をロードする ことによってソースが所望の高電圧レベルに達することを妨げることがある。

Ｘ復号＠路は全部で４０ある。（図ＩＡ及びＩＢを参照）それぞれの回路が４本 の予備復号線をアレイに接続して、１６０の行のアドレス指定を行う。選択ゲー トを高レベルにすると、アドレス指定された行が書込みと読出しの双方の動作用 の列に接続される。Ｘｍ号によって更に、クリヤーゲートをアドレス指定するこ とが可能になる。続出し及びプログラミング用に全てのクリヤーゲートを同じ電 圧にすることができる。しかし、特定の行をクリヤするためには、その特定の行 のクリヤー行だけが高電圧にされる。その他の行は低電圧に留められる。（図６ ）ｔｍ号回路をメモリ内に接続する場合に実際上の困難が生ずる。すなわち、メ モリはトランジスタの物理的なサイズを縮小することを考慮して各々が僅かな数 （この場合は２個）のトランジスタから成るセルのアレイであるため、復号回路 が同じピッチに「フィツト」するように復号回路を物理的にレイアウトすること が固層である０列置振器の場合は、これは８列の列置振器を多重化することによ って行われるので、８列の列幅と等しい幅になる。ｘｕｉ号の場合は、レイアウ トは予ＩＩａＩ号を用い、又、クリヤ・ゲート用の励振回路をアレイの反対側に 配置することによって行われる。従って、選択されたゲートだけがｘｕＩ号へと 接続され、そのため、選択されたゲートがクリヤーゲート励振器への入力として 用いられる。

クリヤ・ゲート励振回路の目的はプログラム中に全てのクリヤ・ゲートにＯｖの 電圧を印加し、選択されたゲートをり１Ｊヤ中にクリヤーゲートに接続し、続出 し中に４ｖの電圧を選択されたゲートに接続し、読出し中に選択されないゲート にＯｖの電圧を接続することである。アレイ全体ではなく選択されたクリヤーゲ ートを４ｖにすることの利点は、４ｖの給電電圧を生成する回路に印加される負 荷が低減することである。その主な理由は、短期間で精確な電圧に安定しなけれ ばならないからである。

アドレス人力ＡＯないしＡ７は２５６のアドレス指定能力を有している。しかし 、行の総数がＩ　Ｂｏしがないので、別の用途のために予備能力を備えることが できる。制御入力ビン（ＰＤ、８丁及びＰ／π）は特別の制御機能を果たす、し かし、用途が興なる場合は、人力又は出力ビンの特性も異なることが好ましいで あろう。使用されな１１アドレス指定能力によって、ビンの機能を修正すること が可能であり、従って、同じ設計で別の用途へのニーズを満たすことができる。

より高位のアドレス番ビットはアドレスが妥当であるが否かを確認するために吟 味される。好ましい実施例の場合、アドレスが１５９以上である場合は、それが 不当であるものと見なすことができ、その後、興なる制御の選択肢を選択すべき 旨を指示するためにより低位のビットが用いられる。好ましい実施例では、実際 には最上位の２つのビット八６とＡ７だけが吟味される。これらのビットが双方 とも範囲１９２ないし２５５に対応する論理ｒｌＪ状Ｏにある場合は、ｌ１１１ の選択肢を選ぶために低位ビットＡＯないしＡ５が用いられる０図９は好ましい 実施例で用いられる構成を示している。構成ビットは妥当なアドレスの間は必然 的に省略時の状態にされる。不当なアドレスの場合は、アドレス入力によって構 成ビットが決定される。図１０は構成ビットの値を記憶するためにラッチを付加 した状態を示している。この！Ｉ構の利点は構成ビットを記憶し、妥当なアドレ スを用いた後の動作用に利用できることにある。いずれの場合も、予備の制御ビ ンを追加することなく装置のフレキシビリティが更にＩｗまる。

アドレス・ビンは更に試験モードを確定するためにも利用される。試験モードに 入るには、Ｈ置が通常の動作条件で遭遇する電圧よりも高い電圧がａｍの入力ビ ンの一つに印加される。（好ましい実施例の場合は図ＩＡのビンＡ７）　高電圧 の存在を検出し、選択された試験モード（単数又は複数）を使用可能にするため に、高電圧構出回路がこの入力ビンに接続される。残りのアドレス・ビンＡ６な いしＡＯは選択された試験モードを確定するために利用される。試験モードの目 的は２つある。すなわち、装置を試験するのに必要な時間を短縮すること、及び 第２には、そうしないと直接はアクセスできない内部回路の節点にアクセスでき るようにすることである。第１の範嗜には、特定のパターンが縮減された動作口 数でアレイ内に書込まれる試験モードが含まれる。これは行及び列の双方又は一 方の群を同時に書込み可能にすることによって行われる。例えば、行カウンタの 出力がその反転信号と共に強制的に、全ての行を同時に選択し、又は偶数行又は 奇数行を選択する状態にされる。同様に、カラム・カウンタの出力とその反転信 号を強制的に、全てのカラム、又は偶数又は奇数カラムが同時にカラム励振器に 接続される状態にすることができる。カラム・カウンタの条件を確定するアドレ ス入力の状態は行カウンタの条件を確定する状態とは別個であるので、各々の試 験モードは任意の組合せ、例えば偶数のカラムを有する奇数行、又はその逆の組 合せで選択できる。このようなモードによって水平ストライプ、垂直ストライプ 及びチェックのような交互のパターンを大幅に短縮された時間でアレイ全体に書 込むことができる。アレイ内に記憶された実際の電圧は標本及び保持コンデンサ に既にロードされているアナログ値によって左右される。更に、クリヤ又はプロ グラム周期中に高電圧パルスがプレイに到達することを抑止するモードもある。

このようなモードでは、全ての行が選択されるので、アレイは完全に消去される か、又は完全にプログラムされる。すなわち大量消去と大量プログラムである。

このような試験モードによって、パターンをアレイ内に迅速にロードすることが できる。更に加速された速度で記憶されたパターンを読み出す手段も備えられて いる。再生中の標本抽出速度は可能な２つの方法によって萬められる。すなわち 、外郭クロック入力に高速クロックを印加して基本的なタイムベース周波数を高 める方法、及び（×は）ｄ不？Ｉ出１４ｍ数を生成Ｔる分割連噴設の知つかをバ イパスするｖＮＷＩモードに入る方法である。いずれの場合も、差動Ｈ１幅器の 出力をパワーアンプに接続することによって、フィルタが再生信号経路から除去 される。それが必要である理由は、フィルタは出力データ速度未満の周波数では 帯域を制限するからである。フィルタの入力と出力を素子のビンに接続して、フ ィルタ特性をよりｉｆｆ接的に試験するための試験モードも備えられている。内 部節点ＶＣＣＡ及びＣＨＶへのアクセスは適宜の試験モードの選択Ｉこよつてこ れらの節点のいずれかを素子のビン（Ｐ／Ｒ）に接続する高電圧スイッチによっ て行われる。実際に記憶されている電圧とその変化の測定を促進するために、試 験モードによって差動増幅器へのＤｒＦＲＥＦ入力がＶＡＧＮＤへと強制的に送 られる。

人力論理は入カバブトＰＤ、’？ｌＴ及びＰ／πからの人力を受理する。これら はパワーダウン（ＩＩ出力下）、（チップ使用可能）及びＰＬＡＹＢＡＣＫ／Ｋ ｒじ■π■（再生／録音）の頭文字である。パワーオン参りセラ）　（ＦＯＲ） 　、構成ビット、ＬＯＶＣＣ（ＶＣｃが特定値以下の場合に起動する信号）、Ｅ ＯＭカラム出力及びカラム多重カウンタからのスイッチΦデバウンス・クロック のような内部信号からも入力が受理される。入力論理からの制御信号はパワーダ ウンの制御、種々のブロックの使用可能及びリセット、２０Ｍマーカの書込み、 アドレス人力のラッチ及び録音及び再生モードの選択のようなＩＣの種々の機能 部品に配分される。＃１１成ビットはａｍの稽々の選択肢を選択する。

すなわち、８丁がエツジに感応するか、レベルに感応するか；行カウンタが各動 作の開始でリセットされるか、録音から再生、又は再生から録音への変更時にだ けリセットされるｈ弓ＥＯＭ列からの信号が能動化した場合に再生が停止するか 、継続するか；−１６Ｍ出力パッドがＲＯＭと、アドレス・カウンタのあふれ時 の双方で、又はアドレス−カウンタのあふれ時にだけ低電圧のパルスを印加する か：ＥＯＭマーカが次のメツセージによって保持されるか、又は削除されるか： 及び再生速度が通常速度であるか、Ｘは加速された速度であるかの選択肢である 。これらの踵々の動作はアドレス・ビンの状態に応じて、前述のように任意の組 合せで選択することができる。加速された再生速度（すなわ順方向早送りモード ）は外部のｌＸ１ｌｖｔＷ１によってメツセージの終端の位置又はアドレスを指 定するために利用ごとる。このモードごは、分割達−のモジューｔ’ｖは幾−ノ ｈ・の段をバイパス；“ることによって省（ことができる。好ましい実施例の場 合は、列レジスタがバイパスされ、１００ｘの加速係数が達成される。音声入力 は割り込み不能にされるが、２０Ｍマーカは依然として１６Ｍ出力パッドでパル スを発生する。装置は順方向早送りにされ、制御装置はｒ蔦ｙ出力が出現する時 間を測定し、又は外部クロック・パルスの数を記録する。次の記憶位置のアドレ スは後続のメツセージの開始アドレスであり、時間又はクロックのカウントから 計算することができる。

次にこのアドレスがアドレス・ビンに入力され、アドレス・カウンタがこの値に プリセットされ、この時点で再生が開始される。あるいは、５ｌｌＨｚは特定の メツセージの終端に迅速に移動するために順方向早送りモードを利用することが でき、その後、アドレス・カウンタを変更することなく次のメツセージの通常の 再生が開始される。音声入力は順方向早送り中は割り込み不能にされて＋１）る ので、音声入力は上記の次のメツセージの始端で開始される。このようにして、 制御装置はメツセージの始端又は終端に対応するアレイの位置、すなわちアドレ スの記録を有する必要がない。その代わりに、メツセージが出現する順序と、偽 の、もしくは残余のＥＯＭマーカを伴わずに録音が継続することが判明している だけでよい。このことは、録音中にメツセージを継続的に録音し、もしくはアド レス指定を注意深く管理することによって達成される。装置は順方向早送りモー ドに構成され（アドレス・カウンタのリセット）、ｒ丁Ｍパルスが出現すると、 これらのカウントが制御装置によってカウントされる。所望のメツセージの前の メツセージに属す１ｒσＭパルスに遭遇した場合は、チップは使用不能にされた 後、アドレス・カウンタがリセットされずに通常の再生モードにされる。そこで 所望のメツセージが再生される。このような機構は順方向早送りの加速速度が高 く、探索の開始と再生が開始されるまでの遅延時間が短い場合は特に有用である 。

人力論理によって更に、８丁を高レベルにすることによって素子を使用不能にす ることができ、アドレス・カウンタの内容を損失することなく再び素子を使用可 能にすることができる。再生中は、この機能は別の種類の録音機器にみられる「 ボーズ」　（一時停止）機能と同様である。

電力低下モード、すなわちＰＤビンが高レベルの間、電力消費を節減するために アナログ・セクシ１ン用のＤＣ電流バイアス・ソースのオフ切換えを含むあらゆ る可能な手段が講じられる。しかし、電力上昇（バフ−アップ）の際は、アナロ グ電圧と基準電圧が安定するのに必要な時間は限定される。特に、外部ビン（例 えばＭＩＣＩＮ及びＡＧＣ）への接続は励振するためのキャパシタンスが比較的 大きく、かなり長い安定時間が必要である。録音が行われる前にこれらの電圧が 安定することが望ましい。ＰＤが低レベルになり、電力低下段階を終えたあと、 素子はｒ丁入力に応答できるようになる前に、安定期間（２５ミリ秒）を付与す るためにタイムベースと分割連鎖を利用する。

人力論理とアナログ回路によって、録音の継続期間を延長するために一つ以上の 素子を接続（又は縦列接続）することができる。図１１は幾つかの素子を単一の マイクロフォンと、ＡＧＣ抵抗体及びコンデンサと、スピーカとに接続するため のアナログ接続の構成図を示す。一つの素子のＡＮＡＯＵＴは別の各々の素子と 、それ自体とに容量性結合される。単一のプリアンプ出力によって励振すること ができる素子の数はＡＮＡＯＵＴビンを励振する回路の励振能力によって左右さ れる。付加的な励振能力が必要である場合は、ＡＮＡＯＵＴビンと結合コンデン サとの間に外部アナログ−バッフ１を接続することができる。スピーカはマイク ロフォンとは興なり、連鎖内の最初の素子に接続されなければならない。全ての 素子は共にパワーアップされるが、任意の一時には一つの素子だ番すが起動する 。

ｒσＭ出力は、一つの素子がその能力を発揮する状態に到達し、アドレス・カウ ンタが最大の妥当なアドレスに到達した際に、ｒ蔦Ｍパッドが次の素子を選択す るために低レベルになるように、連鎖内の後続のＣ丁に接続される。再生中、起 動中の素子を変更することな（ポーズ機能を保持するために、素子がその能力に 達すると、■σＭでの低レベルを生成し続けなければならない。このような接続 技法では、メツセージ・マーカの終端に因１ｒσＭパルスは抑止されなければな らない。何故ならば、そうしないとこれらのパルスが次の素子によって割り込み 可能指令として解読されてしまうからである。これは素子上で構成モードの一つ として利用できる。再生中に素子がその能力を発揮する状部に達すると出現する 別の事象はパワーアンプ・マルチプレクサにて生ずる。ｒ■Ｍを低レベルにする と共に、マルチプレクサは内部ソースから外部ビンへと切換えられる。ＡＵＸＩ ＮからＳＰ十へのパワーアンプの利得は単一であるので、スピーカを励振する最 初の素子に到達するまで、能動素子からの出力は連鎖の先行する各々の素子を通 過せしめられる。パワーアンプへのＡＵＸＩＮ入力は更に素子がＣＥでの高レベ ルに因り遮断される際にも選択される。これによって必ずしも縦列接続を用いて いないシステムの別の部品によるパワーアンプの使用が可能になる。

高電圧の発生はオン・チップ回路によって行われ、外部ソースを設けたり、外部 調整又は波形形成を行う必要がない。電圧多重化充電ポンプすなわちＣＨＡＲＧ Ｅ　ＰＵＭＰ、ＭＨＶ及びＶＤＢＬに入力される前に２相パルスを生成するため に高速発振器が緩衝される。位相が重複しないようにするための特別な手段は講 じられない。しかし、最適な動作のためには２つの位相が相反する電圧で費やす 継続期間は最大限にされる。感度が高いアナログ動作が行われる期間、例えば標 本抽出及び比較期間中に、高速発振器は感度が高い節点に結合されるノイズを最 小限にするために使用不能にされる。信号ＣＨＶを生成する充電ポンプはアレイ 内に書き込むために使用される充電ポンプである。ポンプ自体でＣＨＶをｉｎｎ する試みはなされない。制御は２つの分路素子、ＲＡＭＰ　ＬＩＭＩＴ回路とＨ Ｖ　ＴＮＣによって行われる。これらの分路回路は双方とも負の電源（ＶＳＳ） への分路電流を制御することによる電圧調整の原理で動作する。ＭＨＶポンプは 高電圧節点のゲーテブト・ダイオードの降伏防止を補助するために約１２Ｖの電 圧を生成する。このポンプは更にレイアウト上の制約に因り物理的に大きくする ことができないトランジスタのインピーダンスを縮小するために読出し経路でも 利用される。例えば、列条重化トランジスタと選択ゲートは電圧フォロワー経路 での不都合な電圧降下を最小限にするためには抵抗が低いことが必要である。Ｍ ＯＳＦＥＴ−Ｒ制御回路では制御電圧の範囲を拡大するためにＶＤＢＬ電圧が必 要である。

トンネルＴ１１ＰＩｔが高いとトンネル酸化物の耐性（浮動ゲートの電圧レベル を消去されたレベルからプログラムされたレベルへと、又、その逆へと変更でき る回数）が低減することは公知である。消去／プログラム周期の数が増すと共に 、消去状顛とプログラム状態とのしきい値電圧の差は縮小するとみられ、これは 所定のプログラム−パルスを印加し、セル特性を固定基準と比較するディジタル ・メモリにとっては特別の問題である。その理由はトンネル電流を生成する電界 とは相反する電界を生成するトンネル酸化物の電子のトラフピングに起因するも のと考えられる。更に、トンネル電流が高いほどトンネル酸化物の溶解（ブロー アウト）の確率が高まるものと考えられる。従つて、トンネル電流を最小限にす ることが望ましい。これはトンネル酸化物に加わる電圧の変化速度、すなわちＣ ＨＶの逓昇速度を縮減することによって行われる。

しかし、相反する問題点は、記憶内容の分解能を向上するにはプログラム周期に 出来るだけ高い電圧パルスを含めることが望ましい点であり、これはＣＨＶの逓 昇速度が速いことを意味する。ＲＡＭＰ　ＬＩＭＩＴ回路の目的はこの矛盾の解 決を補助することにある。クリヤ・パルスの期間中、アドレス指定されたセルは プログラムされた状態から消去状■にされる。浮動ゲート電圧の変化が比較的大 きく、トンネル酸化物での電圧差が大きいので、トンネル電流は高レベルである 筈である。従ってこの場合はＣＨＶを遅い逓昇速度に制限することが重要である 。それによって浮動ゲート電圧はより小さいトンネル電流でゆっ（りと上昇する クリヤ・ゲート電圧を「トラック」することが可能になる。しかし、粗プログラ ム周期中はセルのプログラミング電圧は増分的に変化する。浮動ゲートでの対応 する増分は小さく、トンネル電流も小さい。そこで、粗プログラム周期の場合は 、トンネル電流はＣＨＶのピーク電圧の増分が少ないことにより制限されるので 、逓昇速度を制限する必要がない。逓昇曲線を極めてけわしくすることができる ので、ＣＨＶのパルス幅を縮小し、ひいては粗周期に含めることができるパルス 数を増大することが可能にある。同様りして微周期ではセルに印加される高電圧 の増分は更に小さく、同じ論理により逓昇速度を高く、パルス幅を小さくするこ とができる。

ＲＡＭＰ　ＬＩＭＩＴ回路の目的は現行の制御モード（クリヤ、粗周期又は微周 期）に応じて逓昇速度を変化させることにある。パルス幅の制御はタイミング回 路によって行われる。逓昇リミタ及びこれを実現するための回路の概念は別の発 明によってディジタルＥＥＰＲＯＭＳで用いられてきた。しかし、本発明の改良 点は勾配を変化させることができ、且つアナログ−バイアス発生器からの電流基 準を利用することにある。

逓昇速度はＴ１を流れる電流によって定められる。（図１２参照）ＣＨＶが上昇 すると、コンデンサＣＩは電流をＴＩのドレンへと結合する。この電流がＴＩの ドレン電流よりも大きい場合は、ＴＩのドレンでの電圧は増大する。Ｔ３はオン に切換ねり、ＣＨＶからの電流をＴ４．Ｔ３及びＴ２を経てＶＳＳに分路する。

ＣＨＶ電圧のソース電流は制限されているので（これは実際の充電ポンプとパル ス・ソースでは１０又は１００キロオームの大きさの等価内部抵抗を有する）、 電圧上昇速度は低下し始める。それによってＣＩを導通する電流が縮減し、Ｔ３ のゲートでの電圧が低下し、ＣＨＶの逓昇速度が上昇する０回路は実質的に安定 化するので、ＣＩを導通する電流はＴＩを導通する電流と等しい。Ｔ４の目的は Ｔ３でのドレン電圧を制限して、ゲーテッド・ダイオードの降伏が発生しないよ うにすることである。（それはＣＨＶによって到達可能な最大電圧を制限するで あろう）Ｔ４はそのゲートがＭＨＶにあり、これは一方では１２Ｖに保持されて いるので、ゲーテッド・ダイオード経路を作成しない。Ｔ２の目的はＴ３がオン に切換ねり、制限動作を開始する前にＣＨＶが到達する電圧を増大することにあ る。

トランジスタＴ６ないしＴ２０を組み入れたことが改良点である。電流基準■Ｒ ＡＭＰは電流バイアス生成器から受理され、トランジスタＴ７．Ｔ８及びＴ８へ と反射される。トランジスタの寸法は全て等しいので、電気的な特性は整合して いるが、各トランジスタに組み込まれた部品構造の数は電流比率を付与する比率 にされている。従って、Ｔ７．Ｔ８及びＴ９から得られる電流は各トランジスタ を構成する個々の部品の数によって左右される。トランジスタＴｌｌないしＴ１ ９はＴ７ないしＴ８からの電流がＴＩＯに流れることを可能にし、又は不能にす る切換えトランジスタである。従ってＴＩＯのドレンに流入する電流は信号■Ｔ 丁てπ、ｒＴＮ丁、τ丁■π丁π、てｒｒＸπの状態によって左右される。好ま しく１実施例の■Ｔ丁τＴｒ、’ｒｒＦｌｒπ、τσ■π丁τ、てｒτＷπの電 流比率は１０：１０：５：　Ｉである。ＴＩＯを流れる電流はＴＩへと反射され るので、ＣＨＶの正に向かう逓昇速度を制御する。電ａミラーはｖＳＳに基準化 されたｎチャネル−トランジスタ内に実施し、スイッチはｎチャネル番トランジ スタ又はｎ及びｐチャネル・トランジスタ内に実施することができよう。更にｗ ４１１信号を必ずしも特定のモード専用にする必要はない。符号化された人力信 号のセットを供給することができる。言い換えると、基本的な設定はこれらの電 流の各々を一つのトランジスタへと選択的に送る手段によって電流源の比率を設 定することにあり、１紀トランジスタはその後で逓昇制限回路内に鏡面反射され る。

ＲＡＭＰ　ＬＩＭＩＴ回路の別のセクタ「ンはＴ２＋ないしＴ２９及びＣ２から 構成される。このセクタ１ンはＣＨＶが逓降する速度を制御する６逓降速度を制 御することが望ましい理由はＣＨＶに接続された大きいキャパシタンスを放電す ることによって発生する妨害を縮減することにある。しかし、節点は多数のＣＨ Ｖパルスの必要性を保持しつつ、極めて迅速に（約２μ５ｅｃ）放電されなけれ ばならない。従って放電トランジスタＴ２７及びＴ２８は高い電流降下能力を有 していなければならず、にも関わらず制御されない態様で動作することがないよ うにされなければならない、、逓降回路は逓昇回路と同様の態様で動作する。回 路が制御している際、さＣ２を導通する電流はＴ２５を導通する電流と等しい。

信号ｍτ■は低レベルに向かうことによりて、Ｔ２８のゲート電圧を上昇せしめ 、ひいてはＣＨＶを放電することを可能にする。ＣＨＶが低下すると、Ｃ２を経 た結合はＴ２８上のゲート電圧とＣＨＶの放電率とを保持するので、Ｃ２を導通 する電流はＴ２５を導通する電流と等しい。

書込みアルゴリズムは各々の粗パルス周期中に増分される高電圧を必要とｔ、、 クリヤ及び微周期中に固定された電圧レベルであることが必要である。この機能 はＨＶ　ＴＮＣ回路によって行われる。この回路は図１３に示した２道カウンタ と、図１４に示したコンデンサ及び比較器とから構成されている。

クリヤ周期中、信号τｒ丁τπは低レベルにある。この信号は６ビフトφカウン タをリセットし、全ての夏出力を高レベルに設定する。この時点でＮＡＮＤゲー トの出力はスイッチＳＷＯないしＳＷ５　（製造中に設定され、その後では変更 できない金属オプシ１ンである）の位置によって左右される。信号ＩＮＣＣＫは （各々のＫｔｌ圧パルスの始端で）状態を低レベルから高レベルに変更し、Ｔｌ ’でＩ′は反転信号であり、ＩＮＣＣＫと重複しない。従って、信号ｌＮＣ０な いしｆＮｃ５ｇｉＮＡＮＤゲートノ出力に応ＵてＶＡＧＮＤ　（＋、５Ｖ）　か らＶＳＳへと変化する。ＮＡＮＤゲートの出力が萬レベルである場合はＩＮＣ出 力はＶＡＧＮＤからＶＳＳに切換わる。ＮＡＮＤゲートの出力が低レベルである 場合はＴＮＣ出力はＶＡＧＮＤに留まる。ＩＮＣ信号は図１４のコンデンサＣｖ ＯないしＣｖ５に供給され、コンデンサＣＦへの入力はＶＡＧＮＤからＶＳＳに 切換わり、以前にＶＡＧＮＤに充電された比較器への反転入力はリリースされ、 ＣＨＶはこの時点では変化しないので、その結果、比較器への反転入力の負の電 圧は遷移し、ひいてはその出力ＰＵＭＰＥＮは高レベルに向かう。以前にＶＳＳ に保持されたＣＨＶはこの時点で（ＲＡＭＰ　ＬＩＭＩＴ回路の１ｌｌＩＩの下 で）上昇することが可能になる。それによつて正に向かう電圧は比較器の反転入 力に結合される。結合された電荷の置はＣＶコンデンサ及びＣＦを経て結合され た負の電荷に等しい。

この時点で、比較器出力ＰＵＭＰＥＮは低レベルに向かい、ＣＨＶのそれ以上の 上昇を阻止する。これはポンプを阻止することによって、又は電圧クランプ回路 によって行われる。前者の場合は、ＣＨＶ電圧が（例えば漏れに因り）降下する と、ＰｔＪＭＰＥＮは高レベルに向かい、ポンプを使用可能にし、ＣＨＶを比較 器の切換えを生じた以前のレベルへと戻す。従って、ＣＨｖ電圧はＩＮＣＣＫが 最初に高レベルに向かった際に比較器に結合された最初の電荷により決定される レベルに保持される。漏れ又はその他の原因に因る電荷損失は、極めて短期間（ 最大数ミリ秒）であるＣＨＶの安定調整用に容量性結合された電荷と比較して小 さくなければならない。高電圧パルスの終端時にポンプは使用不能にされ、ＣＨ ｖは逓降され、ＩＮＣＣＫは次のパルスの準備用に低レベルにされる。

ＣＨＶが最低になるのはＣｖコンデンサへの全ての人力がＶＡＧＮＤに留まる場 合、すなわち全てのカウンタ・ビットがリセットされ、ππＩτ丁信号が高レベ ルであり、全てのＮＡＮＤ出力が低レベルである場合である。この状態は粗周期 の開始の時点で生ずる。この時点でのＣＨＶ電圧はＣＦとＣＨの比率及びＶＡＧ ＮＤの値によって定められる。カウンタは粗周期での各々の高電圧パルスの前に 増分され、カウンタの対応するビットが設定されると、負に向かうパルスがＣ■ コンデンサに印加される。Ｃｖコンデンサの値にはＣＨＶに所望の増分を付与す るために重み付けがなされる。微周期中に、カウンタはクロック・パルスを受理 せず、カウンタ値は粗周期の終端で到達した最大カウントにｗＩまる。各粗周期 の始端でカウンタはリセットされる。

電圧基準ＶＡＧＮＤは帯域ギャップ基準から導出され、従ってｖＣＣ及び温度に 対して極めて安定しており、書込み周期の時効と回数による影響を受けな１１１ ゜絶対電圧精度が適当であるが、必要ならばトリムｅビットを利用してより精密 にすることができる。

図１５は、そのようなシステムの録音及び再生容量を拡張するために上述の集積 回路をカスケードするためのアナログ接続を示す。最も左側の装置ｆ（装ｆｆ１ ｌ）はマイクロホンと、ＡＧＣ抵抗器と、ＡＧＣコンデンサと、ＡＮＡ　ＩＮ結 合コンデンサと、スピーカとに接続している（装置ＩＩはこの構成ではシングル チップ音声録音及び再生システムとして機能できるであろう）。ｉ＊ｌｆｌのＡ ＮＡ　ＯＵＴをコンデンサを介して追加の各装置のＡＮＡ　ＩＮに接続すること により、他の装置を追加する。コンデンサの目的は、ＡＮＡ　ＩＮビンに現れて いる内部バイアス基準レベルに交流信号を結合することである。各々の装置はそ れ独自の内部基準レベルを発生するので、コンデンサはオフセットを導入せずに 基準レベルを異ならせることができる。この技法は装Ｗ１にスピーカを置（こと を要求する。

しかしながら、チェーンの中のどの装置にもマイクロホンとＡＧＣネットワーク を接続して良い、ＡＮＡ　ＯＵＴはＮ個の装置全てをその帯域幅にわたり駆動す ることができなければならない；そうでないならば、駆動能力を増すために外部 バッフ１を使用しても良い。

スピーカは装ｗ１により駆動される。チェーンの中で後続する回路のＳＰ十小出 力端子、チェーンの中で先行するａｍのＡＵＸ　ＩＮに接続している。どの時点 においても、チェーンの中の１つのｖｔｗのみが活動していると考えられる。装 置選択を実行する制御方法につ〜１ては後に説明する。録音中、録音すべき信号 は全てのＡＮＡ　ＩＮビンに現れているが、選択された装置の記憶回路のみがイ ネーブルされ、その装置のみが信号をメモリに書込む。再生中、選択された単一 の装置は記憶出力をマルチプレクサにより出力バッフ１へ導く　−他の全ての装 置はそのＡＵＸ　ＩＮ入力を出力バッフＴへ導（。従うて、装置ｌは、選択され たとき、スピーカを直接に駆動する。他の全ての装置は、選択されたとき、チェ ーン中の各々先行する装置のＡＵＸ　ＩＮと、バッフＴと、ＳＰ十とを介してス ピーカを駆動する。各装置のＡＵＸ　ＩＮ、バッフ１、ＳＰ十経路は申し分のな い再生のために一体でなければならない。

図４６は、複数の装置に関する１１１ｍ接続を示す。各装置のでＴ（チップ・イ ネーブル）ビンは先行する装置のｍ（メツセージ終了）ビンに接続している。

例外は、てτ゛ビン外部制御信号に接続している第１の装置である。この制御信 号は１つの動作を買求又はイネーブルし、単純な押ボタンスイッチから、もしく はマイクロプロセッサから発生されれば良い。個々の［ｌ［のイネ−ブリングは 、外部からの介入又は補助なしに、内部論理と、８丁ビン及びｒσＭビンの単純 な接続とによって自動的に実行される。録音又は再生の動作が起こっているとき 、内部メモリのアドレス指定は順次実行される。各サンプルを取り出した後には 、内部カウンタを増分して、次の記憶場所又は記憶場所群をアドレス指定する。

カウンタが最大アドレス記憶場所に対応する値に達し、それにより、装置がその 記憶能力の限界に達したことを指示すれば、制御論理はｒ蔦ｙパッドを低レベル とする。これはチェーンの中の後続する装置に、それが選択された装置になった ことを指示する。後続する装置の選択はチェーンの中の最終の装置がｒ蔦ｙバッ ドを低レベルにするまで続く。そこで、これをシステム容量を利用し尽（したこ とを示す、システム１Ｉｌｌｌ装置に対する＃ｓＩＲとして使用できる。　−た とえば、ＴＵＭをマイクロコントローラに戻しても良いし、あるいは、それを使 用してＬＥＤ又は他の何らかの視覚的指示器は可聴指示器を点灯させても良い。

正確な動作上ではいくつかの変化が可能である。システム要求がＩｌ＠された場 合、すなわち、人力８丁が高レベルにされた場合、動作は終了し、次の責求時に 始めから再開するであろう。その代わりとして、先に動作が終了した場所から動 作を再開しても良い−その場合、始めへのリセットは別の制御ビンにより実行さ れるであろう。

ここで示す例においては、ＰＤ（パワー−ダウン）ビンはリセット機能を実行す ると共に、装置を待機モードにパワーダウンする。

この例は、米国特許第４，８９０，２５９号に記載するように、記憶領域への書 込みの間に複数の標本及び保持回路を利用する。これは非揮発性のディジタル争 メモリにおけるベージモードに類似しており、そのために、特別の必要条件を満 たさなければならないのである。再生中、手続きはかなり単純である−７６Ｍビ ンは最終記憶サンプルが出力された、まさにその時点で低レベルになり、次の装 置は中断なく続いてゆく。ｒ丁と、内部サンプルＯクロブクと、ｒｚとの間の微 妙なタイミングは、１つの装置から次の装置への移行を中断なく連続するように 見せるようにＩＩＩａされている。ところが、録音中には、手続きは多少は複雑 になる。標本及び保持回路が２倍の数になるために、丁ｎＭを最終標本の書込み より元の数の標本及び保持回路をロードするために必要とされる時間と等しい置 だけ早く低レベルにさせることが必要である。これは、実際の書込みプロセスが 起こる前に標本及び保持回路をロードしなければならないためである。録音を連 続して見えるようにするためには、新たに選択された装置の標本及び保持のロー ディングは、先行する装置で先行する標本の書込みが始まるのと同時に始まらな ければならない。

本発明ではアナログ基準システムが使用されているので、本発明はアナログΦメ モリ・アレイの非揮発性のセルに記憶される電圧レベルのようなアナログ情報と してディジタル情報が符号化されるようにディジタル・メモリが実施されるディ ジタル−メモリ集積回路を実施するためにも有用である。このような符号化はデ ィジタル／アナログ変換器によってメモリ・チップの外部で可能であり、又は、 メモリｅチップ上でこのような符号化が行われるようにチップを修正することも できよう、ディジタル情報は非揮発性のアナログ記憶アレイからアナログ／ディ ジタル変換器へとアナログレベルを提示し、ニブル又はバイト又はディジタル情 報のその他の組合せのようなディジタル情報を出力することによって、アナログ 記憶アレイから回復される。ディジタル／アナログ変換器の場合と同様に、アナ ログ／ディジタル変換器も非揮発性のアナログ記憶アレイ及びアナログ録音Ｖｔ Ｗ１と同じ集積回路上に製造しても、集積回路外部に製造してもよい。

以上のことから、ｒσＭ信号、さらに特定すれば、ｒτＭパッド、すなわち、ｒ 百ｙ端子に現れる信号は装置の動作モードに従って様々な特性を育するというこ とがわかるであろう。詳細には、ｒσＭ信号は、通常、個々の装置の記憶スペー スの中で終了するメツセージ終了時に起動される（低レベルになる）ようにプロ グラムされている。ところが、装置をカスケードした場合、先に説明した通り、 このこの機能は初めにモード制御によりディスエーブルされる。ｗ１出しモード では、ｒ■Ｍ信号はアドレスカウンタに応答してオーバフロー信号として作用し 、アドレスカウンタが１０進数１６０に到達したときに低レベルになる。すなわ ち、ここで例示した実施例においてはｌＯ道数０から１５９までと番号づけされ た１６０行分の記憶セルが存在しているので、行１５９の最終出力の後にアドレ スカウンタが増分すると、ｎｍ信号は低レベルにトグルして、チェーン中の次の 装置をイネーブルする（図１６を参照）。

書込みモードでは、先に指摘した通り、複数の信号標本を順次取り出し、その後 、後続する複数の標本を取り出している閏に、先の複数の標本を先に説明した全 話形書込みプロセスを介してメモリに書込む、そのため、装置間の連続書込み（ 連続逐次標本抽出）に際しては、先行するｇ厘が最後の複数の標本をメモリに書 込んでいるときに後続する装置による標本の取り出しを開始することが必要であ る。従って、先に説明した実施例の場合、先行する装置のアドレスカウンタがオ ーバフロー状ｆｉ（１０道数１６０）に達するより１２．５ｔす秒前に次の装置 のτ丁信号（図１６を参照）は低レベルになることが必要である。そこで、書込 みモードの目的のためには、ｒｗ倍信号、オーバフローの先進形態として、記憶 マトリクスの最終行の最後の信号記憶列のアドレス指定の後にｒσＭ信号が低レ ベルになるようにアドレスカウンタと列マルチプレクサの双方に基づいている。

一度低レベルにトグルされると、−ｒσｙ信号は先に説明したように読出し動作 及び書込み動作の間にオーバフロー信号として使用されるので、低レベルのまま であり、パワー争ダクン（ＰＤ）時にのみリセットする。

このように、書込み動作中には、第１の装置により人力信号の標本を順次取り出 し、全話形書込みプロセスによって一度に複数ずつ記憶するのであるが、次の装 置がその最初に複数の標本を取り出している間に第１の装置は依然として複数の 標本のメモリへの全話形書込みを進めているとしても、第１の装置に関わる標本 抽出の完了時には第２の装置は全く途切れずに逐次標本抽出を始める。読出し中 は、１つのｖｔＩＩＩが完全に読出されたときに、希望の通りに装置から装置へ の連続読出しを実行するように次のｖｔｌｌは直ちに読出しをその始めから開始 するという意味で、カスケードされた装置の動作はより単純である。

先に説明した方法で装置をカスケードすると、単に全く同一の装置をカスケード するだけで、録音時にはマイクロホン、電話機又は他のアナログ信号出力装置を 必要とするのみであり、再生時にはそれにスピーカを装着するだけで良い、継続 時間の相当に長いアナログ信号の録音及び再生用の非常に単純なシステムが得ら れることは図１５かられかるであろう。再生時、スピーカは第１の装置に接続さ れて、その始動時に第１の装置に記憶されているアナログ情報を再生し、その直 後に、第２のａｍに記憶されている情報を再生し、その後も同様に進んで（１う て、オーバフローでｒ蔦Ｍ信号が低レベルになったときに、各１ｉ１１のマルチ プレクサ（図１５）はその装置の出力からＡＵＸ　ＩＮ人力にシフトする。各装 置の出力増幅器の利得はｌであるので、複数の装置の出力端子を第１の装置に戻 してディジーチェーニングしても、信号の大きな損失（又は利得）を招かない、 録音時の入力に関しては、この目的のためにどの装置のプレアンプ・自動利得制 御部分を使用しても良い。

複数の装置の制御に関して、最も単純な制御の形態を図１６に示す。本質的には 、完全な再生と録音の制御能力を得るためには３つの信号のみ、すなわち、高レ ベルになったときに全装置を最小電力散逸モードに置き且つｒ百Ｍをリセットし 、低レベルになったときには、制御信号Ｐ／πの状態に従って装置を再生モード 又は録音モードで使用可能にするパワー・ダウン信号ＰＤが要求される。　／？ ワー〇アップ時、それに加えて再生／録音信号Ｐ／πが適正に設定されたとき、 τＫ［を低レベルにすることにより再生又は録音が開始され、カスケードされた 全ての装置の後続するパワーダウン又は総装置に到達するまで、装ＷＩ４次々に 録音又は再生を行ってゆく、尚、好ましい実施例にお（１ては、個々の装置ｌｌ よ、他のモードによりイネーブルされた通りにその記憶容量の中間点でメツセー ジ終了を報知するなどの他の能力を有しているが、図１５及び図１６のカスケー ドのためのモード設定は、無効アドレススペース、すなわち、先に説明したよう にアドレス１６０から上のスペースの使用により設定されるモードであり、図１ ６に示すような好ましい実施例で、アドレスビットの各々を■ＣＣ又は接地点に 結合することにより使用される特定のアドレスは２進アドレス１１１００１００ ．すなわち、１０進数２２８である。

本発明の好ましい実施例をこれまで詳細に図示し、説明してきたが、本発明の趣 旨と範囲から離れることなく形式と細部には種々の変更が可能であること力（専 門家には理解されよう。

ＦＩＧ、　３ ＦＩＧ、６ すｔ−シト ＦＩＧ、　７ 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．連続録音及び再生の継続時間を個々の装置の継続時間を越えて延長させるカ スケード形アナログ録音／再生装置において、複数の集積回路録音／再生装置で あって、各々が；それぞれ入力信号の１つの標本を記憶する複数の記憶セルと； 信号入力端子と、複数の記憶セルとに結合して、入力信号の標本を記憶セルに供 給する入力手段と； 複数の記憶セルに対して第１の入力を結合させ且つ出力端子は第１の出力端子に 結合しており、記憶セルを第１の出力端子に結合するようにセットされたときに は、記憶セルから読出した入力信号の記憶標本を第１の出力端子に供給するマル チプレクサと； マルチプレクサにその第２の入力として結合する補助入力端子で、マルチプレク サが補助入力端子を第１の出力端子に結合するようにセットされたときには、補 助入力端子と第１の出力端子との間の利得はほぼ１であるような補助入力端子と ； 装置の記憶セルに記憶された標本を再生すべき場合はマルチプレクサにその第１ の入力を第１の出力端子に結合させ、装置の最後の記憶セルに記憶された標本を 再生し終わった後には、マルチプレクサを補助入力端子を出力端子に結合すべく 切り換える手段とを有する前記複数の集積回路録音／再生装置と；複数の装置の 各々の信号入力端子を一体に結合する入力結合手引と；第１の装置がその第１の 出力端子を先行する装置の補助入力端子に結合させた後の複数の装置の各々と； 入力結合手段を信号源に結合する手段と；第１の装置の第１の出力端子に結合す るアナログ信号利用手段とを具備するカスケード形アナログ録音／再生装置。 ２．信号源はマイクロホンである請求の範囲第１項記載の改良。 ３．信号利用手段はオーディオスピーカである請求の範囲第２項記載の改良。 ４．複数の集積回路録音／再生装置の各々は；第２の出力端子と； 第１及び第２の出力端子に結合して、振幅は等しく、位相が逆である信号をそれ らに供給する手段とをさらに有し； スピーカ手段は第１の装置の第１の出力端子と第２の出力端子との間に直接に結 合している請求の範囲第３項記載の改良。 ５．複数の集積回路録音／再生装置の各々は、その内部に自動利得制御回路をさ らに存し、自動利得制御回路の入力端子は自動利得制御回路入力端子に結合し、 自動利得制御回路の出力端子は自動利得制御回路出力端子に結合しており；装置 の中の１つの自動利得制御回路入力端子は信号源に結合し且つ同じ装置の自動利 得制御回路出力端子は入力結合手段に結合している請求の範囲第１項記載の改良 。 ８．連続再生の継続時間を個々の装置の継続時間を越えて延長きせるカスケード 形アナログ再生装置において、 複数の集積回路再生装置であって、各々が、それぞれアナログ信号の１つの標本 を記憶している複数の記憶セルと；複数の記憶セルに対して第１の入力を結合さ せ且つ出力端子は第１の出力端子に結合しており、記憶セルを第１の出力端子に 結合するようにセットきれたときには、記憶セルから読出した標本を第１の出力 端子に供給するマルチプレクサと； マルチプレクサに第２の入力として結合する補助入力端子で、マルチプレクサが 補助入力端子を第１の出力端子に結合するようにセットされたとき、補助入力端 子と第１の出力端子との間の利得はほぼ１であるような補助入力端子と； 装置の記憶セルに記憶された標本を再生すべき場合はマルチプレクサにその第１ の入力を第１の出力端子に結合させ、装置の最後の記憶セルに記憶された標本を 再生し終わった後には、補助入力端子を出力端子に結合すべくマルチプレクサを 切り換える手段とを有する前記複数の集積回路再生装置と；第１の装置がその第 １の出力端子を先行する装置の補助入力端子に結合させた後の複数の装置の各々 と； 第１の装置の第１の出力端子に結合するアナログ信号利用手取とを具備するカス ケード形アナログ再生装置。 ７．信号利用手段はオーディオスピーカであり、記憶セルに記憶される標本は音 声信号の標本である請求の範囲第８項記載の改良。 ８．複数の集積回路録音／再生回路の各々は；第２の出力端子と； 第１及び第２の出力端子に結合して、振幅は等しく、位相が逆である信号をそれ らに供給する手段とをさらに有し； スピーカ手段は第１の装置の第１の出力端子と第２の出力端子との間に直接に結 合している請求の範囲第７項記載の改良。 ９．連続録音及び再生の継続時間を個々の装置の継続時間を越えて延長させるカ スケード形アナログ録音／再生装置において、複数の集積回路録音／再生装置で あって、各々が、入力信号の標本を記憶し、チップ・イネーブル信号に応答して それらの標本を再生する複数の記憶セルと； 入力信号の標本の逐次録音又は再生を発生させるイネーブル信号を受信するイネ ーブル端子と； 活動状態のとき、録音中に入力信号の最後の記憶可能標本を取り出したこと、も しくは再生中に最後の記憶標本を読出したことを指示するメッセージ終了信号を 供給するメッセージ終了端子とを有する前記複数の集積回路録音／再生装置を具 備し； カスケード形装置の中の最後の装置以外の各装置のメッセージ終了端子は次の装 置のイネーブル信号に結合しており、そのため、録音時又は再生時には、カスケ ード形装置の中の第１の装置は、そのイネーブル端子における信号によりイネー ブルされたとき、入力信号の標本を取り出して録音するか、もしくはそれらを再 生し、標本が装置から装置へと進んでゆくときに標本の録音又は再生が中断され ないように、各装置のメッセージ終了信号は次に続いてカスケードされた装置を イネーブルするカスケード形アナログ録音／再生装置。 １０．各装置は、活動状態でないときに装置の電力消費を減少きせるパワー・ダ ウン端子と、自らに現れる信号の状態に従って再生又は録音のたりに装置をセッ トする再生／録音端子とをさらに有し、全ての装置のパワー・ダウン端子は一体 に接続され且つ全ての装置の再生／録音端子は一体に接続されているために、カ スケードされたあらゆる装置の対応する状態を制御するために単一のパワー・ダ ウン信号と、単一の再生／録音信号とを使用すれば良い請求の範囲第９項記載の カスケード形アナログ録音／再生装置。 １１．各装置において、メッセージ終了端子の信号はパワー・ダウン端子に供給 きれる信号に応等してリセットきれるために、メッセージ終了信号をリセットす るためにも単一のパワー・ダウン信号を使用すれは良い請求の範囲第８項記載の カスケード形アナログ録音／再生装置。 １２．各装置において、メッセージ終了信号及びチップ・イネーブル信号は負の 論理信号である請求の範囲第１１項記載のカスケード形アナログ録音／再生装置 。 １３．各装置において、パワー・ダウン信号は正の論理信号である請求の範囲第 １２項記載のカスケード形アナログ録音／再生装置。 １４．各装置において、再生／録音信号は再生／録音正論理信号である請求の範 囲第１８項記載のカスケード形アナログ録音／再生装置。 １５．各々の装置は、それぞれの装置における複数の記憶セルをアドレス指定す るためのアドレス信号を受信する複数のアドレス端子を含み、アドレス信号のア ドレス範囲は複数の記憶セルの記憶容量を越えており、アドレス信号のアドレス 範囲内の少女くとも１つのアドレスは複数の記憶セルの記憶容量を越えて、類似 する装置とカスケードするための装置の動作モードを設定し；カスケードされた 装置それぞれのアドレス端子は、類似する装置とカスケードするための装置の動 作モードを設定するためにアドレス信号を受信するように結合している請求の範 囲第９項記載のカスケード形アナログ録音／再生装置。 １６．カスケードされた装置それぞれのアドレス端子は、全ての装置が類似する 装置とカスケードするための装置の動作モードを設定するために同一のアドレス 信号を受信するように、その他のカスケードされた装置の同じ各アドレス端子に 結合している請求の範囲第１５項記載のカスケード形アナログ録音／再生装置。 １７．連続録音及び再生の持続時間を個々の装置の継続時間を越えて延長させる カスケード形アナログ録音／再生装置において、複数の集積回路録音／再生装置 であって、各々が；入力信号の標本を記憶し且つチップ・イネーブル信号に応答 してそれらを再生する複数の記憶セルと； 信号入力端子と、複数の記憶セルとに結合して、入力信号の標本を記憶セルに供 給する入力手段と； 複数の記憶セルに対して第１の入力を結合させ、出力端子は第１の出力端子に結 合しており、記憶セルを第１の出力端子に結合するようにセットされたときには 、記憶セルから読出した入力信号の記憶標本を第１の出力端子に供給するマルチ プレクサと； マルチプレクサにすの第２の入力として結合する補助入力端子で、マルチプレク サが補助入力端子を第１の出力端子に結合するようにセットされるときの補助入 力端子と、第１の出力端子との間の利得はほぼ１であるような補助入力端子と； 装置の記憶セルに記憶された標本を再生している場合はマルチプレクサにその第 １の入力を第１の出力端子に結合させ、装置の最後の記憶セルに記憶された標本 を再生し終わった後には、補助入力端子を出力端子に結合すべくマルチプレクサ を切り換える手段と； イネーブル信号が活動状態であり且つ装置に記憶きれた標本又は装置から読出し た標本の数がその記憶容量に達していない限り、入力信号の標本の逐次録音又は 再生を発生させるイネーブル信号を受信するイネーブル端子と；活動状態である とき、録音中に入力信号の最後の記憶可能標本を取り出したこと又は再生中に最 終記憶標本を読出したことを指示するメッセージ終了信号を供給するメッセージ 終了端子とを存する前記複数の集積回路録音／両生装置と； 複数の装置各々の信号入力端子を一体に結合する入力結合手段と；入力結合手段 を信号源に結合する手取と；第１の装置の第１の出力端子に結合するアナログ信 号利用手段と；を具備し、前記複数の装置の各々が先行する装置の補助入力端子 に結合させた第１の出力端子を有し、カスケードされた装置のうち最後の装置を 除く各装置のメッセージ終了端子は次の装置のイネーブル信号に結合しており、 そのため、録音時又は再生時に、カスケードされた装置の中の第１の装置は、そ のイネーブル端子における信号によりイネーブルきれたとき、入力信号の標本を 取り出して録音するか、もしくはそれらを再生し、各装置のメッセージ終了信号 は、標本から装置へと進んでゆく間に標本の録音又は再生が中断きれないように 、次に続いてカスケードされている装置をイネーブルするカスケード形アナログ 録音／再生装置。 １８．信号源はマイクロホンである請求の範囲第１７項記載の改良。 １９．信号利用手段はオーディオ・スピーカである請求の範囲第１８項記載の改 良。 ２０．複数の集積回路録音／再生装置の各々は、第２の出力端子と； 第１及び第２の出力端子に結合して、振幅は等しく、位相が逆である信号をそれ らに供給する手取とをさらに有し； スピーカ手段は第１の装置の第１の出力端子と第２の出力端子との間に直接に結 合している請求の範囲第１９項記載の改良。 ２１．複数の集積回路録音／再生装置の各々はその内部に自動利得制御回路をさ らに有し、自動利得制御回路の入力端子は自動利得制御回路入力端子に結合し且 つ自動利得制御回路の出力端子は自動利得制御回路出力端子に結合しており；装 置の中の１つの自動利得制御回路入力端子は信号源に結合し且つ同じ装置の自動 利得制御回路出力端子は入力結合手段に結合している請求の範囲第１７項記載の 改良。 ２２．各々の装置は、活動状態でないときに装置の電力消費を減少させるパワー ・ダウン端子と、自らに現れる信号の状態に従って装置を再生又は読出しのため に設定する再生／読出し端子とをきらに有し、全ての装置のパワー・ダウン端子 は一体に接続され且つ全ての装置の再生／続出し端子は一体に接続されており、 そのため、カスケードされた全ての装置の対応する状態を制御するために単一の パワー・ダウン信号と、単一の再生／読出し信号とを使用すれば良い請求の範囲 第１７項記載のカスケード形アナログ録音／再生装置。 ２３．各装置において、メッセージ終了端子の信号はパワー・ダウン端子に供給 される信号に応答してリセットされるため、メッセージ終了信号をリセットする ためにも単一のパワー・ダウン信号を使用すれば良い請求の範囲第１０項記載の カスケード形アナログ録音／再生装置。 ２４．各装置において、メッセージ終了信号及びチツプ・イネーブル信号は負の 論理信号である請求の範囲第２３項記載のカスケード形アナログ録音／再生装置 。 ２５．各装置において、パワー・ダウン信号は正の論理信号である請求の範囲第 ２４項記載のカスケード形アナログ録音／再生装置。 ２６．各装置において、再生／録音信号は再生／録音正論理信号である請求の範 囲第２５項記載のカスケード形アナログ録音／再生装置。 ２７．各々の装置は、その装置における複数の記憶セルをアドレス指定するため のアドレス信号を受信する複数のアドレス端子を含み、アドレス信号のアドレス 範囲は複数の記憶セルの記憶容量を越えており、アドレス信号のアドレス範囲内 の少なくとも１つのアドレスは複数の記憶セルの記憶容量を越えて、類似の装置 とカスケードするための装置の動作モードを設定し；カスケードきれた装置の各 々はそのアドレス端子をアドレス信号を受信するように結合させて、類似の装置 とカスケードするための装置の動作モードを設定する請求の範囲第１７項記載の カスケード形アナログ録音／再生装置。 ２８．全ての装置が類似の装置とカスケードするための装置の動作モードを設定 するために同じアドレス信号を受信するように、カスケードされた装置の各々は そのアドレスの端子の各々をカスケードされたその他の装置の同じそれぞれのア ドレス端子に結合させている請求の範囲第２７項記載のカスケード形アナログ録 音／再生装置。