KR0144552B1

KR0144552B1 - 캐스케이팅 아날로그 기록/재생장치

Info

Publication number: KR0144552B1
Application number: KR1019930702030A
Authority: KR
Inventors: 블리스 트레보어
Original assignee: 리차드 심코; 인퍼메이션 스토리지 디바이스 인코오퍼레이티드
Priority date: 1991-01-22
Filing date: 1992-01-21
Publication date: 1998-08-17
Also published as: EP0568620B1; WO1992013350A1; JP3138964B2; EP0568620A1; US5164915A; CA2100570A1; DE69229775D1; JPH06504647A; DE69229775T2; SG46537A1; EP0568620A4

Abstract

캐스케이팅 아날로그 기록/재생장치 및 방법은 각각의 장치의 기록 및 재생지속기간이 동일한 형태의 다수의 장치를 접속함으로서 확장되도록 한다.

각각의 상기 장치는 기록 및 판독회로뿐만 아니라 메모리 회로를 포함한다.

메모리 장치의 내부에 삽입되며 장치의 외부로 직접 접근하지 않는다.

특별한 장치의 선택과 관련한 모든 제어 기능은 외부의 개입 또는 보조가 없이 장치 자체에 의해 실행된다.

단일입력수단 및 단일출력수단은 모든 장치에 의해 사용된다.

음성 기록 및 재생 시스템의 경우, 모든 장치는 단일 마이크로폰과 단일 스피커를 사용한다.

Description

[발명의 명칭]

캐스케이팅 아날로그 기록/재생장치

[도면의 간단한 설명]

제1a, 1b 및 1c도는 본 발명에 따른 집적회로 아날로그 신호기록 및 재생 시스템의 바람직한 실시예에 대한 블록도.

제2도는 소정의 EEPROM 셀을 사용하여, 적당한 온도계수를 갖는 최적기준전압 및 기준전류를 설정하는 적합한 디지털 값으로 프로그램되도록 회로의 기준 발생블럭에 트리밍 하이라르키를 나타낸 블록도.

제3도는 트림셀을 위한 이중셀의 차동 가중된 감지도표.

제4도는 전류 바이어스 분포도표를 예시하는 회로도.

제5도는 쓰레스홀드 손실 및 다른 비선형성과 다이에 있을 수 있는 제조상의 변동량을 보상하는 결합회로와 폐쇄 루프 샘플 및 홀드회로에 대한 회로도.

제6도는 본 발명의 이중레벨 반복성 독출을 위해 사용된 도식도.

제7도는 본 발명의 클럭회로에 대한 블록도.

제8도는 제7도의 클럭회로에 대한 회로도.

제9도는 집적회로 시스템용 구성비트를 제어하기 위해 무효 어드레스를 검출하고 사용하는 회로블록도.

제10도는 구성비트값을 기억하는 추가래치를 나타낸 제9도의 변경회로 블록도.

제11도는 수개의 장치를 하나의 마이크로폰, AGC 및 커패시터, 그리고 간단하고 효과적인 방법으로 기록 및/또는 재생시간을 연장하도록 복수의 장치가 종속화된 확성기를 접속하는 아날로그 접속회로도.

제12도는 바람직한 실시예에 사용된 고전압 급상승 및 급강하회로도에 대한 회로도.

제13도는 HV INC회로의 2진 계수기 및 아날로그 스위치에 대한 회로도.

제14도는 HV INC회로의 커패시터 및 비교기에 대한 회로도.

제15도는 기록 및 재생시간을 간단하고 효과적인 방법으로 연장하는 캐스캐이드 다중 장치의 아날로그 접속에 대한 회로도.

제16도는 기록 및 재생시간을 간단하고 효과적인 방법으로 연장하는 단순한 제어 구성의 디지털 접속에 대한 회로도.

[발명의 상세한 설명]

[발명의 배경]

1. 발명의 분야

본 발명은 아날로그 신호의 기록 및 재생용 집적회로 및 방법의 분야에 관한 것이다.

2. 관련된 출원

본 출원은 출원번호 제 07/588,949호로서 1990년 9월 26일자 출원된 아날로그 신호 기록 및 재생용 집적회로 시스템 및 방법이라는 제목의 일부 계속 출원이다.

3. 종래기술

단일의 기록/재생장치는, 소정 세트의 상태를 위하여, 지속기간이 고정된 기록 능력을 갖는다. 고체상태 기록기의 경우에 지속기간은 기억소자의 번호, 예를들면 디지털 메모리의 경우에 소자(워드)그룹의 번호에 의해 결정된다.

기록 기술에 의해 결정되어 기억된 정보로서 고정된 기록 밀도가 주어지면, 기억능력을 증가시키는 방법은 기억소자번호를 증가시키는 것이다.

기존의 고체상태 시스템은 주어진 시스템내에서 적어도 2개의 상이한 형태의 회로로 구성되는 이 방법으로 기억 능력을 확장시키는 능력을 갖도록 설계된다.

제1형태는 인코딩 및 디코딩, 또는 제2형태의 메모리 장치로부터 기록 및 판독을 수행한다. 능력 확장을 위해서는 추가의 메모리 장치가 부가된다.

상기 시스템에서, 제1형태의 회로는 제어 방식으로 소정의 메모리 장치를 왕복하는 기억된 정보의 기록 및 판독을 직접가능하게 할 수 있다.

[발명의 간단한 개요]

캐스케이팅 아날로그 기록/재생장치 및 방법은 각각의 장치의 기록 및 재생 지속기간이 동일한 형태의 다수의 장치를 접속함으로써 확장되도록 한다.

메모리는 장치의 내부에 삽입되며 장치의 외부로 직접 접근하지 않는다.

단일일괄수단 및 단일출력수단은 모든 장치에 의해 사용된다. 음성 기록 및 재생 시스템의 경우, 모든 장치는 단일 마이크로폰과 단일 스피커를 사용한다.

[발명의 상세한 설명]

본 발명에 사용된 기술은 기록 및 재생 지속기간이 동일형태의 다수의 장치를 접속함으로써 확장되도록 한다.

접근법(access)을 제공하기 위해, 어떤 경우에는 단점이 되는 집적회로상에 추가된 접속노드 혹은 핀이 요구되며, 특히 미국특허 제4,890,259호 출원번호 588,949호, 1990년 9월 26일 출원, 아닐로그 신호 기록 및 재생용 집적회로 시스템 및 방법(여기서 접속번호는 100 또는 그 이상의 계수로 금지됨)이라는 제목으로 개시된 아날로그 기록 기술에 있어서, 요구되는 단점이 된다.

따라서 목적은 완전한 기록/재생장치로서 기능할 수 있으며, 또한 기록 및 재생지속 기간을 연장하는 다수의 동일한 장치에 접속될 수 있는 단일장치를 제공하는 것이다.

단일입력수단 및 단일출력수단은 모든 장치에 의해 사용된다. 음성 기록 및 재생 시스템의 경우, 모든 장치는 단일 마이크로폰과 단일 스피커를 사용한다.

여기서 개시된 장치는 본 발명이 그 구현방법에 제한되지 않을지라도 상기 참고된 미국 출원번호 제 588,949호와 유사하다. 본 발명으로 사용되기 위한 예시적 회로를 나타내기 위해, 하기 출원의 공개가 다음과 같이 반복된다.

처음 제1a, 1b도 및 제1c도를 참조하면, 본 발명 실시예의 바람직한 집적회로에 대한 블록도임을 알 수 있다.

도시된 회로는 고체상태 음성 및 재생시스템의 전체 주요회로를 통합한 것이다.

시스템은 3개의 주요섹션-아날로그 입력 및 출력경로; 아날로그 기억 어레이; 디지털 제어 및 EEPROM 지지회로로 구성된다. 전원은 분리된 VCC 및 VSS 공급핀으로부터 어레이 및 디지털 섹션과 아날로그 섹션으로 공급된다.

이와 관련하여 아날로그 및 디지털 섹션간의 결합, 그리고 전원공급뿐만 아니라 다른 신호로부터의 노이즈를 블록도 레벨설계, 회로설계, 물리적 레이아웃 및 핀 출력과 장치를 이용하는 기판레벨 설계에 의해 최소화시키는 데에는 주의를 요한다.

아날로그 섹션은 마이크로폰 및 스피커에 오디오 간섭을 제공한다.

2개의 신호 경로에는, a)기록경로 b)재생경로가 있다. 아날로그 섹션은 다음; 1)전치증폭기와 자동이득제어(AGC)를 갖는 이득섹션, 2)필터섹션, 3)전력증폭섹션, 4)인터페이스섹션 및 5)기준섹션의 서브섹션으로 더욱이 세분될 수 있다.

기록모드; 기록모드에서는 오디오 신호를 로레벨 아날로그 신호로 변환하는 MICIN입력핀에 마이크로핀이 용량적으로 결합된다.

이 로레벨 아날로그 신호는 AGC제어 및 이득 단을 갖는 전치증폭기를 통과한다. 전치증폭기 및 이득단은 외부 커패시터를 통해서도 용량적으로 결합될 수 있다. 전치증폭기의 출력은 ANAOUT핀이고 이득단의 입력은 ANAIN핀이다.

용량성 결합은 전치증폭기 단의 증폭된 dc 오프셋을 방지함으로써 이득단의 포화를 회피한다. ANAOUT신호는 다른 외부 시스템 조건에 대해 전치 증폭된 신호를 출력하기 위해 사용될 수 있다. ANAIN입력은 전치증폭기를 직접 바이어스하는 기정 조건신호를 기록하는데 사용될 수 있다.

이득 단의 출력은 기록경로에서 필터로 진행하고 또한 피이크 검출기로 궤환된다. 피이크 검출기는 증폭된 신호의 피이크 레벨을 검출하고 외부 병렬 저항상의 레벨을 유지하며 AGC핀에서 접지에 접속된 커패시터 조합이다.

따라서 이 레벨은 전치증폭기로 궤환되어 부궤환 루프를 생성한다.

이 루프는 입력에서의 최대 레벨을 마이크로폰 입력에서의 대형 동적 범위의 오디오 신호에 대한 필터 섹션으로 제한한다.

AGC핀에서의 외부 저항 및 커패시터 조합은 AGC회로만의 어택 및 릴리스 시상수가 시스템조건마다 가변되도록 한다. 제1A도에 도시된 AGC핀에서의 내부 직렬저항 및 AGC어택시간을 설정하는 외부 커패시터와 결합된다. 내부 저항의 사용은 외부소자의 부품수를 감소시키며 동시에 어택 및 릴리스 시상수의 제어를 가능하게 한다.

상기한 모든 것들은 AGC서브섹션을 갖는 이득단 및 전치증폭기를 구비한다.

필터섹션을 진행하는 신호를 전치증폭(preampo)이라 한다.

증폭신호는 아날로그 멀티플렉서를 통과하여 신호필인(filin)으로 된다.

필터는 신호 필인으로 대역제한되고, 신호 필로(filo)를 생성하도록 처리하여, 또다른 아날로그 멀티플렉서를 통해 인터페이스섹션을 통과한다.

이 점에서 신호는 아날로진(analogin)이라 한다.

아날로그 멀티플렉서의 목적은 기록모드에서는 앤티에일아싱/밴드리미팅(antialiasing/bandlimiting)기능으로 재생모드에서는 평활(smoothing)기능으로 필터를 배치하는 것이다. 필터는 MOSFET-RC의 제5번째 로패스 체비체브(Chebychev)형태이다.

MOSFET트랜지스터는 유사한 트랜지스터를 작동시키는 적절한 게이트 전압을 가지고 선형 영역에서 동작된다. 로 쓰레스홀드 MOSFET장치는 대량의 신호 동적범위를 필터의 낮은 왜곡으로 제공하는 MOSFET-R의 설치에 사용된다.

또한 전미분(차동)도표는 신호 왜곡을 낮추기 위해 필터에서 사용된다.

차동 기술을 사용하는 것은 전원공급 노이즈 제거에 대해서도 역시 도움을 준다.

폐쇄루프 dc 제어루프는 필터 시상수에 필요항 유효저항을 발생하는 적절한 레벨에서 모든 MOSFET-R형태들의 게이트를 유지한다.

이 게이트 전압 vcntrl은 기준 서브섹션의 제어루프로부터 나온다.

이 루프는 필터 시상수를 온-칩 오실레이터 시간주기와 서로간에 다른 2개의 트랙으로 로크됨으로써, 샘플된 데이터 시스템에 인가된 것으로서 나이퀴스트 기준에 맞추어진다. 칩 공급 전압의 3배를 공급하는 고전압 공급은 vcntrl용 dc 제어루프를 공급하는 온칩에서는 발생되므로, vcntrl이 처리시 좌우되는 광범위한 제어범위와, 온도 및 전원 공급변화를 갖게되어 전원공급에 의해 얻어진 것이 제한되지 않는다.

또한 칩에는 검사모드가 설치되어 직접 억세스가 어레이 전후에서 허용됨으로써 필터를 바이패스한다. 이것은 어레이의 고속 검사에서 편리하다.

재생모드: 재생모드에서는 인터페이스 서브섹션이 2개의 신호, aryout 및 difref를 열 구동기 서브섹션에서 수신한다.

이들 2개의 신호는 샘플된 신호와 aryout와 difref의 차분이 동일하게 발생하도록 스위치된 커패시터 차동증폭기로 입력된다.

이 차분신호는 그 출력이 신호 diffo인 샘플 및 홀드회로에서 수용된다.

차동 증폭기 및 샘플-홀드 회로망은 제1c도의 블록도에서 증폭기DIFAMP로서 도시된다. 따라서, diffo신호는 필터 서브섹션을 통과한다.

동시에 입력 및 출력 아날로그 멀티플렉서는 필터가 재생경로에서 스위치되는 방법으로 설정되고 다소 단계적인 차분신호 diffo에 대해 평활기능을 수행한다.

따라서 필터 서브섹션의 출력은 전력증폭기 서브섹션을 통과한다.

이 시간의 신호는 pwrin이라 한다.

pwrin신호는 전력증폭기 서브섹션에 결합되고 아날로그 멀티플렉서를 처음 통과한다. 멀티플렉서는 pwrin신호 또는 AUXIN입력핀에서의 신호로 하여금 전력증폭기를 통과하도록 한다.

따라서 전력 증폭기는 시스템 전원 증폭조건에 독립적으로 사용될 수 있다.

이 특징은 또한 확장된 기록 및 재생기간동안 복수의 칩을 순차적으로 되게 한다. 전력증폭기 자신은 하나의 단부입력을 취하여 동일한 진폭 및 대향위상의 2개의 분리된 전원 출력신호로 전환된다. 2개의 전원출력은 SP+와 SP-라 한다.

이것은 커패시터 같은 어떤 다른 외부소자가 필요없는 2개의 전원 출력에 스피커를 직접 접속되게 하며, 동시에 그 스피커로 하여금 동일 신호 레벨에 대하여 4배 이상의 출력전원을 변성하게 한다.

또한, 이것은 제한된 신호동적범위 및 낮은 왜곡레벨에 대량의 전원 출력을 제공한다. 파우어 다운모드에서는 전력증폭기 출력이 로 임피던스 경로를 접지에 제공하도록 낮게 된다. 이는 기계적 충격 또는 진동에 의해 발생하는 것같이 스피커 요동 효과로 인한 래치업(latching-up)으로부터 칩을 유지시킨다.

전력 증폭기에 대한 입력은 칩이네블신호 CE의 제어에 따른다.

바람직한 것은 전력 증폭기 섹션이 복수의 칩을 용이하게 종속·순차접속하는 유일한 이득단으로 되는 것이다.

기준 서브섹션은 칩에 필요한 모든 전압 및 전류기준을 제공한다.

이 섹션내의 회로는 분포된 기준값을 제공하는 칩 근처에 배치된다.

이 서브섹션도 역시 필터 시상수와 오실레이터 시간주기를 로크하는 dc 제어루프를 포함하며, 그 필터섹션에 대한 MOSFET-R 게이트 신호 vcntrl를 제공한다.

기준 발생블럭내의 트리밍 하이라르키는 소정의 EEPROM셀의 사용을 가능하게 하여 적절한 온도 계수를 갖는 최적 전압기준 및 전류기준을 설정하는 적절한 디지털 값으로 프로그램되게 한다.

제2도는 이 트리밍 하이라르키의 블록 레벨표현을 나타낸다.

응용가능한 EEPROM셀은 트리밍셀로서 참조되고 코어 EEPROM 어레이의 일부가 된다. 차동논리레벨 프로그래밍을 갖는 2개의 셀은 하나의 트림비트값을 설정하기 위해 사용된다. 입력 가중값을 갖는 차동증폭기는 각쌍의 트림셀에 대한 감지증폭기로서 사용되어 각 트림 비트에 대한 논리레벨을 발생한다.

입력 가중값은 트림셀이 그들의 네가티브 언프로그램(unprogrammed) 조건인 경우 그 출력을 디폴트 레벨로 형성하는데 사용된다. 이중 셀 차동도표는 칩의 처리변화 및 수명보다 신뢰성 있게 트림 비트논리를 제공한다.

제3도는 차동가중된 감지 도표를 나타낸다.

TX 및 TY 차동기술용 대향값으로 프로그램되는데 필요한 한쌍의 트림셀이다.

전압가중값은 감지입력중 하나에 인가된다.

이것은 감지증폭기의 출력에 디폴트 값을 설정한다.

그 디폴트값에 대향하는 값에 출력을 설정하기 위해서 중복대향 형태의 차분값이 트림셀을 통하는 감지 증폭기 입력에 교차하여 프로그램되어야 한다.

SW+ 및 SW-는 프로그래밍중에 트림셀을 어레이 및 열 구동기에 기본적으로 접속하여 감지동작중에 트림셀을 어레이에서 분리한다.

제2도는 포지티브 온도계수전류 및 밴드갭 전압 발생기를 갖는다.

최적 전압 vref을 설정하는 5개의 트림비트가 있으므로 vref의 온도계수는 작게 된다. 밴드갭 트림 비트를 변화시키는 것도 역시 vref용 포지티브 온도계수 또는 네가티브 온도계수중 어느 하나를 구비할 수 있다. 밴드갭 블록으로부터는 포지티브 온도계수전류 PCT가 또한 유도되어 제로온도 계수 블록에 사용된다.

또한 이 블록은 네가티브 계수 전류 블록으로부터 네가티브 전류계수 NTC를 취한다. 전류 TC 트리밍 비트는 제로온도계수전류 블록에 포지티브 및 네가티브 온도 전류의 부가에 대한 상대적 비율을 제어한다.

출력전류 ZTC는 사실상 전류 TC 트리밍 비트의 설정에 좌우되는 포지티브 TC 또는 네가티브 TC 또는 제로 TC 전류중 하나로 될 수 있다.

이들 모든 비트는 검사중에 설정되고 특정되지 않는 처리의 광범위한 변화이상으로 증가된 성능과 특성이 일치되도록 칩을 트리밍할 수 있게 한다.

ZTC전류는 오실레이터 및 MOSFET-R 게이트 신호 vcntrl용 dc 제어 루프에 사용된다. 또한, 기준 서브섹션의 부분인 조정기 온칩은 재생시 어레이에 대한 바이어싱을 제공한다.

이 조정된 공급신호 Vcca는 어레이 셀의 판독중에 공급 노이즈 리젝션을 돕는다.

모든 아날로그 서브섹션이 필요한 바와 같이 DC 동작점 바이어스는 제4도에 도시된 전류 바이어스 분포도를 통해 칩 근처에서 분포된다.

전류는 사실상 칩상의 한 지점에서 다른 지점으로 운반된다.

이것은 전압 바이어싱에 있어서 부정확한 바이싱의 문제를 생성할 수 없는데, 그 문제는 전원 라인에 인가된 IR 강하와 칩에 인가된 미러 트랜지스터 쓰레스홀드 오정합에 의해 일반적으로 야기된다. 칩상에 연관된 회로는 동작모드에 좌우되는 칩의 배전을 운영하여 소정의 모드에서 동작되지 않는 서브섹션이 파우어 다운 되도록 한다. 예를들면 재생모드에서의 전치증폭기 및 이득 단 섹션과 기록모드에서의 전력증폭기 섹션은 각각이 파우어 다운된다.

이것은 칩의 평균 배전을 야기하게 한다. 칩이 유일한 5V 공급으로부터 동작되므로, 아날로그 접지도 발생하며 또한 모든 아날로그 신호용 접지기준을 제공함을 주목하자. 이 아날로그 접지기준은 모든 시스템에 걸쳐 최적 신호의 동적범위를 최소 왜곡으로 제공하기 위해 적절히 선택된다. 아날로그 접지기준은 Vagnd라 한다. 개시된 실시예에서는 Vss에 대해 +1.5V이다.

또 한편 제1c도를 참조하면, ANALOG IN은 메모리 어레이에 대한 아날로그 입력으로서 사용된 신호이다. ANALOG IN은 2중 샘플로 8Khz의 주파수로 샘플되고 어레이를 홀드(유지)한다. Skimo특허(미국 특허 제4,890,259호)에 개시된 바와 같이 기억방법은 샘플 및 커패시터의 2개의 뱅크상에 순차 방식으로 행하여진다.

하나의 뱅크는 직렬(샘플 주파수에서)로 적재되고, 다른 뱅크는 독출회로에 병렬 형식으로 그 내용을 출력하기 위해 사용된다.

이 방법에서 아날로그 신호는 인터럽션없이 연속으로 샘플되는 동안 페이지 모드형 독출 처리에서 동시에 발생된다.

제5도에서 샘플 및 홀드회로의 적재는 다이에 인가되어 존재할 수 있는 쓰레스홀드 손실(및 다른 비선형과 제조변화)을 보상하는 회로로 행하여진다.

ANLOG IN은 증폭기를 경유하여 인가되고 열 디코드에 의해 이네이블된 전달 게이트(T1 및 T2 또는 T3 및 T4)를 통해 샘플 및 커패시터(CSHA 또는 CSHB)상으로 전달된다. T8은 전압 팔로우 트랜지스터 T6 및 T7용 부하를 형성하기 위한 전류 부하 장치이다. 증폭기의 출력으로부터의 경로 즉 T1, T3, CSHA,, T7 및 T9를 통하는 또는 T1, T2, CSHB, T6 및 T9를 통하는 2개의 경로가 있다.

A측이 사용되면 T2 및 T4가 오프; B측이 사용되면, T3 및 T5가 오프로 된다.

열 디코드는 하나의 샘플 및 홀드회로만이 소정시간에서 선택되도록 한다.

트랜지스터 T1, T2/T3, T6/T7, T9는 궤환경로이므로 트랜지스터를 통하는 어떤 전압손실 혹은 이득은 반전입력레벨이 ANLOG IN과 동일하게 될 때까지 증폭기 출력을 조정하는 증폭기 작용에 의해 보상된다.

루프작용상의 전압 범위는 기억된 신호동적 범위와 같거나 그 이상으로 되어야 한다. 여기서 도시된 회로는 T1-T9용 N형 트랜지스터 만을 사용한다. 이것은 신호동적 범위가 T1-T9를 통해 강하하는 쓰레스홀더의 축적에 의해 VCC이하로 된다.

T1. T2, T3 및 T9를 대체한 비손실 전달 장치로서 N형 및 P형 트랜지스터를 사용하는 것은 동적범위를 증가시키는 것이다; 로 쓰레스홀드 및(예컨대 T6 및 T7용 네가티브 장치)의 사용 때문이다. 열 디코더(또는 열 레지스터)는 샘플율과 같은 주파수에서 각각의 샘플 및 홀드 회로를 차례로 선택한다. 신호 SA, SB, TA 및 TB는 샘플 및 홀드 커패시터의 각 뱅크가 차례로 적재되도록 조종된다.

한 뱅크의 모든 커패시터가 적재(뱅크 A라 함)되는 경우, 즉 열 디코더가 그 상한에 도달된 경우, 열 디코더는 그 하한으로 복귀되고 커패시터의 다른 뱅크(뱅크 B라 함)가 적재된다. SA 및 SB는 스트로브 신호로서 작용하고 샘플링 주파수의 기간보다 짧은 지속기간을 갖는다. 각각(125μsec)의 샘플기간에 있어서, TA( 및 SA)또는 TB( 및 SB)는 적절한 소오스 팔로우어를 하이로 턴온하고 제어루프에 접속된다. 루프가 안전하도록 충분한 시간이 주어진후, SA(또는SB)는 로우를 취하고 커패시터는 그 기억된 값을 홀드한다.

TA 및 TB는 다른 커패시터상의 기억값이 소오스 팔로우어를 통하고 비교기로 진행되는 노드 ASAMPN으로 되도록 토글된다.

이때, 모든 기억값은 샘플 및 홀드회로에서 비교기까지 병렬로 출력한다.

바람직한 실시예에 있어서는 100개의 샘플 및 홀드회로쌍과 소오스 팔로우어와 유사하다. 순차 그 결과로서(100×125μsecs) 12.5msecs마다 새로이 설정된 값이 100 ASAMPN병렬출력에 나타난다. 따라서, 독출회로는 다음 설정값이 나타나기 전에 12.5msecs를 허용하여 메모리 어레이에 값을 독출하도록 한다.

제6도를 참조하면, 고전압 펄스를 열에 연속으로 인가함으로써 발생하는 독출방법은 메모리를 판독모드로 구성하고, 기억값을 셀로 판독하고, 그 결과값을 ASAMPN상의 요구값에 비교하여 그 값이 진폭을 증가시키는 펄스를 사용한 ASAMPN이하인 경우 그 방법을 반복하는 것이다.

개량된 분해도를 얻기 위해, 독출방법은 2단계; 이하 코오스(coarse) 사이클 및 파인(fine) 사이클이라 함, 로써 실행된다(간단한 도표- 즉 SW2, Vos 가산기 및 FV 기억 커패시터를 제거하고 코오스 사이클만을 사용하여 작업될 수도 있다. 그러나 코오스/파인 사이클은 양호한 분해도를 허용한다.)

첫째 행에서의 모든 셀은 2행의 클리어 게이트에 고전압을 인가하는 동시에 드레인(즉, 열 노드)을 VSS에서 유지함으로써 클리어된다(바람직한 실시예에서는 어드레스된 행만을 클리어하며, 기록 반송파가 순차행으로 중복될 때는 클리어펄스가 모든 행의 초기에서 인가되어야 한다. 그러나 적용이 허락될 경우 완전한 어레이는 모든 클리어 게이트를 접속하는 하나의 하이펄스를 기록사이클의 초기에서 모든 열로 인가함으로써 클리어될 수 있다). 펄스는 래치 및 이네이블(개방) SW1을 설정하는 CLSET에 인가되고 하나의 펄스는 커패시터 C1을 VSS에 방전하는 RCAPEN에 인가된다.

CEN은 완전한 코오스 사이클에 대해 하이에, 파인 사이클에 대해 로에 유지된다.

즉 SW2가 코오스 사이클 동안에만 전도된다.

제1고전압 펄스는 CHV에 인가되고 따라서 어드레스된 열로 된다.

하나의 선택 게이트만이 하이로 되어 고전압이 어드레스 셀의 드레인에 인가된다. 따라서 어레이는 판독 모드로 구성되고 어드레스셀 대용은 열 멀티플렉서를 통해 COLN으로 판독된다. 재생모드에서 VCCA노드는 포지티브 전압을 취하고 CL은 하이를 취하며, 네가티브레벨(이 경우 VSS)에 대한 전류 부하는 셀에 인가된다(CL은 고전압 펄스중에 로에 유지된다). 증분 Vos가 COLN에 인가된후, 그 결과는 ASAMPN에 비교된다. 적당한 시간(비교기 COMP의 안정화와 또한 고전압 펄스의 인터리빙을 허용)에서 COMPEN은 리셋경로를 래치로 이네이블하도록 펄스된다.

(COLN + Vos)가 ASAMPN이하인 경우에는 래치가 세트되어 고전압펄스를 열에 인가하지만, (COLN + Vos)가 ASAMPN이상인 경우에는 래치가 리셋되어 SW1이 개방되며 더욱이 고전압 펄스가 블록된다. 충분한 고전압 펄스(단조 증가레벨의)는 셀이 최대레벨에 대응되는 레벨로 프로그램될 수 있도록 인가된다.

일단 래치가 리셋되고 SW1이 개방되면, C1상의 전압은 T2의 작용이 이 시간에서 역 다이오드로서 작용하므로 코오스 사이클의 나머지에 대해 기억상태를 유지한다.

그러므로 C1에 기억된 레벨은 최종 고전압 펄스를 열로 생성하는 레벨이다.

코오스 사이클의 말기에서 래치는CHV에 나타난 CLSET상의 펄스와 다른 일련의 고전압 펄스에 의해 일단은 다시 세트된다.

코오스 사이클에서 펄스는 연속으로 증가하는 크기인데 반하여; 파인 사이클에서 그들은 모두 최대 진폭으로 된다.

레벨은 열에 실제로 인가됨에 반하여 셀에 기억된 전압에 의하여 결정된다.

이 기억된 값은 커패시터의 하부판에 인가된 신호 FV에 의해 수정된다.

코오스 사이클 동안의 FV는 고정전압(2V)이다.

파인 사이클 FV의 초기에는 OV를 취하며 파인 사이클중에는 포지티브 전압(바람직한 실시에서는 2V)에 연속으로 급격히 상승된다.

따라서 파인 사이클의 제1고전압은 코오스 사이클중의 비교에 의해 야기된 고전압 펄스보다 2V가 낮다. 파인사이클 각각의 연속적 고전압 펄스는 FV의 램프율에 의해 결정된 값에 따라 이전 펄스보다 약간 높아진다.

FV는 반드시 평탄한 선행 램프일 필요는 없다.

연속적으로 증가하는 레벨 예컨대 각각의 연속하는 고전압 펄스에서 소량으로 증분된 계단부분도 목적이 된다.

각각의 고전압 펄스후, 셀은 판독구성으로 순환되고 COLN은 ASAMPN에 비교된다.

그럼에도 불구하고 파인 사이클 동안에는 Vos(또는 Vos가 OV로 유지)의 부가가 없다.

셀에 부가된 방전 증분은 파인 사이클중에 비교적 작고 따라서 분해도 및 기록 정밀도가 개선된다. 파인 사이클동안 어떤 시간에 COLN은 ASAMPN을 초과하고, 래치는 리셋되어 나머지 고전압 펄스가 SW1의 개방에 의해 블록될 것이다.

파인 사이클의 종단을 그 최대값, 즉 샘플 및 홀드 커패시터로 배치되어 있는 새로운 샘플세트에 도달하는 열 레지스터에 동시에 발생된다.

TA, TB, SA 및 SB신호의 조절은 역전되고 병렬 ASAMPN값의 새로운 세트는 비교기에 나타난다.

또 열 비교기에 대한 입력은 새로운 세트의 열이 열 구동기에 접속되도록 충전된다.

최소값으로부터 통과되는 열 레지스터가 그 최대값을 통해 그의 최소값으로 순환하는 시간주기는 스캔으로서 참조된다.

절차는 다음 스캔 또는 100셀의 세트에 대해 반복된다.

모두 8스캔(즉 총 800셀)이 기록된후, 행 어드레스는 증분되고 새로운 행이 선택된다. 이 경우 클리어 펄스는 기록절차를 시작하기전에 인가되어야 한다.

바람직한 구현을 위해 특별히 기술된다; -9V(열에서)시작하는 18V까지 선형 증가하는 45코오스 펄스. 고전압 코오스 펄스 램프율은, 125마이크로마다 반복하는 109마이크로 초의 펄스폭에 있어서 420mV/마이크로초이다.

18V최대값의 90파인 펄스(열에서; 스위치 및 T1의 전압 강하로 인해 CHV에서 약 2V에 해당된다)램프율은 펄스폭 47마이크로초 그리고 62.5마이크로초의 반복주기인 840mV/마이크로초이다. FV램프는 5.625밀리초에서 2V에 대해 0이다.

Vos(회로구현에 의한 분배후에 효과적)는 0.2V이다.

반드시 필요하지 않는 프로그래밍은 코오스 및 파인 사이클의 최종단에서 발생한다. 코오스 사이클의 초기에서 고전압 레벨은 너무 낮기 때문에 0V이상의 판독전압을 생성한다(터널링이 발생할 수 있지만 플로팅 게이트는 크게 삭제될 수 있으며 하이 인헨스먼트 쓰레스홀드를 갖는다. 코오스 사이클의 종단에서 모든 래치는 리셋된다. 최대값(바람직한 실시예를 위해서는 3V)에서 ASAMPN레벨을 갖는 열에 대해서도 리셋된다. 파인 사이클의 초기에서 C1상의 2V감소분으로 인한 고전압의 감소는 터널링 전류를 매우 작은 레벨로 감소시킨다.

마찬가지로 파인사이클의 상단부에서 모든 래치는 리셋된다.

이 마아진은 코오스 및 파인 사이클의 각 종단에서 아주 낭비적인데 이는 최소 및 최대 고전압 펄스레벨이 코오스 및 파인 사이클에서 보다 정밀하게 될 때 전압증분이 감소되어 분해도의 개량을 생성하기 때문이다.

그러나, 이들 마아진이 전체 동적범위를 터널 쓰레스홀드의 변동 셀커패시터비율 및 실제 제조환경에서 발생하는 기타 처리변동으로 인한 셀프로그래밍 행동에서 변화될 수 있거나 변화하는 클리핑이 없이 보장되도록 할 필요가 있다. 가능한 장식품이 트리밍의 사용에 의해 이들 마아진 및 그 관련된 램프율, Vos등을 조정할 수 있다.

따라서 조건들은 개별적 특성을 위해 최적화되고 개량된 분해도가 달성된다.

열 구동기에 사용된 비교기는 Yen S, Yee 씨등, IEEE J, 고체상태회로, pp, 294-298, 1978년 6월호에 기술된 형태이다.

이 비교기는 소형(실리콘 활동면에서)인 장점을 가지며 또한 자동상쇄동작모드로 인한 매우 작은 오프셋을 갖는다. 이것은 바람직한 실시를 위해 특별한 형상을 갖는데 이는 열 구동기의 행에 교차하는 구동기 각각의 어떤 랜덤 오프셋이 기록된 신호상에 중첩되는 오프셋 패턴 자체에서 명시되기 때문이다. 그와 같은 오프셋은 가변되지 않으므로 폐쇄루프 기록 도표에서 보상되고 이어서 재생신호에 있게 된다. 계통적 오프셋 예컨대 결합 커패시터로 궤환하는 클럭을 관련되지 않는데 이는 기록된 레벨의 a, b, c 시프트로 되게 되는 모든 비교기(제1조사값에)에 대해 동등하기 때문이다.

이것은 재생중에 감산된 기준전압에서 동일 시프트가 있을지라도 관련되지 않는다.

지금까지의 기술은 메모리셀용 소오스 팔로우어 구성에 기초된다.

또한 선형성 및 분해도의 손실이 발생하는 것을 제외한 보다 일반적인 반전기 형태의 구성을 갖는 작업 시스템을 실현할 수 있다.

어레이로부터의 신호는 이를 수용하는 기록루프가 필요, 즉 COLN이 ASAMPN 이하였던 때까지 열에 연속적으로 인가된 고전압 펄스가 필요하도록 효과적으로 반전된다.

예를들면 비교기에 대한 입력이 스위치될 수 있다.

어레이가 판독구성으로 배치될 때에는 언제라도 선택된 클리어 게이트는 고정된 전압으로 취할 수 있다.

이 전압값은 클리어 게이트로부터 플로오팅 게이트상으로 결합되어 주어진 세트의 클리어 및 프로그램조건과 셀특성을 위한 판독 전압 범위를 조절하는 데 사용된 방전양을 결정한다.

또 전압을 소오스 팔로우어용 포지티브 공급의 VCCA에 인가된다.

바람직한 실시예에서 판독중의 클리어 게이트 전압 및 VCCA는 공급조정된 4V로 양쪽에 접속된다. 이것은 VCC 전원으로부터 유도되며, 조정 전압(밴드갭 전압을 위해 참조)으로 인한 것을 제외한 전압은 안정되고 중첩된 노이즈의 비교적로 레벨을 갖게된다.

클리어 게이트의 경우에는 플로오팅 게이트상으로 직접 결합되므로 중요하다.

또 VCCA는 그 VCCA확산으로부터 플로오팅 게이트로 결합되므로 중요하다. -몇몇 EEPROM 트랜지스터에 있어서, 이 커패시터는 게이트 구조에 자기 정렬되지 않는 설치로 발생된 소오스/드레인 영역에 대해 증가된 게이트 때문에 하이로 될 수 있다. 판독중에 플로오팅 게이트상으로 결합하는 감소된 노이즈는 기록 및 재생중에 노이즈 레벨을 개선한다.

재생동작중에 어레이는 판독모드로 구성되고, CL은 하이를 취하며 노드 COLN 및 ASAMPN은 제5도의 T9를 경유하여 ARYOUT에 게이트된다. 또 재생중의 어드레싱은 순차적이므로, ARYOUT상의 신호는 샘플된 아날로그 파형으로 재구성된다.

암호해독 즉 인코딩을 재생 및 기록사이의 상이한 어드레싱 도표를 사용하여 실행될 수 있음이 주목된다.

사용자에 의해 주지된 차이점을 가정하면, 원래의 형태는 인코드된 재생정보에 억세스를 갖는 침해자가 아닌 사용자에 의해 재구성될 수 있다.

100신호의 열 구동기뿐만 아니라 참조열과 EOM(End Of Message)열(제1b 및 제5도 참조)를 기록하기 위한, 하나가 각 종단의 어레이, 2개의 추가적 열 구동기가 있다. 기준 열 구동기는 기본적으로 다른 열 구동기와 동일한 회로이다.

그러나, ASALOGIN 대신에 입력신호는 고정된 기준전압, VAGND이며 각 종단의 어레이에서 2개의 추가 열로 기록된다.

재생동작중에 기록된 기준전압은 ARYOUT와 함께 차동 증폭기로 입력된다.

이 목적을 재생 품질에 유해하지 않은 효과를 위해 보상하는 것이다.

재생품질은 열 구동기의 행에 인가된 샘플 및 홀드회로상의 상이한 홀드 시간( 및 그에 따른 상이한 누설양); 및 쓰레스홀드 온도 시프트로 인한 판독 전압에서의 충전양, 클리어 게이트에서의 충전양과 혼경에서의 다른 충전양이다.

재생중의 신호 DIFREF는 기준 시스템에 의해 생성되고 전술된 차동증폭기에 의해 ARYOUT로부터 추출된다.

각 종단 어레이의 2개의 열은 회로설계 또는 물리적 레이아웃에 의해 존재할 수 있는 샘플 및 홀드 커패시터의 2개의 뱅크 행동하는 소정의 차분에 대해 허용되도록 사용된다. 총 4개의 기준 열은 제1스캔의 독출중에 독출되는데, 각 스캔중에는 2개의 열이 기록된다. 행에서 나머지 6스캔의 기록중에는 기준 행 구동기의 출력이 열에 접속되지 않는다. 기준 열 구동기는 그의 디코드 입력을 인접한 열 구동기에 속하는 열 레지스터 비트로부터 수신한다.

따라서 샘플 및 홀드 커패시터가 그 전압을 유지하여야 하는 시간길이는 인접 열 구동기의 홀드시간과 동일하게 되어 그 결과로서 누설로 인한 동일크기의 충전 손실을 받게 된다(이것은 물리적 구조의 국부적 비정규성으로 인하여 정확히 참값으로 될 수 없다; 그러나, 이는 대략의 경우이고 최소한 동일 기술을 표시할 것이다).

재생중에 어레이의 각 종단으로부터 기록된 기준전압이 기준 열로부터 판독되는 것은 아날로그 버퍼에 의해 버퍼되고 열 구동기의 행에 따라 연장하는 선형 레지스터(제5도 참조)의 각 종단에 접속된다. 따라서 선택된 열 구동기는 레지스터에 따른 레지스터 자신의 위치에서의 레지스터 탭을 노드 DIFRE에 접속한다.

그후 노드 DIRREF는 기억된 기준 전압간의 전압에 있게 되고 어드레스된 열의 기억시간의 길이에 비례하는 값을 갖는다(물리적 레이아웃에서 레지스터의 치수길이는 각각의 열 구동기에서와 같으므로 일단 내지 다른 종단의 레지스터 값이 열 구동기의 행 길이에 따라 선형으로 증가한다).

따라서 DIFREF상의 전압은 어드레스된 열 구동기의 샘플 및 홀드 커패시터에서 충전누설로 인한 전압 손실을 나타낸다. 열 구동기 및 결합된 기준 레지스터의 기능은 충전누설이 증가될 때 고온에서 특히 중요하다. 기준 시스템의 부가기능은 트랜지스터 쓰레스홀드 전압과 온도변화를 보상한다. 각 셀로부터 판독된 전압은 온도와 함께 가변되고 재생중에 ASAMPN의 레벨에 대한 충전으로서 측정된다.

모든 셀이 동일온도(제1접근으로서)에 있으므로 결과적인 DC시프트 전압으로 된다. 이것은 속도기록을 위해 특별한 중요하지 않지만, DC전압이 불변상태(몇몇 응용 기술의 경우)를 유지하는 것이 바람직하다면 기준 시스템은 차동 증폭기에서 감산 됨으로써 이를 보상한다.

2개의 기준 열뿐만 아니라 각 종단의 어레이에서 2개의 열을 추가한다.

이들 열은 디지털 값을 기억하고 종단의 메시지(EOM)를 표시하기 위해 사용된다.

데이터가 낮은 감지성의 디지털 형태이므로 열은 어레이의 출력에 위치된다.

또 이것은 기준 열이 모든 측면(아날로그 어레이의 나머지와 동일)상에서 메모리 셀을 갖도록 보장한다.

따라서 각 셀의 주변이 일치되고 일관된 제조공정 및 유사한 전기 조건을 허용한다. 이는 기준 열에 대해 중요하지만, EOM열에 대해서는 그렇게 중요하지 않다.

EOM은 다음 방법으로 가능하다.

제어핀(또는 PD)으로부터 요구에 의해 종결될 수 있다.

입력논리는 이 요구를 열 구동기에 전송하고 고전압 프로그래밍 펄스를 EOM열로 통과한다. EOM셀은 완전히 삭제되거나 또는 입력논리로부터 EOM요구를 수신할 경우 모든 이용가능한 고전압 펄스를 수신한다.

25msecs의 메시지 길이 증분이 적절한 것으로 간주되어 종단 메시지는 모든 제2스캔마다의 종단에서 허용된다.

이것은 모든 행에 대해 4개의 가능한 EOM위치가 있는 것을 의미한다.

4개의 EOM열에 있어서 간단한 원-핫(one-hot)할당이 설치되는 것이 이용가능하다. 또 종단 메시지용 위치를 인코드하는 것도 가능하다.

종단 메시지의 위치분해도가 12.5msecs(스캔)인 경우 3개의 열 및 8개의 가능한 프로그래밍 조합이 활용될 수 있다.

택일적으로 8열이 사용가능하며, EOM위치를 결정하는데 필요한 디코딩으로 되지 않는다. 기록동작동안에 EOM열 구동기는 입력논리로부터 EOM요구가 수신될 때마다 고전압 펄스를 통과한다. 이는 열 멀티플랙서에 의해 선택된 경로에 좌우되는 4개의 가능한 EOM열중 어느 하나만을 가리킨다.

그러면 기록동작은 독출회로를 디스에이블함으로써 종료된다.

그결과 종단 메시지에 어드레스된 셀을 제외한 기록 메시지의 완전한 지속기간을 위해 삭제된 EOM셀을 갖게된다. 이 셀은 프로그램된다.

재생동작중에 EOM열은 연속으로 감시된다.

그들은 어레이의 나머지와 동일한 판독구성으로 접속된다.

프로그램된 셀이 어드레스되면 하이레벨은 검출되고 이 신호는 입력논리로 전달된다.

재생은 제어회로의 상태에 좌우됨을 따라 자동으로 종료될 수 있다.

조건이 검출되었음을 지시하기 위해 로를 취한다.

이것은 외부 제어에 의해 주지된 종담 메시지 어드레스(위치)의 필요성을 제거한다. 외부 제어기는 스타트 어드레스로부터 재생되도록 하는 바람직한 실시예를 간단히 명령하며 종단 메시지 및/또는 신호, 이 조건은출력을 펄스함,에서 칩이 자동적으로 정지되게 할 것이다.

셀의 초과행은 열구동기에 대해 어레이의 대향 종단에 포함된다.

이러한 행, 이하 트림행(trim row)이라 함, 은 어레이 즉 특별한 검사모드 동안에만 턴온되는 트랜지스터 세트를 통해 열 및 특별한 행 구동기에 접속된다. 이 검사모드에서는 트림행이 선택되어 기록될 수 있으며 열 구동기를 통해 판독된다.

이 검사모드에 장치가 있지 않은 경우, 트림행은 판독모드로 구성된다.

트림 행내에 몇몇 셀은 트림 비트를 제공하기 위해 가중된 차동증폭기, 전술된 바와 같이, 입력에 쌍으로 접속된다.

행내의 다른 비트는 검사모드에서만이 억세스 되기 위한 정보-아날로그 또는 디지털 형태중에서 기억하기 위해 이용가능하다. 초과행을 사용하는 장점은 기존의 기록회로(열 구동기 및 X 전치-디코드)가 사용될 수 있는 것이다.

트림 비트는 병렬 출력의 형태로 트리밍 회로망에 의해 연속적으로 요구된다.

이러한 배열은 대형의 부가적 하드웨어에 대한 필요성이 없이 제공된다.

칩에 대한 트리밍은 단일 타임베이스로부터 유도된다(제7도의 블록도 및 바람직한 회로의 제8도를 참조). 외부소자를 갖지 않는 온-칩 오실레이터는 모든 요구된 클럭 및 트리밍 신호를 구동하는데 사용된다. 명목 출력 주파수는 512Khz이다. 입력핀은 외부 클럭 또는 타임베이스에 대한 칩을 동기화하기 위해 제공되어야 한다.

이 경우 외부 오실레이터는 수입 주파수의 존재를 검출하고 외부클럭을 512Khz출력으로 조종한다.

외부 동기화가 요구되지 않으면 외부클럭 핀은 전원 핀중 하나에 접속되고, 외부 오실레이터 블록은 내부 오실레이터를 512Khz출력으로 게이트한다.

내부 오실레이터는 릴랙션 형태이고 소정의 전류를 인가함으로써 소정의 전압으로 커패시터를 충전하는 원리로 동작한다.

전류 및 전압레벨은 기준 섹션-전압이 고정되고(VAGND)전류가 이용가능하지만 역전되는 것도 허용가능-으로부터 얻어진다.

사실 2개의 오실레이터는 한쪽 커패시터가 방전되는 동안 다른쪽은 충전되도록 사용되므로 스위칭을 수행하는 회로 섹션에서 보다 정밀한 방전전압 및 감소된 신호 전파지연을 제공한다. 오실레이터로부터의 출력은 640Khz계수기와 순차적인 트리밍회로나 샘플클럭에 의해 사용된다.

그러나, 추가된 검사논리를 통해 출력패드()에 순환되기도 한다.

정정 검사모드가 선택되어 오실레이터 출력이 EOM패드로 향할 경우 오실레이터 주파수가 측정된다. 가변 라파메터(이 경우에는 전류)는 오실레이터 주파수가 소정 값으로 될 때까지 적절한 트림 비트를 수정함으로써 조정된다.

이것은 물론 샘플주파수를 동일비율로 조정하고 전술된 바와 같이, 가변주파수가 필터 롤-오프 주파수를 설정하는 것과 동일한 소오스로부터 유도되므로, 필터특성이 오실레이터를 추적하고 동일 비율에 의해 변화된다.

오실레이터 주파수를 트림하는 능력은 동일 주파수 및 그에 따른 어레이의 최대 기록능력을 정확히 설정하게 허용한다.

또다른 장점은 샘플주파수가 그 적용을 적합하게 조정하도록 하는 것이다. 재생품질은 샘플 주파수(감소된 기록지속기간의 댓가로)를 증가시킴으로써 개선될 수 있다.

그러나 보다 긴 지속기간이 요구되는 적용의 경우에는 품질의 대가로 달성될 수 있다.

트리밍은 동일부분중 하나로부터 허용된다.

또한 오실레이터가 온도 및 전원레벨과 같은 다양한 동작조건에 걸쳐 안정되는 것이 중요하다. 재생 및 기록간의 샘플 주파수에서의 소정의 변동이 있을 경우 재생화질이 효과적이다.

- +/-2%가 음성기록용 최대 허용가능한 변동으로 여겨진다.

이 안정도는 기준 섹션으로부터 안정전류 및 전압출력을 사용하는 것을 제공한다.

제1A도에 도시된 바와 같이 외부 오실레이터로부터의 출력은 64Khz계수기로 향한다. 64Khz계수기는 8Khz 계수기용 클럭 입력을 차례로 생성한다.

따라서 8Khz출력은 열 레지스터 클럭펄스를 생성하기 위해 열 레지스터 클럭발생기(제1b도의 블럭도에서 COL, REG, CK, GEN.)에 의해 버퍼된다. 칩이 파우어 다운 또는 비선택될 때마다, 클럭발생기는 (100비트) 열 레지스터의 모든 단에 리셋을 인가한다. 모든 기록 또는 재생동작의 초기에는 클럭 발생기가 논리 1을 레지스터의 제1단에 적재한다. 각각의 순차적 8Khz클럭에 있어서 논리 1은 레지스터를 따라 시프트된다. 기타 단은 논리 0에 있다.

최종단의 출력은 열 멀티플렉서 계수기용 80Hz클럭을 생성하여 열 레지스터를 통해 논리 1이 반복하여 사이클되도록 제1레지스터 단으로 순환되기도 한다.

열 레지스터로부터의 논리 1은 열 구동기를 연속적으로 선택하며, 기록중에 샘플 및 홀드 커패시터로 샘플링하며 재생중에 열 구동기로부터 출력하기 위해 사용된다(열 레지스터 기능은(모듈러-100)계수기 및 디코더에 의해 수행될 수도 있다).

열 멀티플렉서 계수기는 모듈러-8 계수기이며 8:1 열 멀티플렉서에 입력을 제공한다. 캐리출력은 행 계수기용 10Hz 클럭을 생성하고 상태 디코드 및 제어블럭으로 사용되기도 한다. 상태 디코드 및 제어블럭은 열 레지스터, 열 멀티 플렉서 계수기 및 8Khz계수기로부터 입력을 수신한다.

그 목적은 하이레벨 트리밍 제어(혹은 매크로트리밍), 특히 기록 동작용으로,를 제공하는 것이다. 완전한 독출사이클은 하나의 완전한 행을 독출하는데 필요한 시간-클리어링은 소정시간에 어떤 모든 행을 수행한다. -에서 달성된다.

각 행에서의 8배, 또는 각각의 스캔(즉, 열 레지스터를 통하는 각각의 경로)의 경우 독출회로는 코오스 및 회전사이클을 실행하여야 한다.

따라서 트리밍에 있어서, 각각의 행 더욱이 각각의 스캔은 특별한 제어 시퀸스가 수행되는 동안 상이한 시간 슬롯으로 분배되어야 한다.

어드레스 회로의 상태는 이들 시간슬롯은 한정하는데 사용되고 그 결과로서 일어나는 클리어 코오스 및 파인사이클에 결합된 제어신호를 구동하는데 사용되기도 한다.

게다가 8Khz계수기에 의해 부분분배가 실행된다.

예컨대 각 샘플의 125마이크로초 중에는 열 구동기의 샘플 및 비교 동작사이에 인터리브된 고전압 활성도의 주기가 있다. 이들 상이한 활성도는 8Khz계수기로부터의 출력에 의해 생성된 신호제어에 따른 각 샘플주기로 발생된다.

모든 고전압 활성도는 중지되고 추가된 안정화 시간은 전기적 교란의 크기를 최소화 하기 위해 주어지기도 하며, 한편 비교적 대용량 커패시턴스의 고속스위칭이 보다 민감한 아날로그 동작과 함께 동시에 발생되도록 허용된 경우에 전기 교란이 발생한다.

분리된 고 전압 및 비교된 경우는 하나의 샘플 주기를 반드시 제한할 필요가 없다;

뿐만 아니라 하나의 샘플주기에서 각각의 경우가 반드시 완성될 필요도 없다. 예를들면, 클리어 펄스는 어떠한 비교없이도 10개의 샘플주기에 걸쳐 발생되며, 코오스 펄스 및 하나의 비교가 한 샘플주기에서 발생하며 2개의 파인주기 및 2개의 비교가 샘플주기에 있다. 이전에 형성된 각각의 모드내에 있는 제어신호(마이크로타이밍)의 파인 분해도는 64Khz계수기의 출력에 의해 실행된다. SA, SB, TA, TB 및 단시간 간격에서 스위치되는데 필요한 기타 신호같은 신호들은 64Khz계수기에 의해 제어된다.

열 멀티플렉서 계수기의 출력은 상태 디코드 및 제어 논리로 진행할 뿐만 아니라 입력논리(이는 스위치 디바운스(debounce)클럭으로서 사용됨), 행 계수기와 열 멀티플렉서 고전압 버퍼로 진행한다. 열 구동기를 열로 복합하기 위해서는 스위칭 트랜지스터를 구동하는 고전압신호를 사용할 필요가 있다.

레벨 시프트의 갯수를 최소로 하기 위해서는 멀티플렉서로부터의 출력이 레벨 시프트되고 멀티플렉서를 구동하는데 사용된 고전압 출력이 직렬접속된 수개의 트랜지스터를 통해 접속 경로를 선택한다.

행 계수기는 열 멀티플렉서 계수기로부터 10Hz출력에 의해 클럭된다.

또 어드레스된 A0 내지 A7에 의해 주어진 값을 사전 설정할 수 있는 2진 계수기가 있다. 논리레벨은 X-디코드를 구동하는 계수기의 최대유의 비트로부터 출력된다. 최소 2개의 유의 비트의 출력은 X전치디코드를 구동한다.

전치디코드의 출력은 선택된 출력이 독출시 CHV와 같고 판독시 MHV와 같은 값이 되도록 레벨 시프트된다. MHV는 충전 펌프로부터 내부적으로 발생된 약 12V의 전압이다. 비선택 출력은 저전압을 취한다.

선택된 X-디코드는 4개의 전치디코드 선을 어레이 행의 선택 게이트에 접속한다.

비선택된 X-디코드는 저전압을 다른 행에 접속한다.

저전압은 VSS일 수 있지만, 바람직한 실시예에 있어서는 약 1.5V - VSS보다 약간 큰 레벨로 선택되었다.

그 목적은 1) 1.5V에서 비선택된 행 선택 게이트를 가지며, 열 및 행 선택 게이트에 의해 형성된 드레인 영역에서 게이트된 다이오드 브레이크 다운에 의해 감산되도록 전류 경로를 통과함이 없이 열이 취해질 수 있는 전압은 상승시키며, 2) 상호접속층(절연을 위해 유전체에 걸친)과 소정의 박막-산화물 트랜지스터의 소오스 및 드레인 영역에 의해 형성된 소정의(전계)트랜지스터의 소오스 전압을 증가시키는 것이다.

소오스 전압을 소량으로 증가시키는 것은 종래의 레벨보다 큰 수개의 전압 레벨에 대한 소오스에 의해 형성된 채널영역내의 전도성을 생성시키기 위해 게이트의 기생적 트랜지스터에 필요한 전계쓰레스홀드 전압을 증가시키는 것이다.

상기 목적 1) 및 2)에 기술된 전류를 제거하는 것이 일반적으로 양호한 실시이지만, 어떤 경우에 있어서, 고전압의 소오스는 그 소오스가 소정의 고전압 레벨로 도달되지 않도록 할 수 있는 전류 소오스 능력과 불필요한 전류 부하를 제한한다.

총 40 X-디코드 회로가 있다(제 1a도 및 제1b도 참조).

각각의 X-디코드 회로는 4개의 전치 디코드 선을 어레이에 접속함으로써, 160행을 위해 어드레싱을 제공한다.

선택 게이트를 하이로 하여 독출 및 판독동작을 위해 어드레스된 행을 열에 접속한다. X-디코드를 클리어 레이트가 어드레스되도록 한다.

판독 및 프로그래밍을 위해 모든 클리어 게이트가 동일 전압을 취할 수 있다.

그러나, 특별한 행을 클리어하기 위한 경우, 행은 그 클리어 게이트를 하이로 취한 것만을 갖는다; 다른 것은 저전압(제6도)으로 유지된다.

실제적은 어려움은 디코드 회로가 메모리에 접속될 경우에 부딪히게 된다.

메모리는 각각 몇몇 트랜지스터(이 경우는 2개)로 구성되고 이들 트랜지스터의 물리적 크기를 감소시키기 위한 셀의 어레이이므로, 동일피치로 고정되도록 어레이에 인터페이스한 디코드 회로의 물리적 레이아웃을 수행하는 것은 어렵다.

열 구동기의 경우, 열 구동기를 8개의 열로 복합함으로써 실행되며, 따라서 8개의 열의 폭과 동일한 이용가능한 폭이 된다. X-디코드의 경우, 전치디코드를 사용하고 클리어 게이트용 구동회로를 어레이의 대향측에 위치시킴으로써 실행된다.

따라서, 선택된 게이트만이 X-디코드에 접속되고 그 선택 게이트는 클리어 게이트 구동기에 대한 입력으로서 사용되게 된다.

클리어 게이트 구동기 회로의 목적은 프로그램중에 0V를 모든 클리어 게이트에 인가하고, 클리어중에 선택 게이트를 클리어 게이트에 접속하고, 판독중에 4V를 선택된 클리어 게이트에 접속하고, 판독중에 0V를 비선택된 게이트에 접속하는 것이다.

전체 게이트를 감소된 부하로 하는 대신에 선택된 클리어 게이트만을 4V로 취하는 장점은 특히 단시간 간격에서 가속전압으로 안정되어야 하므로 4V를 발생하는 회로에 인가되는 것이다.

어드레스 입력 A0 내지 A7은 256의 어드레싱 커패시터를 갖는다.

그러나 전체행 갯수는 단지 160개이고, 여분 커패시터는 또다른 사용을 위해 놓여질 수 있다. 제어 입력 핀(PD,, 및)은 특정제어기능을 수행한다.

그러나 상이한 적용은 입력 또는 출력 핀으로부터의 상이한 행동이 양호할 수 있다. 미사용된 어드레스 커패시터는 핀의 기능을 수정하도록 하여 동일 설계를 갖는 상이한 적용의 필요를 만족시킨다.

상위단계의 어드레스 비트를 어드레스가 무효인지 아닌지 성립되도록 검사된다.

바람직한 실시예의 경우, 어드레스가 159이상이면 무효로 여겨질 수 있고 따라서, 하위단계의 비트가 상이한 제어선택사항은 선택하는 지시를 위해 사용된다.

사실상 최대 유의의 2비트 A6 및 A7만이 바람직한 실시에에서 검사된다.

하이 및 로 비트 모두 논리 1에 있으면 범위 192 내지 255에 해당 -하위 단계 비트 A0 내지 A5가 제어 선택사항(option)을 선택하기 위해 사용된다.

제9도는 바람직한 실시예에 사용된 배열을 나타낸다.

구성 비트는 유효 어드레스중에 그들의 디폴드 상태로 하여야 한다.

유효 어드레스를 위한 구성비트는 어드레스 입력에 의해 결정된다.

구성 비트값을 기억하기 위한 래치의 추가를 나타내는 변동이다.

여기서 장점은 구성비트가 기억되어 유효 어드레스를 사용하는 동작을 위해 이후에 사용되는 것이다. 기억 또는 사용될 경우, 추가된 유연성은 과도한 제어핀을 부가함이 없이 장치에 추가된다.

또 어드레스핀은 검사모드를 형성하기 위해 사용된다.

검사모드에 입력되기 위해 장치가 정상 동작 조건에서 발생하는 전압보다 큰 전압은 장치입력된(바람직한 실시예의 경우 제1a도의 A7핀) 중 하나에 인가된다.

고전압 검출기 회로는 고전압의 존재를 검출하는 입력핀에 접속되어 선택된 검사모드(모드들)를 이네이블하는 신호를 생성한다.

나머지 어드레스핀 A6 내지 A0은 선택된 검사모드를 한정하도록 사용된다.

검사모드의 목적은 장치를 검사하는데 필요한 시간길이를 감소시키고 둘째로 직접적으로 억세스 가능한 내부 회로모드로 억세스되도록 하는 2배가 된다. 제1범주에서는 특별한 패턴이 감소된 동작횟수의 어레이로 독출되도록 하는 검사모드이다.

이것은 행 및/또는 열의 그룹을 동시에 이네이블함으로써 실행된다.

예컨대 행계수기의 출력은 그들의 반전신호와 함께 모든 행과 동시에 또는 짝수 행 혹은 홀수 행중 어느 하나를 선택한 상태로 되어야 한다.

마찬가지로 열 계수기 출력과 그들의 반전신호도 역시 모든 열 또는 짝수 및 혹은 홀수 열이 열 구동기에 동시에 접속되어야 한다. 열 계수기의 조건을 한정하는 어드레스 입력상태가 행 계수기의 조건을 한정하는 상태로부터 독립되므로 각각에 대한 검사모드는 어떠한 조합, 예컨대 홀수 행과 짝수 열 그리고 그 반대로 선택될 수 있다.

이들 모드는 예컨대 수평적 스트립, 수직적 스트립 및 체커보드 같은 선택적 패턴이 상당히 감소된 시간 주기의 완전한 어레이로 기록되도록 한다.

어레이에 기억된 실제 전압은 샘플 및 홀드 커패시터로 부하된 아날로그 값에 좌우된다. 더욱기 클리어 또는 프로그램 사이클중에 어레이에 도달하는 고전압 펄스를 금지시키는 모드가 있다.

이들 모드에서는 모든 행이 선택되고 어레이가 완전히 삭제 또는 완전히 프로그램된다.

-대량의 삭제 및 대량이 프로그램.

상기 검사모드는 패턴이 신속하게 어레이로 적재되도록 한다.

또 증가된 속도에서 기억된 패턴을 판독하기 위한 설비가 있다.

재생중의 샘플율은 2개의 가능한 방법-기본적 시간축 주파수를 증가시키기 위한 외부 클럭 입력에 고속 클럭을 인가하거나, 및/또는 샘플 주파수를 생성하는 분배 체인의 일부의단을 바이패스하는 검사모드를 입력하는 방법에 의해 증가된다.

어느 경우이든지, 필터는 차동 증폭기의 출력을 전력 증폭기에 접속함으로써 재생신호 경로부터 제거된다.

이것은 필터가 출력 데이터율 이하의 주파수에서 대역 제한되므로 필요하게 된다. 또 검사모드는 필터입력 및 출력이 장치핀에 접속되므로 필터특성의 보다 직접적인 검사를 허용한다. 내부노드 VCCA 및 CHV로의 억세스는 이들 노드중 하나를 적합한 검사모드의 선택에 대한 장치된()에 접속한 고 전압 스위치에 의해 제공된다. 실제 기억된 전압 및 그들의 변동 측정을 편리하게 하기 위해 검사모드는 차동 증폭기로의 DIFREF가 VAGND를 발생하게 한다.

압력 논리는 입력패드PD,, 및에서 입력을 수신한다.

이들은 파우어다운,및의 약자이다.

또 입력은 내부신호-파우어-온-리셋(POR), 구성비트, LOVCC (VCC가 소정의 레벨이하일 때 활성화되는 신호), EOM열 출력 그리고 열 멀티플렉서로부터의 스위치 디바운드 클럭으로부터 수신된다. 입력논리에서 제어신호는 파우어 다운을 제어하는 다양한 IC부분, 다양한 블록의 이네이블 및 리셋, EOM표시기의 독출, 어드레스 입력의 래치와 기록 및 재생모드의 선택으로 분배된다.

구성비트는 다양한 제어 선택사항간의 옵션을 선택한다;가 에지 감지도 또는 레벨 감지도 인가; 행 계수기가 단지 기록 내지 재생 또는 재생 내지 기록부터의 변화에서만 또는 각 동작의 초기에서 리셋인가; 재생정지 또는 EOM열에서의 신호가 활성화될 때 계속되는가;출력 패드 펄스가 어드레스 계수기의 EOM 및 오우버플로우 또는 어드레스 계수기의 오우버 플로우에서만이 로인가; EOM표시기가 다음 메시지에 의해 보유 또는 삭제되는가; 그리고, 재생속도가 정상 또는 가속된 비율에 있는가.

이들 다양한 동작모드는 어드레스 핀의상태에 좌우되는 전술된 바와 같은 소정의 조합으로 선택될 수 있다.

가속된 재생율(또는 고속 순방향 모드)은 종단 메시지의 위치 또는 어드레스를 위치시키기 위해 외부 제어기에 의해 사용될 수 있다.

이 모드에서 구동 체인의 모듈러는 -바람직한 실시예의 경우 열 레지스터가 바이패스되고 100X의 가속 인자가 달성, 몇몇 단계를 바이패스함으로써 감소된다.

오디오 출력은출력 패드에서 펄스를 생성할 때까지 EOM표시기를 제외하고 디스에이블된다. 장치는 고속 순방향으로 배치되고 제어기는출력이 나타나는 외부 클럭펄스갯수의 시간 또는 기록을 측정한다.

다음 위치의 어드레스는 순차 메시지의 스타트 어드레스로 되고 시간 또는 클럭 계수로부터 계산될 수 있다. 따라서 이 어드레스는 어드레스 핀으로 입력되며, 어드레스 계수기가 이 값으로 사전 설정되며 이 점에서 재생되기 시작한다. 택일적으로 제어기는 특별한 메시지의 종단으로 신속히 이동되도록 고속 순방향모드를 사용할 수 있으며, 어드레스 계수기를 변화시키지 않고 다음 메시지의 정상적 재생을 시작하게 된다. 오디오 출력이 고속 순방향중에 디스에이블되므로, 오디로 출력은 다음 메시지의 스타트에서 시작된다. 이 방법으로 제어기는 메시지의 시작 또는 종단에 대응하는 어드레스 또는 어레이 위치의 기록을 가질 필요가 없다. 그대신 주지되어 요구되는 모든 것은 메시지가 나타나는 순서와 소정의 잉여 또는 잔여 EOM표시기가 없이 연속하는 기록이다. 이것은 연속적인 방법으로 메시지를 기록하거나 또는 기록중에 어드레싱의 주의 있는 운영에 의해 달성된다.

장치는 고속 순방향 모드(어드레스 계수기를 리셋팅)로 구성되고펄스를 나타내는 것으로서 제어기에 의해 계수된다.

소정의 메시지 이전에 메시지에 속하는펄스가 부딪히게 되어 칩이 디스에이블 되면 어드레스 계수기를 리셋팅함이 없이 정상 재생모드로 된다.

따라서 소정의 메시지는 다시 플레이된다.

그 배열은 고속 순방향 가속이 하이인 경우 검색을 초기화하고 재생을 시작하는 것 사이의 지연이 짧게 되도록 하는 것이 특히 유효하다.

또 입력 논리는를 하이로 하고 어드레스 계수기의 계수에 대한 손실이 없이 장치를 다시 이네이블함으로써 장치를 디스에이블 되도록 한다.

이는 재생중에 다른 형태의 기록장치에서 발견된 휴지특성과 유사하다.

파우어 다운 모드, 즉 PD핀이 하이, 동안에는 모든 가능한 단계가 아날로그 섹션에 대한 DC전류 바이어스 소오스를 턴 오프 하는 것을 포함한 전력 소비를 감소시키기 위해 취하여진다. 그러나, 파우어 업일 때에는 아날로그 전압 및 기준이 안정되도록 하는 유한 시간이 필요하다. 특히 외부핀(즉 MICIN 및 AGC)에의 접속은 구동을 위해 비교적 대용량의 커패시턴스를 가지며 상당히 긴 안정화 시간을 요구한다. 이들 전압 안정화는 기록이 형성되기 전에 갖는 것이 바람직하다.

PD를 로로 하여 파우어 다운이 된 후, 장치는 그 장치로 하여금입력에 응답을 허용하기 전에 안정화주기(25밀리초)를 제공하는 시간축 및 분배 체인을 사용한다.

입력 논리 및 아날로그 회로는 기록지속시간을 연장하기 위해 하나이상의 장치가 함께 접속(또는 순차 접속)되도록 한다. 제11도는 수개의 장치를 하나의 마이크로폰 AGC저항 및 커패시터와 확성기에 접속하는 아날로그 접속을 나타낸다.

일 장치의 ANAOUT는 각각의 다른 장치뿐만 아니라 그 자신에 용량성으로 결합된다. 하나의 전치 증폭기에 의해 구동된 장치의 개수는 ANAOUT핀을 구동하는 회로의 구동 능력에 좌우된다.

추가의 구동능력이 필요하면 외부 아날로그 버퍼는 ANAOUT핀과 결합 커패시터 사이에 접속될 수 있다.

마이크로폰과 닮지않고 확성기는 체인내의 제1장치에 접속되어야 한다.

모든 장치는 함께 파우어 업되지만, 하나의 장치만이 소정시간에 활성화된다.출력은 체인내에서 다음 연속장치의에 접속되므로 어떤 장치가 그 용량에 도달하고 어드레스 계수기가 최대유효 어드레스에 도달함으로써패드가 다음 장치를 선택하기 위해 로에 진행한다.

재생중에 장치가 활성화되는 변화없이 휴지 특성을 유지하기 위해 일단 장치가 용량에 도달되면상의 로레벨을 생성되도록 연속하여야 한다.

상기 접속 도표에 있어서 종단 메시지 표시기로 인한펄스는 금지되어야 하는 한편 이네이블 명령으로서 다음 장치에 의해 그 펄스가 해석될 것이다.

이는 구성 모드중 하나로서 장치에 대해 이용가능하다.

또다른 경우는 재생중에 용량에 도달하는 장치가 전력증폭이 멀티플렉서에서 발생하는 것으로서 발생한다.

더욱이을 로에 취하면, 멀티플렉서는 내부 소오스로부터 외부핀으로 스위치된다. AUXIN에서 SP+까지의 전력 증폭기의 이득은 단일하므로, 활성장치로부터 출력은 제1장치에 도달할 때까지 체인에서 각각의 이전 장치를 통과하여, 확성기를 구동한다.

전력 증폭기에 대한 AUXIN입력도 역시 장치가상의 하이레벨에 의해 해제될 때 선택된다. 이것은 반드시 필요하지 않는 종속 접속시스템의 다른 부품에 의한 전력 증폭기의 사용을 허용한다.

고전압 발생은 온-칩회로-외부 소오스를 제공하는데 필요없거나 또는 외부 조절 혹은 파형 형성에 의해 수행된다.

고속 오실레이터는 충전펌프-CHARGE PUMP, MHV 및 VDBL을 복합한 전압으로 입력되기전에 2-위상펄스 소오스를 생성하기 위해 버퍼된다.

위상 넌-오우버랩핑을 형성하도록 특별한 단계를 취하지 않는다; 그러나, 최적 동작은 위해 대향전압에서 2개의 위상이 소비되는 시간 지속기간을 최대로 된다.

시간주기중에 감지성 동작이 수행되며, 예컨대 샘플 및 비교주기, 고속 오실레이트가 감지성 노드에 결합된 노이즈의 크기를 최소화하기 위해 디스에이블된다.

신호 CHV를 생성하는 충전펌프는 어레이로 독출되도록 하나가 사용된다.

그 펌프자체에서 제어 CHV로 형성된 시도는 없다;

제어는 2개의 분로소자-RAMP LIMIT회로와 HV INC에 의해 실행된다.

이들 2개의 분로 회로는 분로회로를 네가티브 전원(VSS)로 제어함으로써 전압조절 원리를 작동시킨다. MHV펌프는 고전압 노드의 게이트된 다이오드 브레이크 다운을 제거하는데 보조하도록 약 12V의 전압을 생성한다.

또 레이아웃 제약으로 인한 물리적 크기를 크게 형성할 수 없도록 트랜지스터 임피던스를 감소시키기 위해 판독경로에 사용된다.

예컨대 열 멀티플렉서 트랜지스터 및 선택 게이트는 전압 팔로우어 경로에서 불필요한 전압강하를 최소화하도록 낮은 저항으로 되어야 한다.

VDBL전압은 제어전압의 범위를 연장하는 MOSFET-R제어회로에 필요하다.

커다란 터널전류가 터널 산화물의 내구성을 감소시키는 것은 주지되어 있다(플로오팅 게이트상의 전압레벨의 수배는 삭제된 레벨에서 프로그램된 레벨로 그리고 그 반대로 변경시킬 수 있다)삭제/프로그램 사이클의 갯수를 증가시킴에 따라 삭제 및 프로그램 상태 사이의 쓰레스홀드 전압차는 감소되는 것으로 나타낸다.

디지털 메모리에 대한 특별한 문제는 사전결정된 프로그램 펄스를 인가하고 고정된 기준에 대한 셀 특성을 비교하는 것이다.

이것은 터널 전류를 생성하는 전계에 대항하여 생성된 터널 산화물의 전자 트래핑에 의한 것으로 여겨진다. 더욱이, 보다 큰 터널전류가 터널 산화물의 블로우 아웃에 대한 유사성을 증가시키는 것으로 여겨진다.

따라서 터널 전류를 최소로 하는 것이 바람직하다. 이것은 터널산화물에 인가된 전압변화율의 감소, 즉 CHV의 램프율의 감소에 의해 실행된다.

대립이 있음에도 불구하고 기억 분해도를 개선하기 위해 프로그램 사이클에서 가능한 최대의 고전압 펄스를 포함하는 것도 바람직하다.

-이는 CHV에 대해 고속 램프율을 암시한다.

RAMP LIMIT회로의 목적은 이러한 대립을 해결하는데 도움이 되도록 한다.

클리어펄스중에 어드레스된 셀은 프로그램된 조건 내지 삭제된 조건을 취한다.

터널 전류는 플로오팅 게이트 전압의 비교적 큰 변화와 터널 산화물에 인가된 커다란 전압차 때문에 하이로 될 것이다.

따라서 이 경우에 CHV를 느린 램프율로 제한하는 것이 중요하다.

-이는 플로오팅 게이트 전압이 클리어 게이트 전압과 작은 터널 전류를 느리게 증가시키는 트랙이 되도록 허용한다.

그러나, 코오스 프로그램 사이클중에는 셀이 프로그램밍 전압에서 증분변화를 받게된다.

플로오팅 게이트상의 대응 증분은 작고 터널 전류도 역시 작다.

따라서 코오스 프로그램 사이클의 경우, 터널 전류가 CHV의 피이크 전압의 작은 증분에 의해 제한되므로, 램프율을 제한할 필요가 없다.

램프는 아주 급경사로 형성될 수 있으므로 CHV 펄스폭이 감소되고, 그 결과로서 코오스 사이클에 포함될 수 있는 펄스의 갯수를 증가시킨다.

이와 유사하게 파인 사이클은 셀에 인가된 고전압의 아주 작은 증분을 가지며 동일 인수에 의해 램프율이 증가되고 펄스폭이 작아진다.

RAMP LIMIT회로의 목적은 현재의 제어모드(클리어, 코오스 또는 파인)-펄스폭 제어는 타이밍 회로에 의해 수행, 에 의해 좌우되는 가변 램프율을 제공하는 것이다. 램프 리미터의 개념과 실현회로는 다른 것들에 의해 디지털 EEPROMS에 사용되고 있다. 그러나, 여기서는 가변 슬로우프를 개량하고 또한 아날로그 바이어스 발생기로부터 전류기준을 사용한다.

램프율은 T1에 흐르는 전류에 의해 결정된다(제12도 참조).

CHV가 상승함에 따라 커패시터 C1는 T1의 드레인상에 전류를 결합한다.

이 전류가 T1드레인 전류보다 크면 T1드레인상의 전압은 증가한다.

T3은 턴온되고 CHV로부터 T4, T3 및 T2를 통해 VSS로 전류를 분로시킨다.

CHV전압이 제한된 소오스 전류(실제로는 실제적 충전 펌프 및 펄스 소으스에 대해 수십 또는 수백 킬로그램 정도의 높은 등가 내부 저항을 갖는다)를 가지므로 전압증가는 느려지기 시작한다.

이는 C1을 통해 전류를 감소시키고, T3의 게이트에 대한 전압을 감소시키며 CHV램프율을 증가시킨다.

회로는 C1를 통하는 전류가 T1을 통하는 전류와 동일하도록 실제로 안정화된다. T4의 목적은 게이트된 다이오드 브레이크다운 경로가 발생되지 않도록(이는 CHV에 의해 획득가능한 최대 전압을 제한한다)T3상의 드레인 전압을 제한하는 것이다.

T4는 그 게이트가 MHV에 있으므로, 이는 약 12V에서 차례로 유지된다.

게이트된 다이오드 경로를 생성하지 않는다. T2의 목적은 T3를 턴온하여 제한된 활성화가 시작되기 전에 도달하는 CHV의 전압을 증가시키는 것이다.

그 개량은 트랜지스터 T6 내지 T20으로 병합된다.

전류 기준 IRAMP는 전류 바이어스 발생기에서 수신되고 트랜지스터 T7, T8 및 T9으로 미러된다. 트랜지스터 치수는 전기 특성이 정합되도록 모두 동일하지만 각 트랜지스터에 연관된 소자구조의 갯수는 전류비율을 제공하기 위한 비율로 된다.

따라서 T7, T8 및 T9로부터 이용될 수 있는 전류는 각 트랜지스터를 형성하는 개별적 소자의 개수에 좌우된다. 트랜지스터 T11 내지 T19는 스위칭 트랜지스터이며 T7로부터 T9를 통해 T10으로 흐르는 이용가능한 전류를 이네이블 또는 디스에이블한다.

따라서 T10의 드레인으로 흐르는 전류는 신호,,,의 상태에 좌우된다. 바람직한 구현은:::에 대한 전류비율을 10:10:5:1로 생성하는 것이다. T10을 통하는 전류는 T1상으로 미러되어 CHV의 포지티브 진행성 램프율을 제어하게 된다.

전류미러는 VSS에 기준된 n-채널 트랜지스터에 설치될 수 있으며, n-채널 트랜지스터 또는 n 및 p-채널 트랜지스터에 설치된 스위치를 갖는다. 또한 제어신호는 반드시 특별한 모드로 지시될 필요는 없으며 - 입력신호의 코드된 세트가 인가될 수 있다. 다시말해 일반적인 설명이 비율된 전류 소오스의 세트로 될 수 있는데, 이들 전류의 각각이 한 트랜지스터로 선택적으로 향하여 램프제한회로로 미러되는 수단을 갖는다.

RAMP LIMIT회로의 다른 섹션은 T21 내지 T29와 C2로 구성된다.

이 섹션은 CHV램프다운의 비율을 제어한다. 램프다운 비율은 CHV에 접속된 대용량 커패시터를 방전함으로써 생선된 교란이 감소되도록 제어하는 것이 바람직하다.

그러나, 노드는 CHV펄스의 대다수에 대한 필요성이 보존될 때, 상당히 신속하게 (약 2μ초)방전되어야 한다.

따라서 방전 트랜지스터 T27 및 T28은 고전류 싱크 능력을 가져야 하며 그럼에도 불구하고 비제어된 방식으로 동작되지 않도록 하여야 한다.

램프다운 회로는 램프업 회로와 유사한 방식으로 동작한다.

회로가 제어될 때, C2를 통하는 전류는 T25를 통하는 전류와 동일하다.

신호가 로 레벨로 진행하여, T28의 게이트가 상승되어 CHV를 방전하도록 허용한다. CHV가 하강함에 따라 C2를 통하는 결합은 C2를 통하는 전류가 T25를 통하는 전류와 동일하도록 T28상의 게이트 전압과 CHV의 방전율을 유지한다.

독출 알고리즘은 각각의 코오스 펄스중에 고전압이 설치될 필요가 있으며, 클리어 및 파인 사이클중에 고정된 레벨에 있게 된다.

이 기능은 HV INC회로에 의해 수행된다. 그것은 제13도에 도시된 2진 계수기 및 아날로그 스위치와 제14도의 커패시터 및 비교기로 구성된다.

클리어 사이클중에 신호는 로 상태이다.

이는 6비트 계수기를 리셋하고, 모든 Q출력을 하이로 세트한다.

동시에 낸드 게이트의 출력은 스위치 SW0 내지 SW5의 위치에 좌우된다. -이들은 제조공정동안에 세트되고 이후에 변화될 수 없는 금속성 옵션이다.

신호 INCCK는 로에서 하이까지의 상태를 변화시킨다(각각의 고전압 펄스의 시작에서와 같다). -는 반전신호이며 INCCK와 넌-오우버래핑이다.

따라서 신호 INC0 내지 INC5는 낸드 게이트의 출력에 좌우되어 VAGND(1.5V)로부터 VSS까지 변화된다. -낸드 게이트 출력이 하이이면 INC출력은 VAGND에서 VSS까지 스위치된다; 낸드 게이트 출력이 로이면 INC출력이 VAGND에서 유지된다.

INC신호는 제14도의 CV0 내지 CV5에 인가되고, 커패시터 CF에 대한 입력은 VAGND 내지 VSS로 스위치되며, 이전에 VAGND에 충전된 비교기에 대하여 반전하는 입력은 해제되고, CHV가 동시에 변화되지 않으므로 비교기에 대한 반전 입력상의 결과적인 네가티브 전압전이가 있으며 따라서 그 출력PUMPEN은 하이로 진행한다.

이전에 VSS에 유지된 CHV는 현재 상승이 허용되지 않는다(RAMP LIMIT회로의 제어하에서). 이것은 포지티브 -진행 전압을 비교기의 반전입력에 결합한다.

충전결합된 크기는 CHV와 커패시터 CH의 프러덕트와 동일하다.

CHV는 비교기상에 결합된 포지티브 충전이 CV커패시터 및 CF를 통해 결합된 네가티브 충전과 동일할 때까지 계속하여 상승한다.

동시에 비교기 출력 PUMPEN은 로에 진행하고, CHV의 추가적 증가를 금지한다.

이것은 펌프를 금지하거나 또는 전압클램프 회로에 의해 실행된다.

전자의 경우, CHV전압의 하강(예컨대 누설로 인하여)는 PUMPEN을 하이로 진행시킬 것이며, 펌프를 이네이블하고 비교기가 스위치되도록 CHV를 이전의 레벨로 순환시킨다. 따라서 CHV전압은 INCCK가 첫째로 하이로 진행했을 때 비교기에 결합된 초기충전에 의해 결정되는 레벨에서 유지된다.

누설 또는 기타 원인으로 인한 충전 손실은 CHV의 안정한 조정을 위해 용량성 결합된 충전에 대하여 작아야 한다. -상당히 단기간이 포함된 경우(최대 수밀리초)고전압 펄스의 종단에서 펌프가 디스에이블되고, CHV가 램프다운되며 INCCK가 다음 펄스를 위해 준비된 로 상태를 취한다.

CHV의 최소레벨은 CV커패시터에 대한 모든 입력이 VAGND에서 유지되는 경우 즉 모든 계수기 비트가 리셋될 때,신호가 하이이고 모든 낸드 출력이 코오스 사이클의 시작에서 발생하는 것으로서 로에 있게 된다.

동시에 CHV전압은 CF 및 CH의 비율과 VAGND의 값에 의해 결정된다.

계수기는 코오스 사이클에서 각각의 고전압 펄스와 네가티브 진행펄스가 계수기의 대응 비트를 세트할 경우에 CV커패시터에 인가되기전에 증분된다.

CV커패시터의 값은 바람직한 증분을 CHV에 부여하도록 가중된다.

파인 사이클중에 계수기는 소정의 클럭 펄스를 수신하지 않으며 계수기 값은 코오스 사이클의 종단에서 얻어진 최대 계수로 유지된다.

각 코오스 사이클의 시작에서 리셋된다.

전압기준 VAGND는 밴드갭 기준으로부터 구동되며 따라서 VCC 및 온도로 극히 안정할 수 있으며 연령 및 독출횟수에 의해 영향받지 않는다. 절대 전압 정확성은 적절하지만, 필요하다면 트림 비트의 사용으로 보다 정밀하게 형성될 수 있다.

제15도는 상기 시스템의 기록 및 재생능력을 확장하기 위해 다음 집적회로를 캐스케이드하는 아날로그 접속을 나타낸다. 최 좌측 장치(장치1)는 마이크로폰, AGC 저항, AGC 커패시터, ANA IN 결합 커패시터 및 확성기에 접속된다(장치 1은 이 구성에서 단일의 칩 음성 기록 및 재생 시스템으로 기능할 수 있다).

다른 장치는 장치1의 ANA OUT를 커패시터를 통해 각각의 추가적 장치의 ANA IN핀에 접속함으로써 추가된다. 커패시터의 목적은 ANA IN핀에 존재하는 내부적으로 바이어스 기준레벨에 대해 a, c신호를 결합시키는 것이다. 각각의 장치가 그 자신의 기준레벨을 발생하므로, 커패시터는 기준레벨이 오프셋을 도입하지 않고 상이하게 되도록 허용한다. 그러나, 마이클로폰 및 AGC회로망은 소정의 장치에 연쇄적으로 접속될 수 있다.

ANA OUT는 모든 N장치를 대역 폭에 걸쳐서 구동할 수 있어야 한다; 구동할 수 없으면, 외부 버퍼는 구동 능력을 증가시키기 위해 사용될 수 있다.

스피커(확성기)는 장치(1)로 구동된다. 연쇄적으로 연속하는 장치는 선행 장치의 AUX IN에 연쇄적으로 접속된 SP+출력을 갖는다.

연쇄 접속에서 유일한 장치는 소정시간이 활성적인 것으로 간주된다.

장치 선택을 수행하는 제어방법은 이후에 설명된다.

기록시, 기록될 신호는 모든 ANA IN핀에서 표현되지만, 선택된 장치는 이네이블된 기록회로를 가지며 그 장치는 단지 신호를 메모리에 써넣는다.

재생시, 단일 선택된 장치는 멀티플렉서에 의해 출력버퍼로 향해지는 기억 출력을 갖는다 - 모든 다른 장치는 출력버터로 향하여진 AUX IN입력을 갖는다.

따라서, 장치(1)는 선택시, 확성기를 직접 구동한다.

모든 다른 장치는, 선택시, AUX IN, 버퍼, 및 연쇄적으로 선행하는 각각의 장치의 SP+를 통해 확성기를 구동한다. AUX IN,버퍼는 각각의 장치에서 SP+경로가 재생을 충족시키기 위해 단일하게 하여야 한다.

제16도는 다수의 장치에 대한 제어 접속을 나타낸다.

각 장치의(칩 이네이블)핀은 선행장치의(메시지의 종단)핀에 접속된다.

예외적으로 제1장치는 외부제어신호와 접속된핀을 갖는다.

이 제어신호는 요청 혹은 이네이블하여 동작이 간단한 푸시버튼 스위치 혹은 마이크로 처리기로부터 생성될 수 있다. 각 장치의 이네이블은 내부 로직에 의해 자동으로 수행되며, 어떤 외부 간섭 혹은 보조없이및핀을 간단히 접속한다.

기록 혹은 재생동작이 발생될 때, 내부 메모리의 번지 지정이 연속으로 실행된다.

각각의 샘플을 취한후 내부 계수기는 다음 메모리 위치 또는 그룹 위치를 어드레스 하도록 증분된다.

계수기가 최대 어드레스 위치에 대응하는 값에 도달할 때, 장치가 그 기억능력의 한계에 도달함을 표시하여, 제어 논리로 하여금패드가 로우에 진행하게 한다.

이것은 연쇄적으로 연속하는 장치가 선택된 장치로 되도록 지시한다.

연속장치의 선택은 최종 장치가 연쇄적으로패드를 로우에 되도록 할 때까지 계속된다. 이것은 시스템 제어기기에 대한 표시기로서 사용될 수 있으므로, 전체 시스템 능력이 소모된다 - 예컨대, 최종은 마이크로처리기로 복귀될 수 있고 LED 또는 몇몇 다른 시청각 가능한 표시기에 사용될 수 있다. 완전한 행동에 대한 수개의 변화가 가능하다. 시스템 요청이 포기, 즉 입력가 하이를 취하고, 동작은 다음 요청의 처음으로부터 종료 및 재시작된다. 선택적으로 그 동작은 이전에 종료된 위치에서 재시작할 수 있다 -그 시작에 대한 리셋은 다른 제어핀에 의해 실행된다.

여기서 도시된 일례를 들면, PD(파우어 다운)핀은 리셋 기능을 수행할 뿐만 아니라, 장치를 준비모드로 파우어 다운한다.

여기서의 예는 미국특허 제4,890,259호에 개시된 것으로, 기억 영역에 기억하는 동안 다수이 샘플 및 홀드 회로를 사용한다. 이것은 디지털 비휘발성 메모리의 페이지 모드와 다소 유사하며, 따라서 수행되어야 하는 특별한 요구조건이 있게 된다.

재생시의 절차는 아주 간단하다 -핀은 최종 기억된 샘플이 출력되고 다음 장치가 개입중단없이 계속될 때 로우를 완전하게 취한다.

사이의 미세한 타이밍, 내부 샘플클럭 및은 한 장치로부터 어떠한 불연속이 없이 계속되는 다음 양상까지 전이되도록 생성된다.

그러나, 재생시, 절차는 다소 복잡하다.

샘플 및 홀드 회로의 2개의 다중성은 샘플 및 홀드 회로의 한 다중성을 적재하는데 필요한 시간과 동일한 크기로 최종 샘플을 기록하기전에이 로우를 초래할 것을 요구한다. 이것은 샘플 및 홀드 회로가 능동적 기록 절차를 생성하기전에 적재되어야 하기 때문이다.

연속성을 나타내는 기록을 위해서, 새로이 선택된 장치에서 샘플 및 홀드 회로의 적재는 이전 샘플의 기록이 선행장치에서 시작되기전에 동시에 시작되어야 한다.

본 발명에 사용된 아날로그 기준 시스템 때문에, 본 발명은 예컨대 아날로그 메모리 어레이의 비휘발성 셀에 기억된 전압레벨같은 아날로그 정보로서 디지털 정보가 추가로 사용된다.

상기 인코딩은 디지털 에서 아날로그 변환기에 의한 메모리 칩을 분리하여 실행될 수 있거나, 또는 상기 인코딩을 메모리 칩에 제공하기 위해 칩이 수정될 수 있다.

디지털 정보는 비휘발성 아날로그 기억 어레이로부터 아날로그에서 디지털 변환기로의 아날로그 레벨을 표시하고, 니블 혹은 바이트 혹은 기타 디지털 정보의 조합같은 디지털 정보를 출력함으로써 아날로그 어레이로부터 회수된다.

디지털 에서 아날로그 변환기를 갖는 경우로서, 아날로그에서 디지탈 변환기도 역시 비휠발성 아날로그 메모리 어레이와 아날로그 기록장치와 동일한 집적회로상에서 제조가능 혹은 제조불가능하다.

다음,패드 혹은 터미널에서 나타나는 특별한 신호 또는신호는 장치의 동작모드에 좌우되며 다양한 특성을 갖는다.

특히,신호는 각 장치의 기억 공간내에서 종단되는 메시지의 종단에서 활성화(로우로 진행)되도록 정상적으로 프로그램된다. 그러나 캐스케이드 장치의 경우, 이 기능은 전술된 바와 같이 모드 제어에 의해 우선 디스에이블된다.

판독 모드에서,신호는 어드레스 계수기가 십진수 160에 도달할 때 로우로 되는 어드레스 계수기에 응답하는 오버플로우 신호로서 활성화된다.

따라서, 예시적으로 십진수 0 내지 159까지 기억 셀의 160선이 있게 되므로, 어드레스 계수기의 증분은 행 159의 최종 출력이신호를 로우로 토글한 후, 다음 장치를 연쇄적으로 이네이블한다(제16도 참조).

전술된 바, 기록 모드에서, 다수의 신호 샘플은 순차적으로 취해지며, 이어서 수반적 다수 샘플이 취해진 것으로서, 종래 다수의 샘플은 앞서서 기술된 순환 기록 처리법을 통해 메모리에 기록된다. 그 결과로서, 장치간의 연속 기록(연속하는 순차적 샘플링)을 위해, 종래 장치가 최종적 다수의 샘플을 메모리에 기록하는 것으로서 순차적 장치에 의해 샘플되도록 시작할 필요가 있다.

따라서, 앞서 기술된 예시적 실시예의 경우, 다음 장치(제16도 참조)의 CE신호는 종래 장치의 어드레스 계수기가 오버플로우(십진수 160)되기전에 12.5밀리초가 로우되게 할 필요가 있다. 그러므로, 기록 모드를 위하여 진보된 형태의 오버플로우로서신호는 번지지정 계수기와 열 멀티플렉서의 디코딩에 기초하게 되므로,신호는 기억 행렬의 최종 행중에서 최종 신호 기억 열의 어드레스후에 로우로 된다.

일단 로우로 토글되면,신호는 전술된 판독 및 기록 동작중의 오버플로우 신호를 사용하기 때문에 로우 상태로 유지되며, 파우어 다운(PD)에 대해 리세팅된다.

따라서, 기록 동작에서 입력신호의 샘플은 제1장치에 의해 연속으로 취해지며 동시에 다수의 샘플이 반복 기록법으로 기억되고 제1장치는 다음 장치가 초기의 다수 샘플을 취하는 것으로서 메모리에 대한 다수 샘플의 순환 기록으로 처리된다고 할지라도, 제2장치는 제1장치에 대한 샘플링의 완료시 갭이 없이 연속하는 샘플링을 픽업한다. 판독중에, 캐스케이드 장치의 동작은 한 장치가 완전히 판독될 때, 다음 장치가 연속적 판독, 양호하게는 장치-대-장치를 제공하도록 초기로부터 판독을 즉시 시작한다는 의미에서 간단하게 된다.

제15도에 있어서, 전술한 방법으로 기술된 장치의 캐스케이팅은, 마이크로폰, 전화 혹은 다른 아날로그 신호 출력장치에 단지 필요한 기록과, 상기 장치에 부착된 확성기에 단지 필요한 재생을 위하여, 동일한 장치의 단순한 캐스케이팅에 의해 실제적 지속 기간의 아날로그 신호의 기록 및 재생에 대해 예외적으로 간단한 시스템을 제공한다. 재생을 위해, 확성기는 제1장치에 접속되어, 초기화에 대해 제1장치에 기억된 아날로그 정보를 재생하고, 제2장치등에 기억된 정보에 의해 즉시 추종되고, 멀티플렉서(제15도)는 각각의 장치에서신호가 오버플로우시 로우로 될 때 장치의 출력에서 AUXIN입력으로 시프트한다.

각각의 장치에서 전력증폭기의 이득이 균일하므로, 다수의 장치의 출력이 제1장치에 대해 반대가 되는 데이지 체인(daisy chaining)은 소정 신호의 유의 손실(혹은 이득)을 초래하지 않는다. 기록용 입력에 관하여, 소정의 장치의 전치증폭기 및 자동 이득 제어부는 이러한 목적으로 사용될 수 있다.

다수 장치의 제어에 관하여, 간단한 형태의 장치의 제16도에 예시된다.

완전한 재생 및 기록제어능력은 본질적으로 단지 3개의 신호, 즉 하이로의 진행에 대해 최소 전력분배 모드로 모든 장치에 있는 파우어 다운신호(PD) 및, 로우로의 진행에 대해, 제어신호의 상태에 따른 기록 또는 재생모드용의 장치를 준비하는 신호가 요구된다.

파우어 업과 기록/재생신호의 적절한 세팅의 경우 재생 또는 기록은 모든 캐스케이드 장치의 전체 능력 또는 부착적 파우어 다운이 도달할 때까지 다른 것에 잇따른 한 장치의 기록 또는 재생을 가지고,을 로우에 인출함으로써 개시된다. 바람직한 실시예에서 각각의 장치는 다른 능력을 갖는데, 예컨대 다른 모드에 의해 이네이블된 것으로서 기억용량의 중간점에서 메시지의 종단을 신호하며, 제15도 및 제16도의 캐스케이팅을 위한 모드 세팅은 무효 어드레스 공간 즉 어드레스 160 및 그 이상의 사용에 의해 세트된 모드로 되고, 전술한 바와 같이, 제16도에 예시된 것으로서 바람직한 실시예에 사용된 특징 어드레스는 2진수 어드레스 1110 0100또는 십진수 228이 되는 VCC또는 접지에 각각의 어드레스 비트를 결합한다.

본 발명의 바람직한 실시예가 여기서 상세히 기술되고 개시되어 있지만, 이 분야에 숙련된 기술자에게는 본 발명의 정신 및 범위를 벗어남이 없이 형성될 수 있는 형태 및 상세의 다양한 변경이 명백할 것이다.

Claims

각각의 장치의 지속기간 이상으로 연속하는 기록 및 재생 지속기간을 연장하는 캐스케이드 아날로그 기록/재생장치에 있어서, 복수의 집적회로 기록/재생장치를 포함하며, 각각의 기록/재생장치는, 각각이 입력신호의 샘플을 기억하는 복수의 기억 셀; 신호입력단자와 복수의 기억 셀에 결합되고 입력신호의 샘플을 기억 셀에 제공하는 입력수단과; 복수의 기억 셀에 결합되고 그의 출력이 제1출력단자에 결합된 제1입력을 가진 멀티플렉서를 포함하고, 멀티플렉서가 기억 셀을 제1출력신호에 결합하도록 세트될 경우 기억 셀로부터 제1출력단자까지 판독되는 것으로서 입력신호의 기억된 샘플을 제공하며; 제2입력으로서 멀티플렉서에 결합된 보조입력단자를 포함하고, 멀티플렉서가 보조 입력단자를 제1출력단자에 결합하도록 세트될 경우 보조입력단자와 제1출력단자 사이의 이득은 거의 1로 되며; 장치의 기억 셀에 기억된 샘플이 재생될 경우 제1입력은 제1출력에 멀티플렉서로 하여금 결합하게 하고, 장치의 최종 기억 셀에 기억된 샘플이 재생된 후 보조 입력단자를 출력단자에 결합하도록 멀티플렉서를 스위치하는 수단을 구비하고, 복수의 장치 각각을 신호입력단자에 결합하는 입력결합수단과; 선행 장치의 보조입력단자에 결합된 제1출력단자를 가진 첫번째 이후의 각각의 복수의 장치와; 입력결합수단을 신호원에 결합하는 수단과; 제1장치의 제1출력단자에 결합된 아날로그 신호이동수단을 포함한 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제1항에 있어서, 신호원은 마이크로폰인 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제2항에 있어서, 신호이용수단은 오디오 스피커인 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제3항에 있어서, 복수의 집적회로 기억/재생장치 각각은, 제2출력단자와; 제1 및 제2출력단자에 결합되어 동일 진폭 및 대향 위상의 신호를 제공하는 수단을 포함하며; 스피커 수단이 장치의 제1 및 제2출력단자 사이에 직접 결합된 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제1항에 있어서, 복수의 기록/재생장치 각각은 자동이득제어회로를 구비하며, 자동이득제어회로의 입력은 자동이득제어회로 입력단자에 결합되고 자동이득제어회로의 출력은 자동이득제어회로 출력단자에 결합되며; 하나의 장치에 대한 자동이득제어회로 입력단자는 신호원에 결합되고, 그 장치의 자동이득제어회로 출력단자는 입력결합수단에 결합된 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
각각의 장치의 지속기간 이상으로 연속하는 재생 지속기간을 연장하는 캐스케이드 아날로그 재생장치에 있어서, 복수의 집적회로 기록/재생장치를 포함하며, 각각의 기록/재생장치는, 각각이 입력신호의 샘플을 기억하는 복수의 기억 셀과; 복수의 기억 셀에 결합되고 그의 출력이 제1출력단자에 결합된 제1입력을 가진 멀티플렉서를 포함하고, 멀티플렉서가 기억 셀을 제1출력신호에 결합하도록 세트될 경우 기억 셀로부터 제1출력단자까지 판독되는 것으로서 입력신호의 기억된 샘플을 제공하며, 제2입력으로서 멀티플렉서에 결합된 보조입력단자를 포함하고, 멀티플렉서가 보조 입력단자를 제1출력단자에 결합하도록 세트될 경우 보조입력단자와 제1출력단자 사이의 이득은 거의 1로 되며; 장치의 기억 셀에 기억된 샘플이 재생될 경우 제1입력은 제1출력에 멀티플렉서로 하여금 결합하게 하고, 장치의 최종 기억 셀에 기억된 샘플이 재생된 후 보조 입력단자를 출력단자에 결합하도록 멀티플렉서를 스위치하는 수단을 구비하고, 선행 장치의 보조입력단자에 결합된 제1출력단자를 가진 첫번째 이후의 각각의 복수의 장치와; 제1장치의 제1출력단자에 결합된 아날로그 이용수단을 포함한 것을 특징으로 하는 캐스케이드 아날로그 재생장치.
제6항에 있어서, 신호이용수단은 오디오 스피커이며 기억 셀에 기억된 샘플은 오디오 신호의 샘플인 것을 특징으로 하는 캐스케이드 아날로그 재생장치.
제7항에 있어서, 복수의 집적회로 기록/재생장치 각각은, 제2출력단자와; 제1 및 제2출력단자에 결합되어 동일 진폭 및 대향 위상의 신호를 제공하는 수단을 포함하며; 스피커 수단이 장치의 제1 및 제2출력단자 사이에 직접 결합된 것을 특징으로 하는 캐스케이드 아날로그 재생장치.
각각의 장치의지속기간 이상으로 연속하는 기록 및 재생 지속기간을 연장하는 캐스케이드 아날로그 기록/재생장치에 있어서, 복수의 집적회로 기록/재생장치를 포함하며, 각각의 장치는, 입력신호의 샘플을 기억하고 칩 이네이블 신호에도 동일하게 응답하여 재생되는 복수의 기억 셀과; 입려긴호의 샘플을 순차적 기록 또는 재생하도록 이네이블 신호를 수신하는 이네이블 단자와; 입력신호의 최종적 기억 기능 샘플이 기록중에 취해지거나 또는 최종 기억된 샘플이 재생시에 판독되도록 활성화된 경우 종단 메시지 신호를 제공하는 종단 메시지 단자를 포함하고; 최종 캐스케이드 장치가 아닌 각각의 장치의 종단 메시지 단자가 다음 장치의 이네이블 신호에 결합되고, 기록 또는 재생에 대하여, 제1의 캐스케이드 장치는 이네이블 단자상의 신호에 의해 이네이블될 때, 입력신호 또는 재생신호의 샘플을 취하여 기록하고, 각각의 장치의 종단 메시지 신호가 다음에 연속하는 캐스케이드 장치를 이네이블하여 샘플의 기록 또는 재생이 장치에서 장치로의 진행이 비인터럽트되는 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제9항에 있어서, 각각의 장치는 비활성화될 때 장치의 전력 소비를 감소시키는 파우어 다운 단자와, 재생/기록단자를 추가로 포함하며, 재생/기록단자에 대한 신호 상태에 좌우되는 재생 또는 기록용 장치를 세트하고, 모든 장치의 파우어 다운 단자가 함께 접속되고 모든 장치의 재생/기록단자도 함께 접속되며, 단일 파우어 다운 신호와 단일 재생/기록신호가 모든 캐스케이드 장치의 대응 상태를 제어하도록 사용될 수 있는 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제9항에 있어서, 각각의 장치에서 종단 메시지 단자상의 신호는 파우어 다운 단자에 제공된 신호에 응답하여 리셋되고, 단일 파우어 다운 신호 역시 종단 메시지 신호의 리셋에 사용될 수 있는 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제11항에 있어서, 각각의 장치에서 종단 메시지 신호 및 칩 이네이블 신호는 네가티브 논리 신호인 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제12항에 있어서, 각각의 장치에서 파우어 다운 신호는 포지티브 논리 신호인 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제13항에 있어서, 각각의 장치에서, 재생/기록신호는 재생/기록 포지티브 논리신호인 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제9항에 있어서, 각각의 장치는 복수의 기억 셀을 각각의 장치에 어드레스하도록 어드레스 신호를 수신하는 복수의 어드레스 단자를 포함하고, 어드레스 신호의 어드레스 범위는 복수의 기억 셀의 기억 능력을 초과하고, 어드레스 신호의 어드레스 범위내에서 적어도 하나의 어드레스는 유사한 장치를 가지고 캐스케이드 되도록 장치의 동작 모드를 세팅하는 복수의 기억 셀의 기억 능력을 초과하며; 각각의 캐스케이드 장치는 유사한 장치를 가지고 캐스케이드하도록 장치의 동작모드를 세트하는 어드레스 신호를 수신하기 위해 결합된 어드레스 단자를 구비한 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제15항에 있어서, 각각의 캐스케이드 장치는 다른 캐스케이드 장치의 동일한 각각의 어드레스 단자를 구비하며, 모든 장치는 유사한 장치를 가지고 캐스케이드 하도록 장치의 동작 모드를 세트하는 동일 어드레스 신호를 수신하는 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
각각의 장치의 지속기간 이상으로 연속하는 기록 및 재생 지속기간을 연장하는 캐스케이드 아날로그 기록/재생장치에 있어서, 복수의 집적회로 기록/재생장치를 포함하며, 각각의 장치는, 입력신호의 샘플을 기억하고 칩 이네이블 신호에도 동일하게 응답하여 재생되는 복수의 기억 셀과; 신호입력단자의 복수의 기억 셀에 결합되고 입력신호의 샘플을 기억 셀에 제공하는 입력수단과; 복수의 기억 셀에 결합되고 그의 출력이 제1출력단자에 결합된 제1입력을 가진 멀티플렉서를 포함하고, 멀티플렉서가 기억 셀을 제1출력신호에 결합하도록 세트될 경우 기억 셀로부터 제1출력단자까지 판독되는 것으로서 입력신호의 기억된 샘플을 제공하며; 제2입력으로서 멀티플렉서에 결합된 보조입력단자를 포함하고, 멀티플렉서가 보조 입력단자를 제1출력단자에 결합하도록 세트될 경우 보조입력단자와 제1출력단자 사이의 이득은 거의 1로 되며; 장치의 기억 셀에 기억된 샘플이 재생될 경우 제1입력은 제1출력에 멀티플렉서로 하여금 결합하게 하고, 장치의 최종 기억 셀에 기억된 샘플이 재생된 후 보조입력단자를 출력단자에 결합하도록 멀티플렉서를 스위치하는 수단을 구비하고, 입력신호의 샘플을 순차적 기록 또는 재생하도록 이네이블 신호르 수신하는 이네이블 단자와; 입력신호의 최종적 기억 기능 샘플이 기록중에 취해지거나 또는 최종 기억된 샘플이 재생시에 판독되도록 활성화된 경우 종단 메시지 신호를 제공하는 종단 메시지 단자를 포함하고; 복수의 장치 각각을 신호입력단자에 결합하는 입력결합수단과; 선행 장치의 보조입력단자에 결합된 제1출력단자를 가진 첫번째 이후의 각각의 복수의 장치와; 입력결합수단을 신호원에 결합하는 수단과; 제1장치의 제1출력단자에 결합된 아날로그 신호이용수단을 포함하고; 최종 캐스케이드 장치가 아닌 각각의 장치의 종단 메시지 단자가 다음 장치의 이네이블 신호에 결합되고, 기록 또는 재생시에 대하여, 제1의 캐스케이드 장치는 이네이블 단자상의 신호에 의해 이네이블 될 때, 입력신호 또는 재생신호의 샘플을 취하여 기록하고, 각각의 장치의 종단 메시지 신호가 다음에 연속하는 캐스케이드 장치를 이네이블하여 샘플의 기록 또는 재생이 장치에서 장치로의 진행이 비인터럽트되는 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제17항에 있어서, 신호원은 마이크로폰인 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제18항에 있어서, 신호이용수단은 오디오 스피커인 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제19항에 있어서, 복수의 집적회로 기억/재생장치 각각은, 제2출력단자와; 제1 및 제2출력단자에 결합되어 동일 진폭 및 대향 위상이 신호를 제공하는 수단을 포함하며; 스피커 수단이 장치의 제1 및 제2출력단자 사이에 직접 결합된 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제17항에 있어서, 복수의 기록/재생장치 각각은 자동이득 제어회로를 추가로 구비하며, 자동이득제어회로의 입력은 자동이득제어회로 입력단자에 결합되고 자동이득제어회로의 출력은 자동이득제어회로 출력단자에 결합되며; 하나의 장치에 대한 자동이득제어회로 입력단자는 신호원에 결합되고, 그 장치의 자동이득제어회로 출력단자는 입력결합수단이 결합된 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제17항에 있어서, 각각의 장치는 비활성화될 때 장치의 전력 소비를 감소시키는 파우어 다운 단자와, 재생/기록 단자를 추가로 포함하며, 재생/기록단자에 대한 신호 상태에 좌우되는 재생 또는 기록용 장치를 세트하고, 모든 장치의 파우어 다운 단자가 함께 접속되고 모든 장치의 재생/기록단자도 함께 접속되며, 단일 파우어 다운 신호와 단일 재생/기록신호가 모든 캐스케이드 장치의 대응 상태를 제어하도록 사용될 수 있는 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제10항에 있어서, 각각의 장치에서 종단 메시지 단자상의 신호는 파우어 다운 단자에 제공된 신호에 응답하여 리셋되고, 단일 파우어 다운 신호 역시 종단 메시지 신호에 리셋에 사용될 수 있는 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제23항에 있어서, 각각의 장치에서 종단 메시지 신호 및 칩 이네이블 신호는 네가티브 논리 신호인 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제24항에 있어서, 각각의 장치에서 파우어 다운 신호는 포지티브 논리 신호인 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제25항에 있어서, 각각의 장치에서, 재생/기록신호는포지티브 논리 신호인 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제17항에 있어서, 각각의 장치는 복수의 기억 셀을 각각의 장치에 어드레스하도록 어드레스 신호를 수신하는 복수의 어드레스 단자를 포함하고, 어드레스 신호의 어드레스 범위는 복수의 기억 셀의 기억 능력을 초과하고, 어드레스 신호의 어드레스 범위내에서 적어도 하나의 어드레스는 유사한 장치를 가지고 캐스케이드 되도록 장치의 동작 모드를 세팅하는 복수의 기억 셀의 기억 능력을 초과하며; 각각의 캐스케이드 장치는 유사한 장치를 가지고 캐스케이드하도록 장치의 동작모드를 세트하는 어드레스 신호를 수신하기 위해 결합된 어드레스 단자를 구비한 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.
제27항에 있어서, 각각의 캐스케이드 장치는 다른 캐스케이드 장치의 동일한 각각의 어드레스 단자를 구비하며, 모든 장치는 유사한 장치를 가지고 캐스케이드하도록 장치의 동작 모드를 세트하는 동일 어드레스 신호를 수신하는 것을 특징으로 하는 캐스케이드 아날로그 기록/재생장치.