JP3168342B2 - アナログ信号の録音及び再生用の集積回路システムと録音及び再生方法 - Google Patents

Description

【発明の詳細な説明】 〔発明の背景〕 1.産業上の利用分野 本発明はアナログ信号が複数個の記憶セルに直接記憶
され、且つ読出されるアナログ信号録音及び再生装置用
の集積回路と、録音及び再生方法に関する。

2.従来の技術 米国特許明細書第4,890,259号はアナログ入力信号が
複数回に亘って標本抽出され、その後、追加の標本が抽
出され、一時的に保持される際に、先行するアナログ信
号の標本セットが、各々が不揮発性の浮動ゲート記憶セ
ル、好ましくはEEPROMセルから成る複数個の記憶域もし
くは記憶セルへ並行してロードされる形式の不揮発性の
高密度集積回路アナログ信号録音及び再生システムを開
示している。このシステムでは、それぞれの記憶セルへ
の標本群の書込みは書込みパルスを反復的に印加し、そ
の後でそれぞれのセルの読出し動作を行って、各々のセ
ルに記憶された情報と、それぞれの標本及び保持回路に
保持された情報とを比較することによって行われる。連
続する書込み、読出し動作中に、書込みパルスは振幅が
増大され、最後の読出し動作でセルから読出された情報
がそれぞれの標本及び保持回路に保持された値と等しい
場合は、全てのセルへの書込みパルスは停止され、もし
くはセルへの結合が切り離される。連続的な書込み、読
出し動作に要する時間を確保するため、複数個の標本及
び保持回路が備えられ、従って同数の複数個のセルに同
時にロードし、もしくは書込むことができる。それでも
尚、備えることができる標本及び保持回路の数は実質上
限定され、又、集積回路である標本及び保持回路が一旦
抽出された標本値を正確に保持する時間の長さが限定さ
れるので、この並行ロード方式で記憶セルに標本信号を
書込むために利用できる時間の長さは限定される。この
ように、各々の書込み、読出し周期の時間量は有限であ
るので、同数の標本が再び抽出される前に終了でき、同
様にロードされなければならない前記の周波数が限定さ
れる。一方ではこのことによって、特に温度の変動、チ
ップ相互間の加工上の偏差等を考慮すると、各々の書込
みパルスによって達成でき、しかも記憶域の範囲の何れ
かの極端部分にあることがある標本を適正に記憶できる
記憶された情報の分解能が限定される。

米国特許明細書第4,627,027号は不揮発性の記憶素子
を使用したアナログ記憶及び再生装置を開示している。
ここに開示された装置は連続的な書込み、読出し動作が
所望のアナログ信号の記憶を行い、これを検証する反復
的な書込み手順とは対照的に、単一の書込み動作で各々
のセルに書き込む素子においてソース・フォロワー形の
浮動ゲート記憶セルを使用している。この特許で採用さ
れている実施例では、書込み回路は読出し回路と完全に
分離されているので、読出し中にロードの特性が変動す
ると、出力にも対応する変動が生ずる。理想的な場合に
は、定電流ロードでは歪みは生じないであろうが、現実
にはどのような実際的な実施形態でもたんらかの妨害が
生じてしまう。更に、読出しと書込みの条件が異なる
と、再生性能が著しく低下する。

本発明は米国特許明細書第4,890,259号に開示されて
いる種類の不揮発性の高密度集積回路アナログ信号録音
及び再生システムと比較して、多くの改良と、能力と性
能の拡大と、著しく高い集積レベルとをもたらすもので
ある。

〔発明の概要〕

性能が向上し、極めて高い集積レベルを有する不揮発
性のアナログ信号録音及び再生用の集積回路システム
と、その方法をここに開示する。この集積回路は単一チ
ップ上のプリアンプと、自動利得制御装置と、フィルタ
と、帯域ギャップ基準回路、トリミング、出力増幅器、
メモリ・アレイ、多重閉ループ標本及び保持回路、列ア
ドレス指定装置、列励振器、行デコーダ、アドレス・カ
ウンタ、主発振器を含む固定基準回路と、標本クロッ
ク、充電ポンプ、高電圧調整及び波形形成装置、低VCC
検出器、パワーオン・リセット、検査論理及び録音基準
回路を含むチップ機能タイミング回路とから構成されて
いる。このチップはフィルタをアンチエイリアシング
（antialiasing）入力フィルタまたは出力平滑化フィル
タとして使用し、又はフィルタ、プリアンプ及び（又
は）出力フィルタをカットアウトするために、且つ大容
量プログラミング・パターンを含む特別の検査モード用
に使用するために構成することができる。このシステム
は多くのエラー源を共通モードに置く書込み可能な不揮
発性のアナログ基準技術を使用しており、限定された電
圧範囲内での最大の出力をえ、又、スピーカに直接接続
できる両端出力を供給する。発振器とフィルタをトリミ
ングして、フィルタ特性が発振器の周波数と整合し、こ
れをトラッキングするようにトリム・ビットが用意さ
れ、又、メッセージ・マーカの絶対アドレス及びディジ
タル端のための装備が備えられている。プログラミング
は高い分解能用の多重レベルの反復的な書込み手順によ
って行われ、チップを直接的に縦続接続することができ
る。集積回路と、その動作の別の側面も開示する。

〔図面の簡単な説明〕

図1A、1B、及び1Cは共に本発明に従った集積回路アナ
ログ信号録音及び再生システムの好ましい実施例の構成
図である。

図２はある種のEEPROMセルを使用し、適当な温度係数
を有する最適な電圧基準及び電流基準を設定するため
に、前記セルを適正なディジタル値にプログラムできる
回路の基準生成ブロックにおけるトリミング階層のレベ
ル表現の構成図である。

図３はトリム・セル用の異なった重み付き検出技術双
対セルである。

図４は電流バイアス分布技術を示す回路図である。

図５は閉ループ標本及び保持回路と、しきい値損失及
びダイス相互間で生ずることがあるその他の非直線性
と、製造上の偏差を補償する関連する回路の回路図であ
る。

図６は本発明の双対レベルの反復的書込みに使用され
る回路の概略図である。

図７は本発明のクロック回路の構成図である。

図８は図７のクロック回路の回路図である。

図９は不当なアドレスを検出し、これを集積回路シス
テム用の構成ビットの制御に使用するための回路の構成
図である。

図10は構成ビットの値を記憶するラッチを付加した図
９の回路の変化形である。

図11は幾つかの素子を単一のマイクロフォン、AGC抵
抗体及びコンデンサに接続し、且つ録音及び（又は）再
生時間を簡単で有効な態様で拡張するために複数の素子
を縦列接続するためのスピーカに接続するためのアナロ
グ接続を示す。

図12は好ましい実施例で使用される高電圧逓昇、及び
逓降回路の回路図である。

図13はHV INC回路の２進カウンタとアナログ・スイ
ッチの回路図である。

図14はHV INC回路のコンデンサと比較器の回路図で
ある。

〔発明の詳細な説明〕

先ず図1A、1B及び1Cを参照すると、本発明の集積回路
の好ましい実施例の構成図が図示されている。図示した
回路はソリッド・ステート音響録音及び再生システムの
主要な回路を全て集積している。このシステムは３つの
主要部分から成っている。すなわち、アナログ入力及び
出力経路と、アナログ記憶アレイと、ディジタル制御及
びEEPROM支援回路である。電力は別個のVCC及びVSS給電
ピンからアナログ・セクションと、記録アレイ及びディ
ジタル・セクションとに供給される。この点に関して
は、構成図のレベル設計、回路設計、物理的なレイアウ
ト及びピン・アウト及び装置を役立たせる広範囲のレベ
ル設計によって、電源からだけではなく、別の信号から
誘発されるアナログ・セクションとディジタル・セクシ
ョンとの間のノイズ結合を最小限に抑制するように配慮
される。

アナログ・セクションはマイクロフォン及びスピーカ
との音響インタフェースを行う。ａ）録音経路と、ｂ）
再生経路の２つの別個の信号経路がある。アナログ・セ
クションは更に次のサブセクションに細分化することが
できる。すなわち、１）自動利得制御（AGC）を有する
プリアンプ及び利得セクションと、２）フィルタ・セク
ションと、３）出力増幅器セクションと、４）インタフ
ェース・セクションと、５）基準セクションである。

録音モード：録音モードでは、MICIN入力ピンと容量
性結合されたマイクロフォンは音響信号を低レベルのア
ナログ信号に変換する。この低レベルのアナログ信号は
AGC制御及び利得段を有するプリアンプを通過する。プ
リアンプと利得段も外部コンデンサを経て容量性結合さ
れている。プリアンプの出力はANAOUTピンであり、利得
段の入力はANAINピンである。容量性結合によって、プ
リアンプ段の増幅されたdcオフセット電流を阻止するこ
とによって、利得段の飽和を防止する。ANAOUT信号は別
の外部システムの要求に応じてプリアンプで増幅された
信号を出力するために利用できる。ANAIN入力はプリア
ンプを直接バイパスして既に調整された信号を録音する
ために利用できる。利得段の出力は録音経路内のフィル
タに向かい、更にピーク検出器に帰還する。ピーク検出
器は増幅された信号のピーク・レベルを検出し、AGCピ
ンでアースに接続された外部の並列の抵抗とコンデンサ
の組合せにピーク・レベルを保持する。次にこのレベル
はプリアンプに帰還せしめられて、負の帰還ループが生
成される。このループはマイクロフォン入力にて、ダイ
ナミック・レンジが大きい音響信号用のフィルタ・セク
ションへの入力における最高レベルを制限する。AGCピ
ンでの外部の抵抗とコンデンサの組合せによって、シス
テムの要求に応じてAGC回路網のアタック・アンド・レ
リーズ（動作開始及び復旧）の時間定数を変更すること
ができる。図1Aに示すようにAGCピンの位置に内部直列
抵抗を設け、これは外部コンデンサと共にAGC動作開始
時間を設定する。内部抵抗を使用することによって、外
部部品の数を縮減することができ、それでも尚アタック
・アンド・レリーズ時間定数の制御が可能である。上記
の全ての部品はAGCサブセクションを有するプリアンプ
と利得段を構成している。

フィルタ・セクションに向かう信号は「preampo」と
呼ばれる。増幅された信号「preampo」はその後、アナ
ログ・マルチプレクサを経てフィルタに向かい、信号
「filin」になる。次にフィルタは信号「filin」の帯域
を制限し、これを処理して信号「filo」を生成する。こ
の信号は次に別のアナログ・マルチプレクサを経てイン
タフェース・セクションに送られる。この時点で、信号
は「analogin」と呼ばれる。アナログ・マルチプレクサ
の目的は、フィルタを録音モード中はアンチエイリアシ
ング／帯域制限機能の状態にし、再生モードでは平滑化
機能の状態にすることにある。アンチエイリアシング／
帯域制限機能と平滑化機能の双方の目的のためにフィル
タを使用することによって、シリコン資源をより有効に
活用することができる。フィルタはMOSFET−RC第５等級
の低減Chebychef形のフィルタである。MOSFETトランジ
スタは抵抗のように動作するために、線形領域で適当な
ゲート電圧で作動される。MOSFET−Ｒの実施形態ではフ
ィルタ内でひずみが小さく、ダイナミック・レンジがよ
り大きい信号を供給するためにしきい値が低いMOSFET素
子が使用される。信号のひずみをより少なくするため
に、フィルタ内では完全な差分技法も使用される。この
差分技術を利用することによって更に給電に誘発される
ノイズの阻止にも役立つ。閉ループdc制御ループは全て
のMOSFET−Rsのゲートを、フィルタの時間定数に必要な
実効抵抗を生成する適切なレベルに保つ。このゲート電
圧「vcntrl」は基準サブセクション内の制御ループから
送られる。このループはオン・チップ発振器期間を有す
るフィルタの時間定数と２つのトラックを互いにロック
し、それによって標本抽出されたデータ・システムに適
用されるナイキスト基準に適合させる。「vcntrl」用の
dc制御ループに供給するためにチップへの供給電圧の３
倍の高圧電圧もオン・チップで発生され、従って、「vc
ntrl」は加工工程、温度及び給電電力の変動に応じて大
幅に広い制御範囲を有しているので、このゲート電圧は
電源によって制限されない。更に、アレイへの、又、ア
レイからの直接アクセスが可能であり、従ってフィルタ
をバイパスする試験モードもチップ上に実施されてい
る。それによってアレイの検査速度が促進される。

再生モード：再生モードでは、インタフェース・サブ
セクションが列励振器サブセクションからの２つの信
号、「aryout」と「difref」を受理する。これらの２つ
の信号は交換コンデンサ差動増幅器へと向かい、「aryo
ut」と「difref」との差に等しい標本抽出信号を生成す
る。この差分信号は標本及び保持回路に保持され、その
出力は信号「diffo」である。差動増幅器と標本及び保
持回路は図1Cの構成図に増幅器DIFAMPとして示されてい
る。

次に「diffo」信号はフィルタ・サブセクション内を
通過する。この時点で、フィルタが再生経路へと切換え
られ、略階段状の差分信号「diffo」で平滑化機能を行
うように、入力及び出力アナログ・マルチプレクサが設
定される。フィルタ・サブセクションの出力は次にパワ
ーアンプ・サブセクション内を通過する。この時点で信
号は「pwrin」と呼ばれる。

「pwrin」信号はパワーアンプ・サブセクションと結
合され、アナログ・マルチプレクサを通過する。このマ
ルチプレクサは「pwrin」信号又はAUXIN入力ピンのいず
れかがパワーアンプを通過するようにさせる。このよう
に、パワーアンプをシステムの出力増幅の必要性とは関
わりなく利用することができる。この機構によって更
に、録音と再生の継続期間を拡張するために多重のチッ
プを縦列接続することも補助される。パワーアンプ自体
は単一終端入力を受け、これを振幅が等しく、位相が逆
である２つの別個の出力信号に変換する。これらの２つ
の出力はSP＋及びSP−と呼ばれる。それによって、コン
デンサのような他の外部部品の必要なく、スピーカを２
つの出力に直接接続することが可能になり、同時に、ス
ピーカが同じ信号レベルの４倍の出力を変換できるよう
になる。それによって更に、信号のダイナミック・レン
ジが限定され、ひずみレベルが低いより大きい出力が得
られる。出力降下モード中に、パワーアンプの出力はア
ースへの低インピーダンス経路を形成するために低下さ
れる。これによって、機械的衝撃又は振動に起因するよ
うなスピーカの帰線作用に因るチップのラッチ・アップ
が防止される。パワーアンプへの入力はチップ使用可能
信号▲▼による制御下にある。パワーアンプ・セク
ションは多重チップの縦列接続を容易にするために単一
利得段であることが好ましい。

基準サブセクションはチップの要求に応じた全ての電
圧及び電流基準を付与する。このセクション内の回路は
分布された基準値を付与するためにチップの周囲に配設
されている。このセクションは更にフィルタの時間定数
と発振器の期間とをロックし、フィルタ・セクションに
MOSFET−Ｒゲート信号「vcntrl」を供給するdc制御ルー
プを含んでいる。基準値生成ブロックにはトリミング階
層を備えており、このトリミング階層は幾つかのEEPROM
セルを使用して、このセルを適正な温度係数を備えた最
適な電圧基準と電流基準を設定するための適当なディジ
タル値にプログラムすることを可能にする。図２はこの
トリミング階層の構成図を示している。利用できるEEPR
OMセルはトリム・セルと呼ばれ、磁心EEPROMアレイの一
部である。１トリム・ビットの値を設定するため、プロ
グラムされる異なる論理レベルの２つのセルが使用され
る。入力重み付きの差動増幅器がそれぞれの対のトリム
・セル用の検出増幅器として使用され、各トリム・ビッ
トの論理レベルを生成する。入力重みはトリム・セルが
本来のプログラムされていない状態にある場合に出力を
省略時のレベルに定義するために用いられる。双対セル
差分技法によって、チップの製造工程の偏差及びチップ
の寿命に亘ってより信頼性が高いトリム・ビット論理の
設定がなされる。図３は異なる重み付き検出技法を示し
ている。TXとTYは差分技術用に逆の値にプログラムされ
る必要がある一対のトリム・セルである。検出入力の一
つに電圧の重みが加えられる。それによって検出増幅器
の出力に省略時の値が設定される。出力を省略時の値と
は逆の値に設定するため、トリム・セルを経た検出増幅
器入力にはオーバライドする相反形の差分値がプログラ
ムされなければならない。SW＋およびSW−は本質的にト
リム・セルをアレイに接続し、その後、プログラミング
中に列励振器に接続し、検出中にアレイからトリム・セ
ルを遮断する。図２は温度係数が正の電流と帯域ギャッ
プ電圧発生器とを有している。最適な電圧「vref」を設
定するための５つのトリム・ビットがあるので、「vre
f」の温度係数は小さい。帯域ギャップのトリム・ビッ
トを変更することによって、「vref」について正の温度
係数又は負の温度係数の何れかを有するようにすること
ができる。帯域ギャップ・ブロックから、温度係数が正
の電流「PCT」も導出され、温度係数がゼロの電流ブロ
ックで使用される。このブロックは係数が負の電流ブロ
ックから係数が負の電流「NTC」をも獲得する。電流TC
トリミング・ビットは温度係数がゼロの電流ブロックへ
の温度係数が正と負の電流の加算の比率を制御する。実
際に、電流TCのトリミング・ビットの設定に応じて、出
力電流「ZTC」は正のTC又は負のTC又はゼロのTCの何れ
かであることができる。これらのビットは全て試験中に
設定され、特徴付けがなされていない製造工程の広範な
偏差を超えて仕様に合致し、性能を高めるためにチップ
をトリミングする能力を付与する。次に「ZTC」電流がM
OSFET−Ｒゲート信号「vcntrl」用の発振器及びdc制御
ループで使用される。更に再生中にアレイにバイアスを
加える、基準サブセクションの一部であるオン・チップ
の調整器も備えてある。このようにして調整された給電
「Vcca」はアレイ・セルの読出し中に給電に起因するノ
イズを阻止するのに役立つ。

全てのアナログ・サブセクションにより要求されるDC
作動ポイントのバイアスは図４に示した電流バイアス分
布技法を介してチップの周囲に分布される。実際に電流
はチップ上の一箇所から別の箇所に搬送される。これに
よって、通常は電力線でのIR降下と、チップでのミラー
トランジスタのしきい値の不整合に起因して問題が生ず
る、電圧バイアスの場合にあり得るような不正確なバイ
アス付与の問題は生じない。チップに組み込まれた回線
は動作モードに応じて、あるモード中に作動されないサ
ブセクションは電力が降下されるようにチップの電力散
逸を管理する。例えば、再生モード中はプリアンプと利
得段セクションが、又、録音モード中はパワーアンプ・
セクションがそれぞれ電力降下される。それによってチ
ップの平均電力散逸が低減される。チップは単一の5Vの
電源により作動するので、全てのアナログ信号用に、ア
ース基準電圧を供給する内部アナログ・アースも生成さ
れることに留意されたい。このアナログ・アース基準電
圧はシステム全体にひずみが最小の、最適な信号のダイ
ナミック・レンジを付与するように適正に選択される。
アナログ・アース基準電圧は「Vagnd」と呼ばれる。こ
こに開示している特定の実施例では、これはVssに対し
て＋5vである。

再度図1Cを参照すると、ANALOG INはメモリ・アレイ
へのアナログ入力として用いられる信号である。ANALOG
INは8Khzの周波数で双対の標本及び保持アレイへと標
本抽出される。シムコ氏の特許に開示されているように
（米国特許明細書第4,890,259）、２つのバンクの標本
及び保持コンデンサに順次格納が行われる。一つのバン
クには直列式に（同じ周波数で）ロードされるので、別
のバンクはその内容を並列式に書込み回路に出力するた
めに利用される。このようにして、ページ・モード形式
の書込み手順が同時に行われている間に、アナログ信号
が中断なく継続的に標本抽出される。

さて図５を参照すると、標本及び保持回路へのロード
はダイス相互間に生ずることがあるしきい値損失（及び
その他の非直線性と製造上の偏差）を補償する回路によ
って行われる。ANALOG INは増幅器を経て、列復号器に
よって使用可能にされる転送ゲート（TI及びT2、又はT1
及びT3）へと送られ、且つ、標本及び保持コンデンサ
（CSHA又はCSHB）へと転送される。T8は電圧フォロワー
・トランジスタT6及びT7用の装荷を形成する電流装填装
置である。増幅器の出力からは２つの経路が可能であ
る。すなわち、T1、T3、CSHA、T7及びT9を経る経路と、
T1、T2、CSHB、T6及びT9を経る経路である。Ａの側が用
いられる場合は、T2とT4はオフ状態に留まる。Ｂの側が
用いられる場合は、T3とT5はオフ状態に留まる。列復号
器によって、任意の一時点で確実に単一の標本及び保持
回路だけが選択される。トランジスタT1、T2/T3、T6/T
7、T9は帰還経路内にあるので、トランジスタを介する
電圧損失又は利得はいずれも、反転入力でのレベルがAN
ALOG INに等しくなるまで増幅器を調整する増幅器の動
作によって補償される。ループ動作が行われる電圧範囲
は記憶されるべき信号のダイナミック・レンジと等しい
か、それ以上でなければならない。ここに示した回路は
T1−T9用にＮ形トランジスタだけを使用している。この
ことは、信号のダイナミック・レンジがT1−T9を経たし
きい値の降下の累積によってVCC未満であることを意味
している。T1、T2、T3及びT9の代わりに損失がない転送
装置としてＮ形とＰ形のトランジスタを使用すると、低
いしきい値を使用した場合と同様に（例えばT6及びT7用
の本来の素子）、ダイナミック・レンジが拡大するであ
ろう。列復号器（もしくは列レジスタ）は標本抽出率と
等しい周波数で各々の標本及び保持回路を交互に選択す
る。信号SA,SB,TA及びTBは各バンクの標本及び保持コン
デンサが交互にロードされるように処理される。一つの
バンク内の（例えばバンクＡ内の）全てのコンデンサへ
のロードが終了すると、すなわち、列復号器がその上限
に到達すると、列復号器はその下限に戻り、その後で別
のバンクのコンデンサ（すなわちバンクＢ）がロードさ
れる。SAとSBはストローブ信号として機能し、標本抽出
周波数の期間よりも短い継続期間を有している。（125
μsec）の標本抽出期間毎に、TA（及びSA）又はTB（及
びSB）の何れかが高レベルにされて適宜のソース・フォ
ロワー・トランジスタをオンに切換え、これを制御ルー
プへと接続する。ループが安定するための充分な時間を
付与された後、SA（又はSB）は低レベルにされ、そこで
コンデンサはその蓄積された値を保持する。ここでTAと
TBはトグルされて、別のコンデンサに蓄積された値がソ
ース・フォロワー・トランジスタを経て、比較器へと至
る節点ASAMPNへと送られる。この時点で、蓄積された全
ての値は標本及び保持回路から比較器へと並列に出力さ
れる。

好ましい実施例では、100対の同様の標本及び保持コ
ンデンサとソース・フォロワー・トランジスタがある。
その結果、（100×125μsec）である12.5msec毎に、新
たな設定値が100個のASAMPN並列出力に出現する。従っ
て、書込み回路には次の設定値が出現する前にメモリ・
アレイに値を書き込むために12.5msecの期間がある。

図６を参照すると、書込み手順は列に高電圧パルスを
連続的に印加し、メモリを読出しモードに構成し、セル
から記憶された値を読出し、その結果をASAMPN以上の必
要な値と比較し、前記の値がASAMPNの値未満である場合
には、振幅を増大したパルスを用いて上記の手順を反復
する。向上した分解能を得るために、書込み手順は２段
階で行われる。それは粗周期及び微周期と呼ばれる。
（より簡略化された技法、すなわちSW2と、Vos加算器と
FV記憶コンデンサを除去し、粗周期だけを用いる技法で
もよい。しかし、粗周期と微周期の双方を用いることに
よって分解能が高まる。）最初に、ドレン（すなわち行
の節点）をVSSに保ちつつ、行のクリヤ・ゲートに高電
圧を印加することによって、行内の全てのセルがクリヤ
される。（好ましい実施例はアドレス指定された行だけ
をクリヤし、録音が次の行に持ち越されるた場合は、全
ての行の始端にクリヤ・パルスが印加されなければなら
ない。しかし、用途の条件が許すならば、全てのクリヤ
・ゲートを相互に接続し、書込み周期の始めに全ての行
に単一の高電圧パルスを印加することによってもアレイ
全体をクリヤすることができよう。）ラッチ及び使用可
能（開）SW1をセットするためにCLSETにパルスが印加さ
れ、コンデンサC1をVSSまで放電するために単一のパル
スがRCAPENに印加される。CENは粗周期全体に亘って高
レベルに保持され、微周期では低レベルに保持される。
すなわち、SW2は粗周期中だけ導通状態にされる。第１
の高電圧パルスがCHVに、ひいてはアドレス指定された
列に印加される。一つの選択ゲートだけが高レベルにあ
るので、アドレス指定されたセルのドレンに高電圧が印
加される。次にアレイが読出しモードに構成され、アド
レス指定されたセルの内容が列マルチプレクサを経てCO
LNへと読込まれる。リードバック（readback）モードで
は、VCCA節点が正の電圧にされ、CLが高レベルにされ、
負のレベル（この場合はVSS）への電流がセルに装填さ
れる。（CLは高電圧パルスの印加中は低レベルに保たれ
る。）COLNに増分Vosが印加された後、その結果がASAMP
Nと比較される。（比較器COMPが安定し、高電圧パルス
が割り込むことができる）適宜の時間を経た時点で、CO
MPENにパルスが印加され、ラッチへのリセット経路を使
用可能にする。（COLN＋Vos）がASAMPNの値よりも小さ
い場合は、ラッチのセット状態が保たれ、後続の高電圧
パルスが列に印加されるが、（COLN＋Vos）がASAMPNの
値よりも大きい場合は、ラッチはリセットされ、SW1が
開路され、それ以上の高電圧パルスは阻止される。セル
を最高レベルに対応するレベルに確実にプログラムでき
るように、（単調に増大するレベルの）充分に高い電圧
パルスが印加される。ラッチが一旦リセットされ、SW1
が開路状態に留まると、C1上の電圧はこの時点でリバー
ス・ダイオードとして機能するT2の動作によって、残り
の粗周期中、記憶された状態に留められる。従って、C1
に記憶された電圧レベルは列への最後の高電圧パルスを
生成したレベルである。粗周期の終端で、CLSET上のパ
ルスによってラッチが再びセットされ、別の一連の高電
圧パルスがCHVに出現する。粗周期ではパルスは大きさ
が継続的に増大するパルスであったが、微周期ではパル
スは全て最大振幅のパルスである。しかし、実際に列に
印加されるレベルは、C1に記憶された電圧によって定め
られる。この記憶された電圧値はコンデンサの底板に印
加された信号FVによって修正される。粗周期中、FVは固
定電圧（2V）である。微周期の始まりで、FVは0Vにさ
れ、その後微周期中に継続的に正の電圧（好ましい実施
例では2V）まで逓昇される。従って、微周期の最初の高
レベルの電圧は粗周期中の比較により生じた高電圧パル
スよりも2Vだけ低い。微周期の連続する各々の高電圧パ
ルスはFVの逓昇率によって定められる値だけ、以前のパ
ルスよりも僅かに高い。FVは必ずしも平滑な直線的な逓
昇信号である必要はなく、連続するそれぞれの高電圧パ
ルスで少量ずつ増分する階段状信号のような、継続的に
レベルが高まる信号でも同じ目的が達成されよう。それ
ぞれの高電圧パルスの印加後、セルは読出し構成に戻さ
れ、COLNがASAMPNと比較される。しかし、微周期中に
は、Vosは追加されない。（もしくはVosは0Vに保たれ
る。）セルに加えられる電荷の増分は微周期中は比較的
小さく、従って分解能と書込み精度が高まる。微周期の
ある時点でCOLNはASAMPNを超え、ラッチがリセットさ
れ、SW1の開路によって残りの高電圧パルスが阻止され
る。

微周期の終端は列レジスタがその最大値に到達する時
点、すなわち新たな標本のセットが標本及び保持コンデ
ンサに装填された時点と一致する。この時点でTA,TB,SA
及びSB信号の処理は反転され、並列ASAMPNの新たな設定
値が比較器に提示される。列マルチプレクサへの入力も
変更されるので、新たな組の列が列励振器に接続され
る。列レジスタが最小値から最大値へと移行し、最小値
へと戻る期間はスキャンと呼ばれる。次にこの手順が次
のスキャン、すなわち100組のセルについて反復され
る。全部で８つのスキャン（すなわち総計で800のセ
ル）の書込みが終了した後、行アドレスが増分され、新
たな行が選択される。この場合は、書込み手順の開始前
にクリヤ・パルスが印加されなければならない。

好ましい実施例を特に詳細に説明すると次の通りであ
る。

（列で）9Vで始まり、直線的に18Vまで増大する45の
粗パルス。高電圧粗パルスの逓昇率は420mv/マイクロ秒
であり、125マイクロ秒毎に109マイクロ秒のパルス幅が
反復する。

（列で）最高18Vの90の微パルス。（スイッチ及びT1
での電圧降下に因り、これはCHVでの約21Vに対応す
る。）逓昇率は840mv/マイクロ秒であり、パルス幅は47
マイクロ秒、反復期間は62.5マイクロ秒である。FVの逓
昇率は5.625ミリ秒で０から２ボルトである。（回路の
作製により分割後に有効な）Vosは0.2Vである。

プログラミングは必ずしも粗周期と微周期の極端で行
われるものではない。粗周期の始端では高電圧レベルは
0V以上の読出し電圧を生成するには低すぎる。（トンネ
リングを行ってもよいが、浮動ゲートが高度に消去され
ることがあり、高いエンハンスメントしきい値を有す
る。）ASAMPNレベルが最大（好ましい実施例では3V）の
列の場合でも、粗周期の終端では全てのラッチがリセッ
トされている。微周期の始端では、C1での2Vの減分に因
る高電圧の低下によって、トンネリング電流が極めて低
いレベルに降下する。同様に、微周期の上端では全ての
ラッチがリセットされている。粗周期と微周期のそれぞ
れの端ブロックでのこのような境界部分は極めて無駄で
ある。何故ならば、最低及び最高の高電圧レベルを粗周
期と微周期の双方で接近させることができれば、電圧の
増分が減少し、ひいては分解能が高まるからである。し
かし、トンネルしきい値、セル／コンデンサ比、及び実
際の製造環境で生ずることがある製造誤差によるセルの
プログラミング状態の変化と共に生ずるクリッピングな
しで、信号の完全なダイナミッグ・レンジを保証するた
めには、これらの境界部分を含めることが必要である。
可能な装飾手段としては、トリミングを用いてこれらの
境界部分と、関連する逓昇率、Vos等を調整することが
あろう。このようにして個々の特性に応じて条件を最適
にし、分解能の向上を達成することができよう。

列励振器で使用される比較器は1978年６月刊のIEEE
J.所収のYen S.Yee他著「ソリッド・ステート回路」29
4−298ページに記載されている種類の比較器である。こ
の比較器は（シリコンを使用しているために）小型であ
るだけではなく、動作の自動取消しモードに因り、オフ
セットが極めて小さいという利点を有している。このこ
とは好まいし実施例では特に重要な意義がある。何故な
らば、列励振器の行を跨いで各比較器が不規則にオフセ
ットしていることは、このオフセット・パターンが録音
される信号に重複することを意味するからである。この
ようなオフセットは閉ループ書込み技法で補償される変
数ではなく、従って再生信号にも影響するものである。
例えば結合コンデンサへのクロックのフィードスルー
（送り込み）のような体系的なオフセットは、これが全
ての比較器について録音レベルのdcシフトを結果として
生ずる（最初の近似値に）等しいので問題にはならな
い。これが問題にならないのは、再生中に減算される基
準電圧に同じシフトがあるからである。

これまでの説明はソース・フォロワー構造のメモリ・
セルに基づいたものである。より一般的なインバータ形
の構造で作動システムを実現することも可能であるが、
その場合は直線性と分解能の損失が生ずるであろう。ア
レイからの信号は有効に反転されるので、書込みループ
はこれに適応する必要あがろう。すなわち、高電圧パル
スはCOLNがASAMPNより小さくなるまで列に印加され続け
ることになる。例えば、比較器への入力を切換えること
が可能であろう。アレイが読出し構造にされる際には常
に、選択されたクリヤ・ゲートは固定電圧にされる。こ
の電圧の値がクリヤ・ゲートから浮動ゲートへと結合さ
れる電荷量を決定し、従って、所定のセットのクリヤ及
びプログラム状態とセルの特性の読出し電圧の範囲を調
整するために利用できる。電圧はVCCA、すなわちソース
・フォロワー・セル用の正の電源にも印加される。好ま
しい実施例では、読出し中のクリヤ・ゲート電圧とVCCA
は双方とも4Vの調整された電源に接続される。これはVC
C電源から誘導されるが、調整（そのための基準は帯域
ギャップ電圧である）によってこの電圧は安定し、重複
するノイズレベルが比較的低い。クリヤ・ゲートの場合
は、浮動ゲートに直接結合されるのでこのことは重要で
ある。更にVCCA拡散から浮動ゲートへと結合されるので
VCCAも重要であり、ある種のEEPROMトランジスタでは、
注入がゲート構造と自動調心されないことにより、ソー
ス／ドレン面積が拡大するのでこのキャパシタンスが高
い場合がある。読出し中に浮動ゲートへのノイズの結合
が縮減されることによって録音及び再生中のノイズ・レ
ベルが向上する。

再生中、アレイは読出しモードに構成され、CLは高レ
ベルにされ、節点COLNとASAMPNは図５のT9を経てARYOUT
へとゲートされる。再生中のアドレス指定も逐次行われ
るので、ARYOUT上の信号は再構成された標本抽出アナロ
グ波形である。暗号化もしくは符号化は再生と録音では
異なるアドレス指定技法を用いることによって可能であ
ることに留意されたい。ユーザーがアドレス指定技法の
相違を承知していれば、オリジナル波形はユーザーによ
って再構成されることができ、第三者が符号化された再
生情報をアクセスすることによっては再構成することが
できない。

100個の信号列励振器に加えて、アレイのそれぞれの
端部に一つずつの、基準列とEOM（メッセージ終了）列
を書き込むための２つの付加的な列励振器を備えてい
る。（図1B及び図５を参照）基準列励振器は基本的に別
の列励振器と同一の回路である。しかし、ANALOGINの代
わりに、入力信号は固定された基準電圧VAGENDであり、
これはアレイの各々の端部の２つの付加的な列に書込ま
れる。再生中に、記録された基準電圧がARYOUTと共に差
動増幅器に入力される。その目的は、そうしない場合に
は再生性能を損なうことがある下記の作用を補償するこ
とである。すなわち、列励振器の行毎に標本及び保持回
路での保持時間が相違すること（ひいては、漏れ量が相
違すること）及び、しきい値温度のシフトに因る読出し
電圧の変化、クリヤ・ゲート電圧の変化、及び環境での
その他の変化である。再生中、基準システムによって信
号DIFREFが生成され、前述の差動増幅器によってARYOUT
から減算される。

アレイの各々の端部の２つの列は回路の設計、タイミ
ング又は物理的なレイアウトに因り生ずることがある２
つのバンクの標本及び保持コンデンサの性質の相違を許
容するために用いられる。全部で４つの基準列は最初の
スキャンの書込み中に、各スキャン中に２列ずつ書込ま
れる。行内の残りの６つのスキャンの書込み中、基準列
励振器の出力は列に接続されない。基準列励振器は隣接
する列励振器に属する列レジスタ・ビットから復号入力
を受理する。そのため、標本及び保持コンデンサがその
電圧を保持しなければならない時間の長さは隣接する列
励振器の保持時間と等しく、その結果、等しい量の漏れ
に因る電荷損失を被る。（これは物理的構造の局部的な
不規則さのために厳密には当てはまらないことがある
が、ほとんどの場合に当てはまり、少なくともそのよう
な傾向がある。）再生中、アレイの各端部からの記録さ
れた基準電圧は基準列から読出され、アナログ・バッフ
ァによって緩衝され、列励振器の行に沿って延びる線形
抵抗の各端部に接続される。（図５を参照）次に、選択
された列励振器が抵抗体のチップを、抵抗体に沿った独
自の部位で節点DIFREFへと接続される。このため、節点
DIFREFには記憶された基準電圧値の間にあり、アドレス
指定された列の記憶時間の長さに比例する値の電圧が加
わる。（物理的なレイアウトにおける抵抗体の寸法上の
長さは列励振器の各々で同一であり、従って、抵抗値は
列励振器の行の全長に沿って一端から他端まで直線的に
増大する。従ってDIFREF上の電圧はアドレス指定された
列励振器の標本及び保持コンデンサでの電荷漏れによる
電圧損失を表す。基準列と、関連する基準抵抗体のこの
機能は、電荷漏れが増大する高温下では特に重要であ
る。基準システムの付加的な機能は、温度によるトラン
ジスタのしきい値電圧の変化を補償することである。各
々のセルから読出された電圧は温度と共に変化し、再生
中にASAMPNのレベルの変化として知覚されるであろう。
全てのセルが同じ温度下にあるので（第１の近似値とし
て）、その結果、電圧にはdcシフトが生ずるであろう。
このことはスピーチの録音には特に重要であるが、（あ
る種の用途の場合のように）dc電圧を不変のままに保持
したい場合は、基準システムは差動増幅器での減算によ
ってこれを補償する。

２つの基準列の他に、アレイの各端部には付加的な２
つの列がある。これらの列はディジタル値を記憶し、メ
ッセージの終了（EOM）を指示するために用いられる。
データは感度が低いディジタル形式であるので、列はア
レイの外側に位置している。これによって更に、基準列
が（残りのアナログ・アレイと同様に）全ての側にメモ
リ・セルを有することが保証される。従って各セルの周
囲は同一であり、一貫した製造条件と、同一の電気的条
件が可能になる。これは基準列にとっては重要である
が、EOM列にはそれほど決定的なことではない。EOMは次
のように機能する。録音は制御ピン（▲▼又はPD）
からの要求によって終了することができる。入力論理が
この要求をEOM列励振器に伝送し、高電圧のプログラミ
ング・パルスがEOM列に印加される。EOMセルは完全に消
去されるか、又は、入力論理からのEOM要求が受理され
た場合は、EOMセルは利用できる全ての高電圧パルスを
受理する。25ミリ秒のメッセージ長さの増分が適切であ
ると考えられ、従って、メッセージの終了は第２のスキ
ャンの終了毎に可能になる。このことは、全ての行に４
つのEOM位置が可能であることを意味している。４つのE
OM列を活用して、簡単なワン・ホット割当が行われる。
更にメッセージの終了のための位置を符号化することも
可能であろう。メッセージ終了の位置の分解能が12.5ミ
リ秒（−スキャン）である場合は、３つの列と８つの可
能なプログラムの組合せを利用できよう。あるいは、８
つの列を用いることもでき、その場合はEOM位置を判定
するための復号は必要ない。その場合は、録音中に、入
力論理からEOM要求が受理される毎にEOM列励振器が高電
圧パルスを送る。このパルスは列マルチプレクサによっ
て選択された経路に応じて４つの可能なEOM列の一つだ
けに向けられる。次に書込み回路を使用不能にすること
によって録音が終了される。その結果、メッセージの終
端にアドレス指定されたセルを除いて（このセルはプロ
グラムされる。）、録音されたメッセージの継続期間全
体に亘ってEOMセルは消去される。再生中、EOM列は継続
的にモニタされる。これらの列は残りのアレイと同じ読
出し構造へと接続される。プログラムされたセルがアド
レス指定されると、高レベルの信号が検出され、この信
号は入力論理に転送される。再生は制御回路の状態に応
じて自動的に終了させることができる。▲▼ピン
は、EOM状態の検出を示すために低レベルにされる。こ
れによって外部制御機構がメッセージの終了アドレス
（位置）を知る必要がなくなる。外部制御装置は好まし
い実施例に対して、開始アドレスから再生を開始するこ
とを単に命令し、チップはメッセージの終了時に自動的
に停止し、且つ（又は）▲▼出力をパルスするこ
とによってこの状態を信号で指示する。

列励振器にはアレイの反対端に予備のセルの行が備え
てある。トリム行と呼ばれるこの行は特別の検査モード
中だけにオン切換えされるトランジスタのセットを介し
て、アレイ、すなわち列と特別の行励振器に接続され
る。この試験モードでは、トリム行と呼ばれる行が選択
され、列励振器を介して書込み及び読出しが可能であ
る。装置がこの検査モードにない場合は、トリム行は読
出しモードに構成される。トリム行内の幾つかのセルは
対隅で、前述のようにトリム・ビットを供給するために
重み付き差動増幅器の入力に接続される。行内の別のビ
ットは検査モード中だけアクセスされる、アナログ又は
ディジタルの何れかの形式の情報を記憶するために利用
できる。予備の行を使用する利点は既存の書込み回路
（列励振器及びＸ予備復号）を利用できることにある。
トリム・ビットは並列出力の形式のトリミング回路網に
よって継続的に要求される。この機構は大量の付加的な
ハードウェアを必要とせずに上記の機能を果たす。

チップのタイミングは単一のタイムベースから導出さ
れる。（図７の構成図と、図８の好ましい回路を参照）
外部部品を有していないオン・チップ発振器は必要なク
ロック及びタイミング信号の全てを導出するために使用
される。定格出力周波数は512Khzである。チップを外部
クロック、すなわちタイムベースと同期することが必要
な場合に備えて入力ピンが備えてある。この場合、外部
発振器ブロックが入り周波数の存在を検出し、外部クロ
ックを512Khzの出力へと向ける。外部クロックとの同期
が必要ではない場合は、外部クロック・ピンは何れかの
給電ピンに接続され、外部発振器ブロックは内部発振器
を512Khzの出力へとゲートする。

内部発振器は緩和形の発振器であり、特定の電流を供
給することによってコンデンサを特定の電圧に充電する
原理で動作する。電流と電圧の双方のレベルは基準セク
ションから得られ、電圧は固定電圧（VAGND）であり、
電流は可変電流であるが、その逆でもよい。実際には２
個のコンデンサが使用され、他方のコンデンサの充電中
に一方のコンデンサの放電ができ、ひいては放電電圧を
より精確にし、且つ回路の切換えセクションでの信号伝
播の遅延を短縮するようにされている。発振器からの出
力は64Khzのカウンタによって、又、引き続いてタイミ
ング回路と標本クロックによって利用される。しかし、
上記の出力は付加的な試験論理を経て出力パッド（▲
▼）にも送られる。適正な試験モードが選択される
と、発振器の出力はEOMパッドに向けられ、それによっ
て発振器周波数を測定することができる。可変パラメタ
（この場合は電流）は発振器周波数が所望の値になるま
で適宜のトリム・ビットを修正することにより調整され
る。それによって勿論、標本抽出周波数が同じ比率で調
整され、前述のように、可変電流がフィルタのロールオ
フ周波数を設定したソースと同じソースから導出される
ので、フィルタ特性は発振器に追従し、これと同じ比率
で変化する。発振器周波数をトリミングする能力によっ
て、標本抽出周波数を精確に設定することができ、その
結果、アレイの録音能力が最大になる。その他の利点と
しては、標本抽出周波数を用途に適応するように調整で
きることがある。標本抽出周波数を高めることによって
（録音の継続期間は短縮するものの）、再生性能を向上
させることができる。しかし、用途によって継続時間を
長くする必要がある場合は再生性能を犠牲にすればそれ
が可能である。（トリミングによって同じ部品から上記
の何れかを選択可能である。）更に、発振器が温度や給
電レベルのような種々の動作条件に亘って安定している
ことも重要である。再生と録音の間に標本抽出周波数の
変動がある場合は、再生性能に影響がでる。音声の録音
の場合は±２％が許容できる最大変動であると考えられ
る。基準セクションからの安定した電流と電圧の出力を
用いることによってこの安定性が得られる。

図1Aに示したように、外部発振器からの出力は64Khz
カウンタに送られる。一方、64Khzカウンタは8Khzカウ
ンタ用のクロック入力を生成する。8Khz出力は次に列レ
ジスタ・クロックパルスを生成するために列レジスタ・
クロック発生器（図1Bの構成図の制御レジスタ・クロッ
ク発生器）によって緩衝される。チップの電力が低下、
もしくは遮断されると、クロック発生器は（100ビッ
ト）列レジスタの全ての段をリセットする。全ての録音
又は再生動作の開始時に、クロック発生器はレジスタの
最初の段に論理「１」をロードする。後続の8Khzのクロ
ック毎に、論理「１」はレジスタに沿ってシフトされ、
他の全ての段は論理「０」状態にある。最終段の出力は
列多重カウンタ用の80Khzのクロックを生成し、更に最
初のレジスタ段に戻るので、論理「１」は列レジスタを
反復的に循環する。列レジスタからの単一の論理「１」
は列励振器を連続的に選択し、録音中は標本及び保持コ
ンデンサへの標本抽出を行い、再生中は列励振器から標
本を取り出すために利用される。（列レジスタの機能は
（モジュロ100）カウンタ及びデコーダによっても実行
できよう）。列多重カウンタはモジュロ−８カウンタで
あり、8:1列マルチプレクサに入力を供給する。けた上
げ出力は行カウンタ用に10Hzのクロックを生成し、これ
も状態復号及び制御ブロックで利用される。

状態復号及び制御ブロックは列レジスタ、列多重カウ
ンタ及び8Khzカウンタからの入力を受理する。その目的
は、特に書込み動作用により高いレベルのタイミング制
御（すなわちマクロ・タイミング）を提供することであ
る。完全な一つの行を書き込むのに必要な時間で完全な
書込み周期が達成され、クリヤは任意の一時に行全体で
行われる。各行の書込み毎に８回、又は各スキャン毎に
（すなわち列レジスタを通過する毎に）一回ずつ、書込
み回路は粗周期及び微周期を実行しなければならない。
次に、タイミングに関して、各行及び各スキャンは異な
る時間スロットへと細分化されなければならず、その期
間中に独自の制御手順が実行される。アドレス回路の状
態はこれらの時間スロットを確定するために利用され、
ひいてはクリヤ、粗周期及び微周期に関連する制御信号
を導出するためにも利用される。

更に別の細分化は8Khzカウンタによって行われる。例
えば、125マイクロ秒毎の各々の標本抽出中に、列励振
器の標本抽出と比較動作との間に高電圧の活動期間の割
り込みがなされる。これらの異なるアクティビティは8K
hzカウンタからの出力によって生成される信号の制御の
下で各々の標本抽出期間で行われる。感度がより強いア
ナログ動作と同時に、比較的キャパシタンスが大きい高
速度の切換えが行われることができる場合に生ずること
がある電気的妨害の量を最小限にするために、全ての高
電圧のアクティビティは停止され、付加的な整定時間が
付与される。個別の高電圧及び比較事象は単一の標本抽
出期間に限定される必要はない。又、各事象は単一の標
本抽出期間で完了する必要はない。例えば、クリヤ・パ
ルスは比較することなく10の標本抽出期間に亘って行わ
れ、粗周期パルスと一度の比較が一つの標本抽出期間で
行われ、２つの微周期パルスと２度の比較が一つの標本
抽出期間で行われる。先行して確定された各モードでの
制御信号の微細分解（ミクロタイミング）は64Khzカウ
ンタの出力によって行われる。SA,SB,TA,TB及び短期間
で切換えることが必要なその他の信号は64KHZカウンタ
によって制御される。

列多重カウンタの出力は状態復号及び制御論理だけで
はなく、入力論理（これが切換えデバウンス・クロック
として用いられる場合）、行カウンタ及び列多重化高電
圧バッファにも送られる。列励振器を列上に多重化する
ために、切換えトランジスタを励起するための高電圧信
号を用いることが必要である。レベル・シフタの数を最
小限にするため、多重化カウンタからの出力はレベル・
シフトされ、直列接続された幾つかのトランジスタを経
て接続経路を選択するマルチプレクサを励起するために
高電圧出力が用いられる。

行カウンタは列多重カウンタからの10Hzの出力によっ
てクロックされる。２進カウンタもアドレス・ピンA0な
いしA7によって付与される値にプリセットすることがで
きる。カウンタの最上位ビットからの論理レベル出力は
Ｘ復号を励起する。２つの最下位ビットからの出力はＸ
予備復号を励起する。予備復号の出力は、選択された出
力が書込み中のCHVと等しく、読出し中のMHVの値と等し
くなるようにレベル・シフトされる。MHVは充電ポンプ
により内部で生成される約12Vの電圧である。選択され
ない出力は低電圧にされる。選択されたＸ復号は４つの
予備復号線をアレイの行の選択ゲートへと接続する。上
記の低電圧はVSSでもよいが、好ましい実施例では、約
1.5V、すなわちVSSよりもやや高いレベルに選択され
た。その目的は、１）選択されない行選択ゲートを1.5V
にし、ひいては列及び選択ゲートにより形成されたドレ
ン領域でのゲーテッド・ダイオードの破壊に起因して基
板に電流経路が導通することなく、列に加わる電圧を上
昇させることと、２）（絶縁用の誘電体上の）相互接続
層と、所望の薄膜オキサイド・トランジタのソース及び
ドレン領域から形成された不要な（電界）トランジスタ
のソース電圧を高めることである。ソース電圧が僅かに
高まると、これらの非励振トランジスタのゲートに必要
な電界しきい値電圧が高まり、従来のレベルよりも数ボ
ルト高いレベルで、ソースによって形成されたチャネル
領域での導通が行われる。

１）及び２）に記載したような電流を除去することは
一般に好ましいが、いずれにせよ、高電圧ソースの電流
供給能力には限界があり、不要な電流をロードすること
によってソースが所望の高電圧レベルに達することを妨
げることがある。

Ｘ復号回路は全部で40ある。（図1A及び1Bを参照）そ
れぞれの回路が４本の予備復号線をアレイに接続して、
160の行のアドレス指定を行う。選択ゲートを高レベル
にすると、アドレス指定された行が書込みと読出しの双
方の動作用の列に接続される。Ｘ復号によって更に、ク
リヤ・ゲートをアドレス指定することが可能になる。読
出し及びプログラミング用に全てのクリヤ・ゲートを同
じ電圧にすることができる。しかし、特定の行をクリヤ
するためには、その特定の行のクリヤ・行だけが高電圧
にされる。その他の行は低電圧に留められる。（図６）
復号回路をメモリ内に接続する場合に実際上の困難が生
ずる。すなわち、メモリはトランジスタの物理的なサイ
ズを縮小することを考慮して各々が僅かな数（この場合
は２個）のトランジスタから成るセルのアレイであるた
め、復号回路が同じピッチに「フィット」するように復
号回路を物理的にレイアウトすることが困難である。列
励振器の場合は、これは８列の列励振器を多重化するこ
とによって行われるので、８列の列幅と等しい幅にな
る。Ｘ復号の場合は、レイアウトは予備復号を用い、
又、クリヤ・ゲート用の励振回路をアレイの反対側に配
置することによって行われる。従って、選択されたゲー
トだけがＸ復号へと接続され、そのため、選択されたゲ
ートがクリヤ・ゲート励振器への入力として用いられ
る。

クリヤ・ゲート励振回路の目的はプログラム中に全て
のクリヤ・ゲートに0Vの電圧を印加し、選択されたゲー
トをクリヤ中にクリヤ・ゲートに接続し、読出し中に4V
の電圧を選択されたゲートに接続し、読出し中に選択さ
れないゲートに0Vの電圧を接続することである。アレイ
全体ではなく選択されたクリヤ・ゲートを4Vにすること
の利点は、4Vの給電電圧を生成する回路に印加される負
荷が低減することである。その主な理由は、短期間で精
確な電圧に安定しなければならないからである。

アドレス入力A0ないしA7は256のアドレス指定能力を
有している。しかし、行の総数が160しかないので、別
の用途のために予備能力を備えることができる。制御入
力ピン（PD,▲▼及びP/）は特別の制御機能を果
たす。しかし、用途が異なる場合は、入力又は出力ピン
の特性も異なることが好ましいであろう。使用されない
アドレス指定能力によって、ピンの機能を修正すること
が可能であり、従って、同じ設計で別の用途へのニーズ
を満たすことができる。より高位のアドレス・ビットは
アドレスが妥当であるか否かを確認するために吟味され
る。好ましい実施例の場合、アドレスが159以上である
場合は、それが不当であるものと見なすことができ、そ
の後、異なる制御の選択肢を選択すべき旨を指示するた
めにより低位のビットが用いられる。好ましい実施例で
は、実際には最上位の２つのビットA6とA7だけが吟味さ
れる。これらのビットが双方とも範囲192ないし255に対
応する論理「１」状態にある場合は、制御の選択肢を選
ぶために低位ビットA0ないしA5が用いられる。図９は好
ましい実施例で用いられる構成を示している。構成ビッ
トは妥当なアドレスの間は必然的に省略時の状態にされ
る。不当なアドレスの場合は、アドレス入力によって構
成ビットが決定される。図10は構成ビットの値を記憶す
るためにラッチを付加した状態を示している。この機構
の利点は構成ビットを記憶し、妥当なアドレスを用いた
後の動作用に利用できることにある。いずれの場合も、
予備の制御ピンを追加することなく装置のフレキシビリ
ティが更に高まる。

アドレス・ピンは更に試験モードを確定するためにも
利用される。試験モードに入るには、装置が通常の動作
条件で遭遇する電圧よりも高い電圧が装置の入力ピンの
一つに印加される。（好ましい実施例の場合は図1Aのピ
ンA7）高電圧の存在を検出し、選択された試験モード
（単数又は複数）を使用可能にするために、高電圧検出
回路がこの入力ピンに接続される。残りのアドレス・ピ
ンA6ないしA0は選択された試験モードを確定するために
利用される。試験モードの目的は２つある。すなわち、
装置を試験するのに必要な時間を短縮すること、及び第
２には、そうしないと直接はアクセスできない内部回路
の節点にアクセスできるようにすることである。第１の
範疇には、特定のパターンが縮減された動作回数でアレ
イ内に書込まれる試験モードが含まれる。これは行及び
列の双方又は一方の群を同時に書込み可能にすることに
よって行われる。例えば、行カウンタの出力がその反転
信号と共に強制的に、全ての行を同時に選択し、又は偶
数行又は奇数行を選択する状態にされる。同様に、カラ
ム・カウンタの出力とその反転信号を強制的に、全ての
カラム、又は偶数又は奇数カラムが同時にカラム励振器
に接続される状態にすることができる。カラム・カウン
タの条件を確定するアドレス入力の状態は行カウンタの
条件を確定する状態とは別個であるので、各々の試験モ
ードは任意の組合せ、例えば偶数のカラムを有する奇数
行、又はその逆の組合せで選択できる。このようなモー
ドによって水平ストライプ、垂直ストライプ及びチェッ
クのような交互のパターンを大幅に短縮された時間でア
レイ全体に書込むことができる。アレイ内に記憶された
実際の電圧は標本及び保持コンデンサに既にロードされ
ているアナログ値によって左右される。更に、クリヤ又
はプログラム周期中に高電圧パルスがアレイに到達する
ことを抑止するモードもある。このようなモードでは、
全ての行が選択されるので、アレイは完全に消去される
か、又は完全にプログラムされる。すなわち大量消去と
大量プログラムである。このような試験モードによっ
て、パターンをアレイ内に迅速にロードすることができ
る。更に加速された速度で記憶されたパターンを読み出
す手段も備えられている。再生中の標本抽出速度は可能
な２つの方法によって高められる。すなわち、外部クロ
ック入力に高速クロックを印加して基本的なタイムベー
ス周波数を高める方法、及び（又は）標本抽出周波数を
生成する分割連鎖段の幾つかをバイパスする試験モード
に入る方法である。いずれの場合も、差動増幅器の出力
をパワーアンプに接続することによって、フィルタが再
生信号経路から除去される。それが必要である理由は、
フィルタは出力データ速度未満の周波数では帯域を制限
するからである。フィルタの入力と出力を素子のピンに
接続して、フィルタ特性をより直接的に試験するための
試験モードも備えられている。内部節点VCCA及びCHVへ
のアクセスは適宜の試験モードの選択によってこれらの
節点のいずれかを素子のピン（P/R）に接続する高電圧
スイッチによって行われる。実際に記憶されている電圧
とその変化の測定を促進するために、試験モードによっ
て差動増幅器へのDIFREF入力がVAGNDへと強制的に送ら
れる。

入力論理は入力バッファPD,▲▼及びP/からの
入力を受理する。これらはパワーダウン（電力降下）、
▲ ▼（チップ使用可能）及びPL
AYBACK/▲▼（再生／録音）の頭文字であ
る。パワーオン・リセット（POR）、構成ビット、LOVCC
（VCCが特定値以下の場合に起動する信号）、EOMカラム
出力及びカラム多重カウンタからのスイッチ・デバウン
ス・クロックのような内部信号からも入力が受理され
る。入力論理からの制御信号はパワーダウンの制御、種
々のブロックの使用可能及びリセット、EOMマーカの書
込み、アドレス入力のラッチ及び録音及び再生モードの
選択のようなICの種々の機能部品に配分される。構成ビ
ットは制御の種々の選択肢を選択する。すなわち、▲
▼がエッジに感応するか、レベルに感応するか；行カ
ウンタが各動作の開始でリセットされるか、録音から再
生、又は再生から録音への変更時にだけリセットされる
か;EOM列からの信号が能動化した場合に再生が停止する
か、継続するか；▲▼出力パッドがEOMと、アド
レス・カウンタのあふれ時の双方で、又はアドレス・カ
ウンタのあふれ時にだけ低電圧のパルスを印加するか;E
OMマーカが次のメッセージによって保持されるか、又は
削除されるか；及び再生速度が通常速度であるか、又は
加速された速度であるかの選択肢である。これらの種々
の動作はアドレス・ピンの状態に応じて、前述のように
任意の組合せで選択することができる。加速された再生
速度（すなわち順方向早送りモード）は外部の制御装置
によってメッセージの終端の位置又はアドレスを指定す
るために利用できる。このモードでは、分割連鎖のモジ
ュールは幾つかの段をバイパスすることによって省くこ
とができる。好ましい実施例の場合は、列レジスタがバ
イパスされ、100Xの加速係数が達成される。音声入力は
割り込み不能にされるが、EOMマーカは依然として▲
▼出力パッドでパルスを発生する。装置は順方向早
送りにされ、制御装置は▲▼出力が出現する時間
を測定し、又は外部クロック・パルスの数を記録する。
次の記憶位置のアドレスは後続のメッセージの開始アド
レスであり、時間又はクロックのカウントから計算する
ことができる。次にこのアドレスがアドレス・ピンに入
力され、アドレス・カウンタがこの値にプリセットさ
れ、この時点で再生が開始される。あるいは、制御装置
は特定のメッセージの終端に迅速に移動するために順方
向早送りモードを利用することができ、その後、アドレ
ス・カウンタを変更することなく次のメッセージの通常
の再生が開始される。音声入力は順方向早送り中は割り
込み不能にされているので、音声入力は上記の次のメッ
セージの始端で開始される。このようにして、制御装置
はメッセージの始端又は終端に対応するアレイの位置、
すなわちアドレスの記録を有する必要がない。その代わ
りに、メッセージが出現する順序と、偽の、もしくは残
余のEOMマーカを伴わずに録音が継続することが判明し
ているだけでよい。このことは、録音中にメッセージを
継続的に録音し、もしくはアドレス指定を注意深く管理
することによって達成される。装置は順方向早送りモー
ドに構成され（アドレス・カウンタのリセット）、▲
▼パルスが出現すると、これらのカウントが制御装
置によってカウントされる。所望のメッセージの前のメ
ッセージに属する▲▼パルスに遭遇した場合は、
チップは使用不能にされた後、アドレス・カウンタがリ
セットされずに通常の再生モードにされる。そこで所望
のメッセージが再生される。このような機構は順方向早
送りの加速速度が高く、探索の開始と再生が開始される
までの遅延時間が短い場合は特に有用である。

入力論理によって更に、▲▼を高レベルにするこ
とによって素子を使用不能にすることができ、アドレス
・カウンタの内容を損失することなく再び素子を使用可
能にすることができる。再生中は、この機能は別の種類
の録音機器にみられる「ポーズ」（一時停止）機能と同
様である。

電力低下モード、すなわちPDピンが高レベルの間、電
力消費を節減するためにアナログ・セクション用のDC電
流バイアス・ソースのオフ切換えを含むあらゆる可能な
手段が講じられる。しかし、電力上昇（パワーアップ）
の際は、アナログ電圧と基準電圧が安定するのに必要な
時間は限定される。特に、外部ピン（例えばMICIN及びA
GC）への接続は励振するためのキャパシタンスが比較的
大きく、かなり長い安定時間が必要である。録音が行わ
れる前にこれらの電圧が安定することが望ましい。PDが
低レベルになり、電力低下段階を終えたあと、素子は▲
▼入力に応答できるようになる前に、安定期間（25
ミリ秒）を付与するためにタイムベースと分割連鎖を利
用する。

入力論理とアナログ回路によって、録音の継続期間を
延長するために一つ以上の素子を接続（又は縦列接続）
することができる。図11は幾つかの素子を単一のマイク
ロフォンと、AGC抵抗体及びコンデンサと、スピーカと
に接続するためのアナログ接続の構成図を示す。一つの
素子のANAOUTは別の各々の素子と、それ自体とに容量性
結合される。単一のプリアンプ出力によって励振するこ
とができる素子の数はANAOUTピンを励振する回路の励振
能力によって左右される。付加的な励振能力が必要であ
る場合は、ANAOUTピンと結合コンデンサとの間に外部ア
ナログ・バッファを接続するとができる。スピーカはマ
イクロフォンとは異なり、連鎖内の最初の素子に接続さ
れなければならない。全ての素子は共にパワーアップさ
れるが、任意の一時には一つの素子だけが起動する。▲
▼出力は、一つの素子がその能力を発揮する状態
に到達し、アドレス・カウンタが最大の妥当なアドレス
に到達した際に、▲▼パッドが次の素子を選択す
るために低レベルになるように、連鎖内の後続の▲
▼に接続される。再生中、起動中の素子を変更すること
なくポーズ機能を保持するために、素子がその能力に達
すると、▲▼での低レベルを生成し続けなければ
ならない。このような接続技法では、メッセージ・マー
カの終端に因る▲▼パルスは抑止されなければな
らない。何故ならば、そうしないとこれらのパルスが次
の素子によって割り込み可能指令として解読されてしま
うからである。これは素子上で構成モードの一つとして
利用できる。再生中に素子がその能力を発揮する状態に
達すると出現する別の事象はパワーアンプ・マルチプレ
クサにて生ずる。▲▼を低レベルにすると共に、
マルチプレクサは内部ソースから外部ピンへと切換えら
れる。AUXINからSP＋へのパワーアンプの利得は単一で
あるので、スピーカを励振する最初の素子に到達するま
で、能動素子からの出力は連鎖の先行する各々の素子を
通過せしめられる。パワーアンプへのAUXIN入力は更に
素子がCEでの高レベルに因り遮断される際にも選択され
る。これによって必ずしも縦列接続を用いていないシス
テムの別の部品によるパワーアンプの使用が可能にな
る。

高電圧の発生はオン・チップ回路によって行われ、外
部ソースを設けたり、外部調整又は波形形成を行う必要
がない。電圧多重化充電ポンプすなわちCHARGE PUMP、
MHV及びVDBLに入力される前に２相パルスを生成するた
めに高速発振器が緩衝される。位相が重複しないように
するための特別な手段は講じられない。しかし、最適な
動作のためには２つの位相が相反する電圧で費やす継続
期間は最大限にされる。感度が高いアナログ動作が行わ
れる期間、例えば標本抽出及び比較期間中に、高速発振
器は感度が高い節点に結合されるノイズを最小限にする
ために使用不能にされる。信号CHVを生成する充電ポン
プはアレイ内に書き込むために使用される充電ポンプで
ある。ポンプ自体でCHVを制御する試みはなされない。
制御は２つの分路素子、RAMP LIMIT回路とHV INCによ
って行われる。これらの分路回路は双方とも負の電源
（VSS）への分路電流を制御することによる電圧調整の
原理で動作する。MHVポンプは高電圧節点のゲーテッド
・ダイオードの降伏防止を補助するために約12Vの電圧
を生成する。このポンプは更にレイアウト上の制約に因
り物理的に大きくすることができないトランジスタのイ
ンピーダンスを縮小するために読出し経路でも利用され
る。例えば、列多重化トランジスタと選択ゲートは電圧
フォロワー経路での不都合な電圧降下を最小限にするた
めには抵抗が低いことが必要である。MOSFET−Ｒ制御回
路では制御電圧の範囲を拡大するためにVDBL電圧が必要
である。

トンネル電流が高いとトンネル酸化物の耐性（浮動ゲ
ートの電圧レベルを消去されたレベルからプログラムさ
れたレベルへと、又、その逆へと変更できる回数）が低
減することは公知である。消去／プログラム周期の数が
増すと共に、消去状態とプログラム状態とのしきい値電
圧の差は縮小するとみられ、これは所定のプログラム・
パルスを印加し、セル特性を固定基準と比較するディジ
タル・メモリにとっては特別の問題である。その理由は
トンネル電流を生成する電界とは相反する電界を生成す
るトンネル酸化物の電子のトラッピングに起因するもの
と考えられる。更に、トンネル電流が高いほどトンネル
酸化物の溶解（ブローアウト）の確率が高まるものと考
えられる。従って、トンネル電流を最小限にすることが
望ましい。これはトンネル酸化物に加わる電圧の変化速
度、すなわちCHVの逓昇速度を縮減することによって行
われる。

しかし、相反する問題点は、記憶内容の分解能を向上
するにはプログラム周期に出来るだけ高い電圧パルスを
含めることが望ましい点であり、これはCHVの逓昇速度
が速いことを意味する。RAMP LIMIT回路の目的はこの
矛盾の解決を補助することにある。クリヤ・パルスの期
間中、アドレス指定されたセルはプログラムされた状態
から消去状態にされる。浮動ゲート電圧の変化が比較的
大きく、トンネル酸化物での電圧差が大きいので、トン
ネル電流は高レベルである筈である。従ってこの場合は
CHVを遅い逓昇速度に制限することが重要である。それ
によって浮動ゲート電圧はより小さいトンネル電流でゆ
っくりと上昇するクリヤ・ゲート電圧を「トラック」す
ることが可能になる。しかし、粗プログラム周期中はセ
ルのプログラミング電圧は増分的に変化する。浮動ゲー
トでの対応する増分は小さく、トンネル電流も小さい。
そこで、粗プログラム周期の場合は、トンネル電流はCH
Vのピーク電圧の増分が少ないことにより制限されるの
で、逓昇速度を制限する必要がない。逓昇曲線を極めて
けわしくすることができるので、CHVのパルス幅を縮小
し、ひいては粗周期に含めることができるパルス数を増
大することが可能にある。同様にして微周期ではセルに
印加される高電圧の増分は更に小さく、同じ論理により
逓昇速度を高く、パルス幅を小さくすることができる。

RAMP LIMIT回路の目的は現行の制御モード（クリ
ヤ、粗周期又は微周期）に応じて逓昇速度を変化させる
ことにある。パルス幅の制御はタイミング回路によって
行われる。逓昇リミタ及びこれを実現するための回路の
概念は別の発明によってディジタルEEPROMSで用いられ
てきた。しかし、本発明の改良点は勾配を変化させるこ
とができ、且つアナログ・バイアス発生器からの電流基
準を利用することにある。

逓昇速度はT1を流れる電流によって定められる。（図
12参照）CHVが上昇すると、コンデンサC1は電流をT1の
ドレンへと結合する。この電流がT1のドレン電流よりも
大きい場合は、T1のドレンでの電圧は増大する。T3はオ
ンに切換わり、CHVからの電流をT4,T3及びT2を経てVSS
に分路する。CHV電圧のソース電流は制限されているの
で（これは実際の充電ポンプとパルス・ソースでは10又
は100キロオームの大きさの等価内部抵抗を有する）、
電圧上昇速度は低下し始める。それによってC1を導通す
る電流が縮減し、T3のゲートでの電圧が低下し、CHVの
逓昇速度が上昇する。回路は実質的に安定化するので、
C1を導通する電流はT1を導通する電流と等しい。T4の目
的はT3でのドレン電圧を制限して、ゲーテッド・ダイオ
ードの降伏が発生しないようにすることである。（それ
はCHVによって到達可能な最大電圧を制限するであろ
う）T4はそのゲートがMHVにあり、これは一方では12Vに
保持されているので、ゲーテッド・ダイオード経路を作
成しない。T2の目的はT3がオンに切換わり、制限動作を
開始する前にCHVが到達する電圧を増大することにあ
る。

トランジスタT6ないしT20を組み入れたことが改良点
である。電流基準IRAMPは電流バイアス生成器から受理
され、トランジスタT7,T8及びT9へと反射される。トラ
ンジスタの寸法は全て等しいので、電気的な特性は整合
しているが、各トランジスタに組み込まれた部品構造の
数は電流比率を付与する比率にされている。従って、T
7,T8及びT9から得られる電流は各トランジスタを構成す
る個々の部品の数によって左右される。トランジスタT1
1ないしT19はT7ないしT9からの電流がT10に流れること
を可能にし、又は不能にする切換えトランジスタであ
る。従ってT10のドレンに流入する電流は信号▲
▼、▲▼、▲▼、▲
▼の状態によって左右される。好ましい実施例の▲
▼、▲▼、▲▼、▲
▼の電流比率は10:10:5:1である。T10を流れる電
流はT1へと反射されるので、CHVの正に向かう逓昇速度
を制御する。電流ミラーはVSSに基準化されたｎチャネ
ル・トランジスタ内に実施し、スイッチはｎチャネル・
トランジスタ又はｎ及びｐチャネル・トランジスタ内に
実施することができよう。更に制御信号を必ずしも特定
のモード専用にする必要はない。符号化された入力信号
のセットを供給することができる。言い換えると、基本
的な設定はこれらの電流の各々を一つのトランジスタへ
と選択的に送る手段によって電流源の比率を設定するこ
とにあり、前記トランジスタはその後で逓昇制限回路内
に鏡面反射される。

RAMP LIMIT回路の別のセクションはT21ないしT29及
びC2から構成される。このセクションはCHVが逓降する
速度を制御する。逓降速度を制御することが望ましい理
由はCHVに接続された大きいキャパシタンスを放電する
ことによって発生する妨害を縮減することにある。しか
し、節点は多数のCHVパルスの必要性を保持しつつ、極
めて迅速に（約２μsec）放電されなければならない。
従って放電トランジスタT27及びT28は高い電流降下能力
を有していなければならず、にも関わらず制御されない
態様で動作することがないようにされなければならな
い。逓降回路は逓昇回路と同様の態様で動作する。回路
が制御している際、C2を導通する電流はT25を導通する
電流と等しい。信号▲▼は低レベルに向かう
ことによって、T28のゲート電圧を上昇せしめ、ひいて
はCHVを放電することを可能にする。CHVが低下すると、
C2を経た結合はT28上のゲート電圧とCHVの放電率とを保
持するので、C2を導通する電流はT25を導通する電流と
等しい。

書込みアルゴリズムは各々の粗パルス周期中に増分さ
れる高電圧を必要とし、クリヤ及び微周期中に固定され
た電圧レベルであることが必要である。この機能はHV
INC回路によって行われる。この回路は図13に示した２
進カウンタと、図14に示したコンデンサ及び比較器とか
ら構成されている。

クリヤ周期中、信号▲▼は低レベルにあ
る。この信号は６ビット・カウンタをリセットし、全て
の出力を高レベルに設定する。この時点でNANDゲート
の出力はスイッチSW0ないしSW5（製造中に設定され、そ
の後では変更できない金属オプションである）の位置に
よって左右される。信号INCCKは（各々の高電圧パルス
の始端で）状態を低レベルから高レベルに変更し、▲
▼は反転信号であり、INCCKと重複しない。従
って、信号INCOないしINC5はNANDゲートの出力に応じて
VAGND（1.5V）からVSSへと変化する。NANDゲートの出力
が高レベルである場合はINC出力はVAGNDからVSSに切換
わる。NANDゲートの出力が低レベルである場合はINC出
力はVAGNDに留まる。INC信号は図14のコンデンサCV0な
いしCV5に供給され、コンデンサCFへの入力はVAGNDから
VSSに切換わり、以前にVAGNDに充電された比較器への反
転入力はリリースされ、CHVはこの時点では変化しない
ので、その結果、比較器への反転入力の負の電圧は遷移
し、ひいてはその出力PUMPENは高レベルに向かう。以前
にVSSに保持されたCHVはこの時点で（RAMP LIMIT回路
の制御の下で）上昇することが可能になる。それによっ
て正に向かう電圧は比較器の反転入力に結合される。結
合された電荷の量はCVコンデンサ及びCFを経て結合され
た負の電荷に等しい。この時点で、比較器出力PUMPENは
低レベルに向かい、CHVのそれ以上の上昇を阻止する。
これはポンプを阻止することによって、又は電圧クラン
プ回路によって行われる。前者の場合は、CHV電圧が
（例えば漏れに因り）降下すると、PUMPENは高レベルに
向かい、ポンプを使用可能にし、CHVを比較器の切換え
を生じた以前のレベルへと戻す。従って、CHV電圧はINC
CKが最初に高レベルに向かった際に比較器に結合された
最初の電荷により決定されるレベルに保持される。漏れ
又はその他の原因に因る電荷損失は、極めて短期間（最
大数ミリ秒）であるCHVの安定調整用に容量性結合され
た電荷と比較して小さくなければならない。高電圧パル
スの終端時にポンプは使用不能にされ、CHVは逓降さ
れ、INCCKは次のパルスの準備用に低レベルにされる。

CHVが最低になるのはCVコンデンサへの全ての入力がV
AGNDに留まる場合、すなわち全てのカウンタ・ビットが
リセットされ、▲▼信号が高レベルであり、
全てのNAND出力が低レベルである場合である。この状態
は粗周期の開始の時点で生ずる。この時点でのCHV電圧
はCFとCHの比率及びVAGNDの値によって定められる。カ
ウンタは粗周期での各々の高電圧パルスの前に増分さ
れ、カウンタの対応するビットが設定されると、負に向
かうパルスがCVコンデンサに印加される。CVコンデンサ
の値にはCHVに所望の増分を付与するために重み付けが
なされる。微周期中に、カウンタはクロック・パルスを
受理せず、カウンタ値は粗周期の終端で到達した最大カ
ウントに留まる。各粗周期の始端でカウンタはリセット
される。

電圧基準VAGNDは帯域ギャップ基準から導出され、従
ってVCC及び温度に対して極めて安定しており、書込み
周期の時効と回数による影響を受けない。絶対電圧精度
が適当であるが、必要ならばトリム・ビットを利用して
より精密にすることができる。

本発明ではアナログ基準システムが使用されているの
で、本発明はアナログ・メモリ・アレイの非揮発性のセ
ルに記憶される電圧レベルのようなアナログ情報として
ディジタル情報が符号化されるようにディジタル・メモ
リが実施されるディジタル・メモリ集積回路を実施する
ためにも有用である。このような符号化はディジタル／
アナログ変換器によってメモリ・チップの外部で可変で
あり、又は、メモリ・チップ上でこのような符号化が行
われるようにチップを修正することもできよう。ディジ
タル情報は非揮発性のアナログ記憶アレイからアナログ
／ディジタル変換器へとアナログレベルを提示し、ニブ
ル又はバイト又はディジタル情報のその他の組合せのよ
うなディジタル情報を出力することによって、アナログ
記憶アレイから回復される。ディジタル／アナログ変換
器の場合と同様に、アナログ／ディジタル変換器も非揮
発性のアナログ記憶アレイ及びアナログ録音装置と同じ
集積回路上に製造しても、集積回路外部に製造してもよ
い。

本発明の好ましい実施例をこれまで詳細に図示し、説
明してきたが、本発明の趣旨と範囲から離れることなく
形式と細部には種々の変更が可能であることが専門家に
は理解されよう。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 カーン，サクハワット アメリカ合衆国 95051 カリフォルニ ア州・サンタ クララ・ナンバー124・ ハーフォード・1700 (72)発明者 シムコ，リチャード アメリカ合衆国 940922 カリフォルニ ア州・ロス アルトス ヒルズ・ブラッ ク マウンテン ロード・27861 (56)参考文献 特開 昭59−46694（ＪＰ，Ａ) 特開 平２−15497（ＪＰ，Ａ) 特開 昭57−12491（ＪＰ，Ａ) 特開 昭52−31634（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 27/00 G11C 16/02 ＷＰＩ（ＤＩＡＬＯＧ)

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】アナログ入力信号の受理、反復的な標本抽
   出、記憶及び再生の能力を有する非揮発性の集積回路記
   憶装置において、 各々が入力信号のアナログ標本を記憶するための浮動ゲ
   ート記憶セルのアレイと、 入力信号を受理するために集積回路入力端子に結合さ
   れ、入力増幅器の出力信号の範囲を所定の限度内に保持
   する自動利得制御装置を備えた入力増幅器と、 各々が前記入力増幅器からの信号の標本を抽出し、一時
   的に保持するために結合された複数個の標本及び保持回
   路と、 前記複数個の標本及び保持回路及び浮動ゲート記憶セル
   のアレイに結合され、複数個の標本及び保持回路に保持
   された信号標本を前記多数の浮動ゲート記憶セルに記憶
   するための書込み装置であって、書込み動作中に、入力
   信号が連続的に標本抽出され、かつ所定の複数個の標本
   及び保持回路に保持され、次いで保持された複数個の入
   力信号が、等しい複数個の記憶セルに記憶され、かつ入
   力信号の追加の標本が連続的に抽出され、かつ保持され
   る書込み装置と、 前記浮動ゲート記憶セルのアレイに結合され、多数の前
   記記憶セルからそこに記憶されたアナログ標本を逐次読
   出すための読出し装置と、 集積回路の出力端子に結合され、そこに出力信号を供給
   するための出力増幅器と、 浮動ゲート記憶セルのアレイに結合され、読出し及び書
   込み動作中に前記浮動ゲート記憶セルのアレイ内の特定
   のセルをアドレス指定するための行及び列アドレス指定
   装置と、 行及び列アドレス指定装置に結合され、読出し及び書込
   み動作中に浮動ゲート記憶セルのアレイを論理順にアド
   レス指定するためのアドレス・カウンタと、 基準電圧を供給するための基準電圧装置と、 各々が基準電圧のアナログ標本を記憶する浮動ゲート記
   憶セルのアレイの一部ともなる基準記憶セルと、 前記基準信号記憶セルと連結された標本及び保持回路
   と、 所定数の複数個の入力信号標本の最初と最後の標本が抽
   出されると基準電圧を標本抽出及び保持させる装置と、 保持されたそれぞれの複数個の入力信号標本がそれぞれ
   の記憶セルに記憶されて、基準電圧標本を基準記憶セル
   に記憶させる装置と、 アレイのそれぞれのアナログ信号標本記憶セルの信号記
   憶セルに記憶された信号標本がアドレスから読み出され
   たときにそれぞれの基準記憶セルに記憶されたときの基
   準電圧の標本を基準記憶セルから読み出させる装置と、 セル基準電圧を与えるために、それぞれの基準電圧標本
   が抽出された時間と比較してそれぞれの信号標本が抽出
   され、保持された相対時間に応じて、基準記憶セルから
   読み出された基準電圧を相対荷重と組み合わせることに
   よって記憶セル基準電圧を与える装置と、 アレイのセルから読み出された信号標本とそれぞれのセ
   ル基準電圧との差を抽出する装置と から構成されたことを特徴とする非揮発性の集積回路記
   憶装置。
2. 【請求項２】書込み動作中に入力増幅器に結合されフィ
   ルタを更に備えたことを特徴とする請求の範囲第１項記
   載の集積回路記憶装置。
3. 【請求項３】メッセージ信号の末尾の位置またはアドレ
   スを見つけ出すか、または開始アドレスを使用せずに次
   のメッセージの開始位置に迅速に到達するために記憶セ
   ルのアレイのアドレス指定を加速する高速転送装置を更
   に備えたことを特徴とする請求の範囲第１項記載の集積
   回路記憶装置。
4. 【請求項４】電力入力端子上の電圧よりも高い電圧にお
   いてその上の回路を動作させるために集積回路の電力入
   力端子に結合された集積回路上の高電圧基準から構成さ
   れることをさらに特徴とする請求の範囲第１項記載の非
   揮発性の集積回路記憶装置。
5. 【請求項５】調整アレイ電圧及び明確なゲート電圧を与
   えるために集積回路の電力入力端子に結合され、それに
   よりそのための電源雑音除去を実施する集積回路上の調
   整電圧基準から構成されることをさらに特徴とする請求
   の範囲第１項記載の非揮発性の集積回路記憶装置。
6. 【請求項６】記憶装置のいくつかの動作モード中に動作
   していない集積回路のサブセクションを電力低下させる
   ために入力論理装置から構成されることをさらに特徴と
   する請求の範囲第１項記載の集積回路記憶装置。
7. 【請求項７】集積回路記憶装置に電力を加えてからか、
   または装置にその中の回路に対して安定時間を与える電
   力低下状況を残させる信号を加えてから所定の長さの時
   間中に集積回路記憶装置の動作の可能化を防ぐ装置から
   構成されることをさらに特徴とする請求の範囲第１項記
   載の集積回路記憶装置。
8. 【請求項８】外部から加えられた周波数の存在を検出
   し、かつ発振器の代わりにタイミング装置を外部周波数
   に結合する装置から構成されることをさらに特徴とする
   請求の範囲第１項記載の集積回路記憶装置。
9. 【請求項９】発振器、およびその発振器に結合され、標
   本及び保持回路と、行及び列アドレス指定装置と、アド
   レス・カウンタと、読出し及び書込み装置の動作のタイ
   ミングを付与するタイミング装置から構成されることを
   さらに特徴とする請求の範囲第１項記載の集積回路記憶
   装置。
10. 【請求項１０】入力増幅器に結合され、デジタル情報を
    アナログ入力信号に符号化する符号化装置、および出力
    増幅器に結合され、デジタル情報を出力信号から取り出
    す復号装置から構成されることをさらに特徴とする請求
    の範囲第１項記載の集積回路記憶装置。
11. 【請求項１１】アナログ入力信号の受理、反復的な標本
    抽出、記憶及び再生の能力を有する複数個の非揮発性の
    集積回路記憶装置において、 その各々の記憶装置が、 各々が入力信号のアナログ標本を記憶するための浮動ゲ
    ート記憶セルのアレイと、 入力信号を受理するために集積回路の入力端子に結合さ
    れた入力増幅器であって、入力増幅器の出力信号範囲を
    所定の限度内に保持するための自動利得制御装置を備
    え、更に固定利得段を備え、自動利得制御段の出力と固
    定利得段への入力とは集積回路内では相互に接続されな
    いが、各々がそれぞれの集積回路端子に結合されたこと
    によって、前記の端子を相互に接続することによって前
    記の両者を相互に接続することができ、それによって、
    入力信号を自動利得制御段を介して、又は直接的に固定
    利得段に結合できる形式の入力増幅器と、 書込み動作中に入力増幅器に結合されるフィルタと、 各々が前記フィルタからの信号の標本を抽出し、一時的
    に保持するために結合された複数個の標本及び保持回路
    と、 前記複数個の標本及び保持回路及び前記浮動ゲート記憶
    セルのアレイに結合され、前記複数個の標本及び保持回
    路に保持された信号標本を前記多数の浮動ゲート記憶セ
    ルに記憶するための書込み装置と、 前記浮動ゲート記憶セルのアレイに結合され、多数の前
    記浮動ゲート記憶セルからそこに記憶されたアナログ標
    本を逐次読出すための読出し装置と、 入力を交互に読出し装置と、集積回路の端子とに結合可
    能であり、出力を集積回路の出力端子に結合可能であっ
    て、そこに出力信号を供給するための出力増幅器と、 読出し動作中に前記読出し装置と前記出力増幅器の間に
    フィルタを結合して、前記読出し動作中に出力の平滑化
    を行うためのフィルタと、 アレイに結合され、読出し及び書込み動作中に前記浮動
    ゲート記憶セルを前記浮動ゲート記憶セルのアレイ内に
    アドレス指定するための行及び列アドレス指定装置と、 行及び列アドレス指定装置と結合され、読出し及び書込
    み動作中に浮動ゲート記憶セルのアレイを論理順にアド
    レス指定するためのアドレス・カウンタと、 発振器に結合され、標本及び保持回路と、行及び列アド
    レス指定装置とアドレス・カウンタと、読出し及び書込
    み装置の動作のタイミングを付与するためのタイミング
    装置と から構成され、 複数個の集積回路浮動ゲート記憶装置が互いに縦続接続
    されることによって、読出し動作中に、各々の素子がア
    ドレス指定可能な入力信号浮動ゲート記憶セルの終端に
    到達すると次の読出し素子の読出し動作を割り込み可能
    にし、各々の素子の出力増幅器出力が素子の縦続接続さ
    れた組合せの先行する素子に結合されることによって、
    上記のように縦続接続された各素子の、または全ての素
    子の出力を前記浮動ゲート記憶装置の第１素子の出力増
    幅器の出力として利用することを特徴とする非揮発性の
    集積回路記憶装置。