JPH04368018A

JPH04368018A - フィールドプログラマブルゲートアレイとその製造方法

Info

Publication number: JPH04368018A
Application number: JP14322091A
Authority: JP
Inventors: Tomotaka Marui; 丸　井　智　敬; Masato Yoneda; 米　田　正　人
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1991-06-14
Filing date: 1991-06-14
Publication date: 1992-12-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フィールドプログラマ
ブルゲートアレイ（ＦＰＧＡ＝ＦＩＥＬＤ　ＰＲＯＧＲ
ＡＭＭＡＢＬＥ　ＧＡＴＥ　ＡＲＲＡＹ）と呼ばれる集
積回路装置（ＬＳＩ）の装置構成（アーキテクチャア）
に関する。

【０００２】また、本発明は上記フィールドプログラマ
ブルゲートアレイを製造する方法に関する。

【０００３】

【従来の技術】最近、ＬＳＩの種類のなかでユーザが利
用現場（フィールド）で自由に回路を定義（プログラム
）でき、回路の定義の変更もフィールドで可能であるＬ
ＳＩが注目されている。そのようなＬＳＩの一種として
「フィールドプログラマブルゲートアレイ（以下に、「
ＦＰＧＡ」と略称する）」がある。

【０００４】ＦＰＧＡは、複数個の比較的大きな回路ブ
ロックと配線ブロックをチップ上に規則的に並べて構成
されている。回路ブロックおよび配線ブロックの内部に
は回路の電気的な接続または非接続を「プログラムでき
るデバイス」が多数配置されており、ユーザはこれらデ
バイスをプログラム（定義）することでブロック内部と
ブロック間接続をフィールド（利用現場）でプログラム
できる。電気的な接続または非接続をプログラムできる
デバイスとしては「フューズ」、「アンチフューズ」、
「トランジスタスイッチ」等を用いたものが実用化され
ている。

【０００５】

【発明が解決しようとする課題】ここで、上記ＦＰＧＡ
に特有の問題点をＦＰＧＡ以外のＬＳＩ製品を製造する
場合と対比して説明する。

【０００６】周知の通り工業製品には、一般に、その製
造プロセスの成熟度に依存した製品品質のばらつきがあ
る。この品質ばらつきをチェックし、不良品の排除、製
品のランク付けを行うために製造後の製品テストが行わ
れる。

【０００７】ＬＳＩ製品テストには、基本機能テスト、
耐環境性保証テスト、経年変化保証テストなど種々のも
のがあるが、ここでは基本機能テストのみに注目する。この基本機能テストは設計した回路パターンが正確に実
チップ上に実現されているかを電気信号で間接的にチェ
ックするものである。

【０００８】電気信号は設計した機能をチェックするた
めの入出力端子と入出力信号パターンの組み合わせであ
り、「テスト入出力パターン」と呼ばれている。このテ
ストにおいて、入力信号に対し設計上期待される出力を
出さないチップは不良品として排除される。さらに、良
品でもプロセスの成功度が異なるために、その成功度が
「出力信号遅延時間」として上記のテスト結果に反映さ
れる。それによって製品のランク付けが行われる。

【０００９】具体的には、あるチップの遅延時間データ
の最大保証値に応じて「使用保証クロック周波数」が決
められる。例えば２ＭＨｚチップ、５ＭＨｚチップ、１
０ＭＨｚチップ等のランク付けとなる。

【００１０】ところで、新製品開発競争が激しく単独製
品の製品寿命が短い種類のＬＳＩでは特に製造プロセス
の成熟度が低い。そのため、特にそういったＬＳＩ製品
ではきわめて大きな品質のばらつきが発生する。ＦＰＧ
ＡもそのようなＬＳＩ製品の一つである。

【００１１】ＦＰＧＡでは、上記の製品テストに関連し
て次のような問題がある。テストは製品において「■製
造上むずかしい回路パターンからなる部分」、「■特に
高速動作が必要な部分」、「■信号同士が干渉しやすい
部分」などを抽出してこれら部分の製造プロセスの成功
度が定量的に評価できるような「テスト入出力パターン
」を決定し、これを用いて実施される。

【００１２】ＦＰＧＡ以外のＬＳＩ製品では製品の回路
にて、「■製造上むずかしい回路パターンからなる部分
」、「■特に高速動作が必要な部分」、「■信号同士が
干渉しやすい部分」を抽出することは可能である。

【００１３】それに対してＦＰＧＡでは、ユーザがＦＰ
ＧＡ内部の配線接続をプログラムするため、「■製造上
むずかしい回路パターンからなる部分」を抽出すること
は可能であるが、「■特に高速動作が必要な部分」、「
■信号同士が干渉しやすい部分」を抽出することが不可
能である。そのためＦＰＧＡでは回路すべてが上記の■
■に相当すると考えてテストしなければならない。

【００１４】通常のＬＳＩ製品では、製造プロセス成功
度はチップの中でもばらつくので、■および回路中の「
一部」である■■の部分の品質がよければ製品としては
上位ランクの製品となる。

【００１５】それに対して、ＦＰＧＡではすべての部分
の品質がよくないと、通常のＬＳＩ製品と同等ランクの
良品とならない。

【００１６】これを模式的に図１５の（ａ）〜（ｄ）で
説明する。図１５の（ａ）は通常ＬＳＩを示し、図中の
Ａが「■特に高速動作が必要な部分」、あるいは「■信
号同士が干渉しやすい部分」であり、Ｂがそれ以外の部
分である。図１５の（ａ）と同等の回路をＦＰＧＡをプ
ログラムして実現したものが図１５の（ｂ）、（ｃ）、
（ｄ）であり、（ａ）の部分Ａと回路上同等な回路をａ
１，ａ２，ａ３でそれぞれ示している。

【００１７】ここで（ａ）の通常ＬＳＩのＢ部分では製
造プロセス精度が部分Ａに比べて「多少悪くても」上位
ランクの良品となるとする。それに対してＦＰＧＡでは
図１５の（ｂ）〜（ｄ）に示すように、（ａ）の部分Ａ
と回路上同等な回路がチップのどの部分にプログラムさ
れるか予想することができない。そのため、（ｂ）〜（
ｄ）に示すＦＰＧＡでは回路のすべての部分において部
分Ａと同等な製造プロセス精度が満たされないと同等の
ランクの良品とならない。

【００１８】このため、ＦＰＧＡの使用方法によっては
従来の製品ランクは、オーバスペック、すなわち必要以
上の製品仕様となる。というのも、明らかにＦＰＧＡに
て図１５の（ｂ）のような回路をプログラムする場合に
はａ１、図１５の（ｃ）のような回路をプログラムする
場合にはａ２、図１５の（ｄ）のような回路をプログラ
ムする場合にはａ３、の部分がそれぞれ上位ランクの品
質でありさえすればよいからである。

【００１９】上記のように従来はＦＰＧＡ内部のすべて
の部分をある製品ランク以上となるようにランク付けし
ていた。そのため、ＦＰＧＡはそれと同等のプロセス技
術で製造した同等の機能を持つＬＳＩ製品を製造する場
合に比べ、製品ランクが低く評価される傾向となり、不
良品の発生確率も高く製品製造における歩留りも悪いと
いう問題がある。それがコストアップの一因となりＦＰ
ＧＡ製品が高価となる原因であった。

【００２０】またＦＰＧＡは通常ＬＳＩ製品よりも不良
品として廃棄される製品が相対的に多い。不良品とはい
え、希少な材料を用い、多大のエネルギーを消費して作
り出されているので省資源、省エネルギー上も好ましく
ない。

【００２１】本発明は上記問題を解消すべく、製造後の
製品テストデータを書き込むＲＯＭ（ＲＥＡＤ　ＯＮＬ
Ｙ　ＭＥＭＯＲＹ）等の記憶ブロックをＦＰＧＡ上に用
意し、ＦＰＧＡの内部回路ブロック単位の製品性能をユ
ーザに対して公開し、この情報を活用することで従来使
用できなかったランクの低い製品を高いランク製品とし
て使用可能ならしめるＦＰＧＡ構造とその製造方法を提
供することを目的とするものである。

【００２２】

【課題を解決するための手段】本発明の第１の態様にお
いて、記憶ブロックを有するフィールドプログラマブル
ゲートアレイであって、前記記憶ブロックに自らのブロ
ックに関するテストデータが書き込まれていることを特
徴とするフィールドプログラマブルゲートアレイを提供
する。

【００２３】本発明の好適な態様において、前記記憶ブ
ロックに書き込まれたテストデータが内部ブロックそれ
ぞれ個別の使用保証クロック周波数であるのがよい。

【００２４】本発明の好適な態様において、前記記憶ブ
ロックに書き込まれたテストデータが内部ブロックそれ
ぞれ個別の最大最小遅延時間値であるのがよい。

【００２５】本発明の好適な態様において、前記記憶ブ
ロックに書き込まれたテストデータが内部ブロック任意
の端子間の最大最小遅延時間値であるのがよい。

【００２６】本発明の好適な態様において、前記記憶ブ
ロックに書き込まれたテストデータが欠陥または使用保
証外の内部ブロックの名称または位置であるのがよい。

【００２７】本発明の好適な態様において、前記記憶ブ
ロックに書き込まれたテストデータが内部ブロック内の
欠陥または使用保証外の要素回路、ないしは欠陥または
使用保証外の端子間スイッチであるのがよい。

【００２８】本発明の好適な態様において、前記記憶ブ
ロックをＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ　Ｅｒｅａｓ
ａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎ
ｌｙ　Ｍｅｍｏｒｙ）等のＲＯＭブロックとするのがよ
い。

【００２９】本発明の好適な態様において、前記記憶ブ
ロックの回路デザインルールがその他の内部ブロックよ
りも大きいサイズのデザインルールで設計製造されてい
るのがよい。

【００３０】本発明の好適な態様において、前記記憶ブ
ロックの配線回路デザインがその他の内部ブロックより
も少ない層数の配線で設計製造されているのがよい。

【００３１】本発明の第２の態様において、前記本発明
の第１の態様のフィールドプログラマブルゲートアレイ
を製造するにあたり、記憶ブロックに記憶ブロックに以
外のフィールドプログラマブルゲートアレイの内部ブロ
ックに関するテストデータを書き込む製造工程を有する
ことを特徴とするフィールドプログラマブルゲートアレ
イの製造方法を提供する。

【００３２】

【作用】本発明は、ユーザにＦＰＧＡの製品品質に関す
る情報をＲＯＭに記憶させて、ユーザが随時その情報を
取り出すことにより、ＦＰＧＡの所望の製品品質の箇所
をユーザが適切に利用することが可能となり、従来の基
準ではランクの低い製品を高いランクの製品と同等に使
用可能ならしめる。

【００３３】さらに図１４を用いて説明する。簡単のた
め製品ランク代表例を前記のように２ＭＨｚ／５ＭＨｚ
／１０ＭＨｚ製品とする。参考までにこれらの製品回路
の遅延時間保証値は概ね０．５μｓｅｃ／０．２μｓｅ
ｃ／０．１μｓｅｃである。前記の図１４の（ａ）にて
Ａの部分が１０ＭＨｚのクロック周波数動作を保証する
回路部分であるとする。その他の部分はその条件がなく
、周波数２ＭＨｚの動作保証品質で十分であるとする。これを図１４の（ｂ）〜（ｄ）のように図中の数字１０
ＭＨｚでは１０、２ＭＨｚでは２、あるいは５ＭＨｚで
は５と表す。

【００３４】従来は図１４の（ｂ）〜（ｄ）の回路をＦ
ＰＧＡでプログラムする際には（ｂ）に示す「１０ＭＨ
ｚランク」のＦＰＧＡ製品を用いていた。この場合実際
は図１４の（ｃ）、（ｄ）に示すようなＦＰＧＡでも使
用可能である。しかしながら、従来のランクでは（ｃ）
のＦＰＧＡは「２ＭＨｚランク」、（ｄ）のＦＰＧＡは
「５ＭＨｚランク」であるので、ユーザはこれらのラン
クのＦＰＧＡを所有していたとしても利用（有効活用）
できなかった。

【００３５】ただし、確かに、ＦＰＧＡのプログラム回
路を動的に様々の回路にプログラム変更しながら用いる
ようなシステムでは、ＦＰＧＡ内部の任意の部分が同一
の製品ランクである必要があるが、このような使用方法
は希であるため対象外とする。

【００３６】本発明は上記のような使用方法の際に、Ｆ
ＰＧＡ「個別の」内部部分ブロックの製品ランクがわか
るようにし、オーバスペックでない最適なＦＰＧＡ製品
の使用を可能にしたものである。

【００３７】

【実施例】本発明に係るフィールドプログラマブルゲー
トアレイ（ＦＰＧＡ）の実施例を図面を参照しつつ具体
的に説明する。

【００３８】図１は本発明に係るＦＰＧＡ１１がＬＳＩ
１３に実装された例を示し、さらにＦＰＧＡ１１の基本
的構造を拡大して示している。このＦＰＧＡ１１は、プ
ログラマブル論理回路ブロック１５と、プログラマブル
配線ブロック１７と、記憶ブロック（内蔵メモリ）の例
としてのメモリ即ちＲＯＭブロック１９とが所定の規則
の配列で配置されている。ユーザは、プログラマブル論
理回路ブロック１５のブロック内論理とプログラマブル
配線ブロック１７を用いてこれら論理回路ブロック１５
を相互配線することができるものである。また、ＲＯＭ
ブロック１９には、ＲＯＭブロック１９以外のＦＰＧＡ
の内部ブロック即ちプログラマブル論理回路ブロック１
５とプログラマブル配線ブロック１７とに関するテスト
データが書き込まれている。ところで、このようなＦＰ
ＧＡ１１の回路の一部にメモリ１９を組み込んだいわゆ
る「内蔵メモリ付きＦＰＧＡ構造」は公知であるが、一
般に公知の「内蔵メモリー」の内容（用途）は、ユーザ
のプログラムを内蔵する為のものであったり、あるいは
ユーザのシステムが動作中である時の状態記憶用のもの
であり、したがってＲＯＭブロック１９はメモリーの用
途が従来と異なる。

【００３９】図２が本案の第１実施例を説明する図であ
る。この例は従来のランクにおいて１０ＭＨｚランクの
製品である場合を示したもので、全ての論理回路ブロッ
クが１０ＭＨｚ製品ランクである例である。内蔵ＲＯＭ
ブロック１９には、すべて１０が論理回路ブロック名称
（または位置）と対応して書き込まれている。ここで図
３に示すような内蔵ＲＯＭブロック内容リストの書き込
み順序を規定すれば、この例にあるような「ブロック名
称（位置）＝」の記述は必要でなく、単にランクを示す
数字２，５，１０を並べたものでも良い。したがって、
ＲＯＭブロックへの書込み順序が規定されている場合に
は、ブロック名称（または位置）は省略することができ
る。

【００４０】一方、図４に示すＦＰＧＡも第１実施例の
例であるが、内部論理回路ブロックのランクがばらつい
ているＦＰＧＡの場合の例である。このＦＰＧＡにおい
て、ブロック名称（位置）が１１，１３である論理回路
ブロックは５ＭＨｚランクのブロックであり、またブロ
ック名称（位置）が７５，７７，７９，７Ｂ，９５，９
７，９９，９Ｂ，Ｂ５，Ｂ７，Ｂ９，ＢＢである論理回
路ブロックは２ＭＨｚランクのブロックとなっている。また、図５に、内蔵ＲＯＭブロックの内容リストを示す
。

【００４１】この第１実施例のＦＰＧＡによれば、ユー
ザは公知の「メモリー内容読取装置（ＲＯＭライター等
）」を用いて、図５に示したようなＦＰＧＡ内部のＲＯ
Ｍブロックの内容リストを必要に応じて読み出すことが
可能である。

【００４２】その内容をもとにして図１４の（ｃ）、（
ｄ）に示したようなケースでも、従来使用できなかった
２ＭＨｚ、５ＭＨｚ製品を用いたプログラムが可能とな
る。具体的には、図４の例で、ユーザが１０ＭＨｚの高
速動作回路部分を設計し、その回路をブロック割付する
際に、内蔵ＲＯＭブロックの内容リストをメモリー内容
読取装置にて読んで、５あるいは２と記載されているブ
ロックを避けて割り付ければよい。

【００４３】このように、従来不可能であった２／５Ｍ
Ｈｚ製品ランクにても、部分的に１０ＭＨｚランクの回
路が構成できるようになる。すなわち、必要最低限の内
部製品品質をもったＦＰＧＡまでも利用できるチャンス
が生まれ、従来の低ランク製品の利用範囲が拡大される
。言い換えれば、ＦＰＧＡの最適選択が可能となる。

【００４４】一方、図６は本発明によるＦＰＧＡの第３
の実施例で、保証遅延時間をＲＯＭブロックに書き込ん
だ例である。この実施例では、各論理回路ブロックの保
証遅延時間の測定値（保証値）がＲＯＭに書き込まれて
いる。このＦＰＧＡにおいて、ブロック名称（位置）５
１，５３に１．０μｓｅｃの保証遅延時間が書き込まれ
ている以外のブロック名称（位置）には０．２μｓｅｃ
の保証遅延時間が書き込まれている。さらに図７には内
蔵ＲＯＭブロックの図６に対応する内容リストを示す。

【００４５】また、図８は上記第３実施例の変形例で「
最大」及び「最小」保証遅延時間をＲＯＭに書き込んだ
例である。この内蔵ＲＯＭブロックの内容リストにおい
て、ブロック名称（位置）５２に最大保証遅延時間０．
８μｓｅｃ、最小保証遅延時間１．０μｓｅｃが書き込
まれ、ブロック名称（位置）５４に最大保証遅延時間０
．７μｓｅｃ、最小保証遅延時間１．０μｓｅｃが書き
込まれ、それ以外のブロックには、最大保証遅延時間０
．１μｓｅｃ、最小保証遅延時間０．２μｓｅｃが書き
込まれている。

【００４６】さらにまた、図は省略するが、ＲＯＭに書
き込まれたテストデータが「内部回路任意の端子間」の
最大最小遅延時間値であってもよい。この場合、「任意
の端子」の選定の仕方は以下のようにするのが良い。製
造者がユーザのプログラムする回路を想定し、その回路
について「■特に高速動作が必要な部分」、「■信号同
士が干渉しやすい部分」を抽出し、その回路部分をテス
トするのに好適な入出力テストパターンを作成し、その
テストパターンを用いてテストを実施する。そのテスト
結果である最大最小遅延時間値をＲＯＭに書き込む。

【００４７】上記の想定回路としては、たとえば画像処
理用の典型回路を想定したとすれば、その典型回路の最
大および最小遅延時間値をＲＯＭに書き込んだ本発明の
ＦＰＧＡは「画像処理用」として利用可能な製品となる
。

【００４８】さらに、図９および図１０は第４実施例で
、ＲＯＭに書き込まれたテストデータが「欠陥（または
使用保証外）回路ブロックのデータ」であるＦＰＧＡの
説明図である。「欠陥（または使用保証外）回路ブロッ
ク」とは、ブロック内部の回路の製造プロセスが失敗し
回路不良部となっていて、これを用いて回路をプログラ
ムした場合、十分な回路が構成できないブロックを指す
。

【００４９】回路不良部とは、トランジスタ機能不全（
即ちしきい値電位はずれ）、メモリーセル機能不全、配
線断線、配線短絡などである。従来は図９に示すような
ＦＰＧＡはすべて不良品として廃棄処分となっていたも
のである。

【００５０】この本発明の第４実施例としてのＦＰＧＡ
によれば、ユーザは設計回路をＦＰＧＡ回路にブロック
割付、配線する際に、公知の「メモリー内容読取装置（
ＲＯＭライター等）」を用いてＦＰＧＡ内部のＲＯＭブ
ロックの内容を読み出し、「欠陥（または使用保証外）
回路ブロック」を避けて割り付け、配線すればよい。図
９の例では、ブロック名称（位置）が５３である論理回
路ブロックを避けて、他の論理回路ブロックへの割り付
けを行い、またブロック名称（位置）が６２，６４であ
る配線ブロックを避けて配線すればよい。図１０に示す
ように、内蔵ＲＯＭブロックの内容リストには、欠陥（
使用保証外）ブロックのブロック名称（位置）のみを書
き込めばよい。

【００５１】またさらに、図１１は本発明の第４実施例
を発展した第５実施例であるＦＰＧＡのもう一つの例で
ある。すなわち第５実施例は欠陥ブロックの名称（位置
）にさらにその「欠陥ブロック内部の欠陥部分」に対応
したデバイス名を書き込んだ例である。

【００５２】ＦＰＧＡの論理回路ブロックは、ＡＮＤ回
路、ＯＲ回路、ＦＦ（フリップフロップ）回路およびブ
ロック内配線接続メモリーなどの要素で構成され、ＦＰ
ＧＡの配線ブロックは、ブロック「間」接続配線とその
接続配線メモリーなどの要素で構成されている。「欠陥
ブロック内部の欠陥部分」は上記の構成要素単位でＲＯ
Ｍに書き込むのが好適である。

【００５３】図１１に示す例では、ブロック名称（位置
）５３の論理回路ブロック内部のデバイス名「ＡＮＤ０
００１　」の　　ＡＮＤ回路、および「ＯＲ０００２」
のＯＲ回路、ならびにブロック名称（位置）６２の配線
ブロック内部のデバイス名「１２０　」および「００５
　」のブロック「間」接続配線、ブロック名称（位置）
６４配線ブロックのデバイス名「５６０　」のブロック
「間」接続配線が欠陥であることを書き込んだ例である
。

【００５４】図１１の第５実施例のＦＰＧＡでは、ユー
ザは設計回路をＦＰＧＡ回路にブロック割付、配線する
際に、ＦＰＧＡ内部のＲＯＭブロックの内容を読み出し
、「欠陥ブロック内部の欠陥部分」のみを避けて割り付
け、配線すればよい。

【００５５】具体的には、ブロック名称（位置）５３の
論理回路ブロックを用いる場合には内部のデバイス名「
ＡＮＤ０００１　」のＡＮＤ回路、「ＯＲ０００２」の
ＯＲ回路を避けて回路を構成すればよい。

【００５６】また、ブロック名称（位置）６２の配線ブ
ロックを使用する際にはデバイス名「１２０　」「００
５　」のブロック「間」接続配線、ブロック名称（位置
）６４の配線ブロックを使用する際にはデバイス名「５
６０　」のブロック「間」接続配線を避けて配線すれば
よい。

【００５７】ここで上記配線ブロックに関するデータを
図１２を用いて補足説明する。図１２は本発明のＦＰＧ
Ａの一つの配線ブロック（スイッチングステーション：
ＳＳ）に注目した場合の接続関係の説明図である。プロ
グラマブル配線ブロックは隣接する配線ブロック間、論
理回路ブロック間の接続のＯＮまたはＯＦＦをプログラ
ムするスイッチング用デバイスの集合体である。

【００５８】図中に記したように、端部を除く任意の配
線ブロック「ＳＳ」は、配線ブロック「１，３，５，７
」、論理回路ブロック「２，４，６，８」の合計「８ブ
ロック間の相互接続」がプログラムできるように内部に
電気的な接続または非接続を「プログラムできるデバイ
ス」が用意されている。この「プログラムできるデバイ
ス」の数は上記相互接続の自由度を増せば増すほど多く
なる。

【００５９】すなわち、接続の方向性を考慮して上記の
隣接する８ブロックに対して接続するのは７ブロックで
あるから、８×７＝５６のデバイスが必要で、それをそ
れぞれ１０組ずつ持たせるとすれば、５６×１０＝５６
０個のデバイスが必要である。

【００６０】このように数多くのデバイスを限られた面
積に集積するので、多層配線技術等を用いた高度の回路
設計がなされ、その回路を製造するプロセスにて確率的
に断線、短絡（プログラムメモリーでいえば　ＳＴＡＣ
Ｋ　ＡＴ　ＺＥＲＯ，　ＳＴＡＣＫ　ＡＴ　ＯＮＥ）な
どの回路不良が発生しやすい。

【００６１】次に、本発明の内蔵ＲＯＭに書き込む配線
ブロックに関するデータ例を説明する。これは前記のよ
うな断線、短絡を生じてしまった配線ブロック内部の「
プログラムできるデバイス」ナンバーを示している。すなわち、各配線ブロックのたとえば前記のような５６
０個のプログラムできるデバイスをナンバリングしてお
き、もしも、あるデバイスがプロセス不良であったらそ
のナンバーをＲＯＭに書く例を図１１に示したわけであ
る。図１１において、ブロック名称（位置）６２の配線
ブロックのデバイス名「１２０　」「００５　」のブロ
ック間接続用デバイス不良であり、ブロック名称（位置
）６４の配線ブロックのデバイス名「５６０　」のブロ
ック間接続用デバイス不良である。

【００６２】ところで、本発明において、「ＲＯＭブロ
ック自身に欠陥がある」と、本発明を有効に実施できな
い。そこで、そのようなことを回避するため、ＲＯＭブ
ロックだけはその他のブロックよりも製造プロセスが比
較的簡易で確立したプロセス技術で製造すればより好適
である。

【００６３】具体的には、ＲＯＭブロックの回路デザイ
ンルールがその他の回路ブロックよりも「大きいデザイ
ンルール」で設計する。たとえば、ＲＯＭブロックの回
路デザインルールが２μデザインルール、その他の回路
ブロックが１μデザインルールとするか、またはＲＯＭ
ブロックの回路デザインが２層配線、その他の回路ブロ
ックが３層以上、というようにＲＯＭブロックが「すく
ない層の配線」で設計するのがよい。また上記両方の設
計を組み合わせてもよい。

【００６４】本発明のＦＰＧＡの製造については、設計
段階でＲＯＭブロックを組み込み、製造段階でそのＲＯ
Ｍブロックを同一チップの中につくり込むことは公知の
ＲＯＭ内蔵型ＬＳＩ設計製造技術で可能である。

【００６５】本発明のＦＰＧＡ製造は、図１３に示すよ
うに、従来のＲＯＭブロック内蔵型ＬＳＩ（ＦＰＧＡ）
製造工程の最終工程に、以上説明したＦＰＧＡに関する
データを取得するためのテストを実施するテスト工程と
、「テスト結果にもとづくデータを内蔵ＲＯＭに書き込
む書き込み工程」を加えることで実現される。

【００６６】

【発明の効果】以上のように本発明のＦＰＧＡでは、製
品テストデータを書き込むＲＯＭ（ＲＥＡＤ　ＯＮＬＹ
　ＭＥＭＯＲＹ）ブロックをＦＰＧＡ上に用意し、ＦＰ
ＧＡの内部回路ブロック単位の製品性能をユーザに対し
て公開し、この情報を活用できるようにした。このこと
で低ランクの製品を部分的により高ランクの設計回路を
プログラムして利用できるようになる効果を有する。言
い換えれば、製品品質に見合った最適な使用を可能なら
しめるという「最適設計実現」の効果を有する。本発明
の製造方法によれば、ＦＰＧＡの歩留まり向上からＦＰ
ＧＡ製造コストダウン効果を有する。また、本発明の製
造方法によれば、製造プロセスのばらつきのために、従
来不良品として廃棄処分となっていたＦＰＧＡの一部を
利用可能となし、希少な材料とエネルギーを節約する省
資源、省エネルギー効果を有する。

【図面の簡単な説明】

【図１】本発明に係るフィールドプログラマブルゲート
アレイ（ＦＰＧＡ）の基本的構造を示す説明図である。

【図２】本発明によるＦＰＧＡの第１実施例を示す図で
ある。

【図３】図２に示したＦＰＧＡのＲＯＭブロック内に書
き込まれる内容リストを示す図である。

【図４】本発明によるＦＰＧＡの第１実施例の他の例を
示す図である。

【図５】図４に示したＦＰＧＡのＲＯＭブロック内に書
き込まれる内容リストを示す図である。

【図６】本発明によるＦＰＧＡの第３実施例を示す図で
ある。

【図７】図６に示したＦＰＧＡのＲＯＭブロック内に書
き込まれる内容リストを示す図である。

【図８】本発明によるＦＰＧＡの第３実施例の変形例を
示す図である。

【図９】本発明によるＦＰＧＡの第４実施例を示す図で
ある。

【図１０】図９に示したＦＰＧＡのＲＯＭブロック内に
書き込まれる内容リストを示す図である。

【図１１】本発明によるＦＰＧＡの第５実施例を示す図
である。

【図１２】本発明のＦＰＧＡの一つの配線ブロック（ス
イッチステーション：ＳＳ）に注目した場合の接続関係
説明図である。

【図１３】本発明の製造プロセスを示すフローチャート
である。

【図１４】本発明によるＦＰＧＡを製品ランク例を基に
して説明する説明図である。

【図１５】従来のＦＰＧＡにおける製品ランク付けを説
明する説明図である。

【符号の説明】

１１　　ＦＰＧＡ１３　　ＬＳＩ１５　　プログラマブル論理回路ブロック１７　　プロ
グラマブル配設ブロック１９　　ＲＯＭブロック

Claims

【特許請求の範囲】

【請求項１】　　記憶ブロックを有するフィールドプロ
グラマブルゲートアレイであって、前記記憶ブロックに
自らのブロックに関するテストデータが書き込まれてい
ることを特徴とするフィールドプログラマブルゲートア
レイ。
【請求項２】　　前記記憶ブロックに書き込まれたテス
トデータが内部ブロックそれぞれ個別の使用保証クロッ
ク周波数である請求項１記載のフィールドプログラマブ
ルゲートアレイ。
【請求項３】　　前記記憶ブロックに書き込まれたテス
トデータが内部ブロックそれぞれ個別の最大最小遅延時
間値である請求項１記載のフィールドプログラマブルゲ
ートアレイ。
【請求項４】　　前記記憶ブロックに書き込まれたテス
トデータが内部ブロック任意の端子間の最大最小遅延時
間値である請求項１記載のフィールドプログラマブルゲ
ートアレイ。
【請求項５】　　前記記憶ブロックに書き込まれたテス
トデータが欠陥または使用保証外の内部ブロックの名称
または位置である請求項１記載のフィールドプログラマ
ブルゲートアレイ。
【請求項６】　　前記記憶ブロックに書き込まれたテス
トデータが内部ブロック内の欠陥または使用保証外の要
素回路、ないしは欠陥または使用保証外の端子間スイッ
チである請求項１記載のフィールドプログラマブルゲー
トアレイ。
【請求項７】　　前記記憶ブロックをＲＯＭブロックと
した請求項１〜６のいずれかに記載のフィールドプログ
ラマブルゲートアレイ。
【請求項８】　　前記記憶ブロックの回路デザインルー
ルがその他の内部ブロックよりも大きいサイズのデザイ
ンルールで設計製造されている請求項１〜７のいずれか
に記載のフィールドプログラマブルゲートアレイ。
【請求項９】　　前記記憶ブロックの配線回路デザイン
がその他の内部ブロックよりも少ない層数の配線で設計
製造されている請求項１〜８のいずれかに記載のフィー
ルドプログラマブルゲートアレイ。
【請求項１０】　　請求項１に記載のフィールドプログ
ラマブルゲートアレイを製造するにあたり、記憶ブロッ
クに記憶ブロックに以外のフィールドプログラマブルゲ
ートアレイの内部ブロックに関するテストデータを書き
込む製造工程を有することを特徴とするフィールドプロ
グラマブルゲートアレイの製造方法。