JP3589501B2 - フィールド・プログラマブルゲートアレイのためのプログラマブル論理モジュール及びアーキテクチャ - Google Patents
フィールド・プログラマブルゲートアレイのためのプログラマブル論理モジュール及びアーキテクチャ Download PDFInfo
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Description
【産業上の利用分野】
本発明は、プログラマブル集積回路に関する。さらに詳しくは、本発明は、フィールド・プログラマブルゲート配列集積回路などの集積回路で使用するための、プログラマブル論理モジュールとアーキテクチャに関する。
本願は、1992年4月15日付けの米国出願(出願番号07/869,488、米国特許第5,187,393号)の1993年1月13日付けの継続出願(出願番号08/002,873、審査継続中)の部分継続出願に対応する。上記1992年4月15日付けの米国出願は、1989年2月10日付けの米国出願(出願番号07/309,306、米国特許第5,015,885号)の1991年1月15日付の分割出願(出願番号07/621,452、米国特許第5,172,014号)の継続出願である。上記1989年2月10日付けの米国出願は、1986年9月19日付けの米国出願(出願番号06/909,261、米国特許第4,758,745号)の部分継続出願である。
【0002】
【従来の技術】
ユーザー・プログラマブル相互接続技術の最近の進歩は、ユーザーが特注して幅広い様々な組合せ論理機能及び順次論理機能を実施できるフィールド・プログラマブルゲートアレイ(FPGA)集積回路の開発につながった。この形式の集積回路については多くの構成が知られている。このような構成の例は、フリーマンの米国特許第4870302号、エル・ガマル他の同第4758745号、及びマッカラム他の同第5132571号に開示されている。特定のFPGA集積回路に採用されている構成は、集積回路の上に配置された種々の回路要素の間で行われる可能な相互接続の豊富さと密度を確定することになり、したがってその有用性に大きな効果をもたらすことができる。
【0003】
ユーザーが選択できる複数の論理機能の選択可能な1つを実行することのできるプログラマブル論理ブロックは、従来の技術において周知であり、上述の構成のようなFPGA構成において採用されている。本発明と同じ譲受人に譲受されたエル・ガマル他の米国特許第4910417号、ガルブレス他の米国特許第5055718号と同第5198705号、及びル・キャン他の米国特許第4453096号は、複数の組合せ機能を実施することのできるマルチプレクサから成る論理モジュールを開示している。ホイッタッカーの米国特許第4541067号は、パス・トランジスタのいろいろな組合せを用いて種々の論理機能を実行する方法を開示している。
【0004】
【発明が解決しようとする課題】
これらの回路は、ユーザー・プログラマブル論理配列の設計者に一定の柔軟度をもたらす一方で、このような回路の機能性を改善する必要性が常に存在する。
【0005】
本発明は、FPGA構成に関し、さらに詳しくは、プログラマブル論理モジュールと呼ばれることもある機能回路モジュールを含むFPGA集積回路のコアアーキテクチャと、プログラマブル論理モジュールの機能並びにこれらの間の相互接続を確定するために使用される相互接続構成に関する。
【0006】
【課題を解決するための手段】
本発明によるユーザー・プログラマブルゲートアレイアーキテクチャは、1つまたは複数の組合せ論理回路または順次論理回路もしくはその両方を含む、論理機能モジュールのアレイを含む。複数の水平汎用相互接続チャネルと垂直汎用相互接続チャネルから成る相互接続構成が、アレイの上に組み付けられており、ここで各チャネルは複数の相互接続導体を含み、導体のいくつかは区分されていてもよい。個々の相互接続導体は互いに接続可能であり、そしてユーザー・プログラマブル相互接続要素によって論理機能モジュールの入力部と出力部に接続可能である。局所相互接続チャネルを含む局所相互接続構成も、アレイの上に組み付けられる。各局所相互接続チャネルは複数の局所相互接続導体を含み、論理機能モジュール中の2つまたはそれ以上の隣接する同モジュール間を接続する。
【0007】
本発明の好ましい実施例によるプログラマブル論理モジュールは、3つの機能ユニットを含む。これら3つの機能ユニットの各々は、少なくとも組合せユニットと順次ユニットの中から選択されてもよい。
【0008】
好ましい実施例によれば、プログラマブル論理モジュールのための組合せユニットは3つのマルチプレクサを含んでもよい。第1二入力マルチプレクサは、第1データ入力ノードに接続された第1データ入力部、第2データ入力ノードに接続された第2データ入力部、第1ゲートの出力部に接続された制御入力部、及び出力部を有する。第1ゲートは、第1制御入力ノードに接続された第1入力部と、第2制御入力ノードに接続された第2入力部とを有する。第2二入力マルチプレクサは、第3データ入力ノードに接続された第1データ入力部、第4データ入力ノードに接続された第2データ入力部、第1ゲートの出力部に接続された制御入力部、及び出力部を有する。複数の相互接続導体が第1データ入力ノードから第4データ入力ノードまでと交差し、各交差部に1つのユーザー・プログラマブル相互接続要素が配置されて、相互接続導体の選択されたものと第1から第4までのデータ入力ノードの選択されたものとの間にプログラマブル接続部が作られるようにすることが好ましい。複数の相互接続導体の1つは相互接続導体の他の1つに、インバータを通じて接続されている。
【0009】
第3二入力マルチプレクサは、第1マルチプレクサの出力部に接続された第1データ入力部、第2マルチプレクサの出力部に接続された第2データ入力部、第2ゲートの出力部に接続された制御入力部、及び出力部を有する。この出力部はバッファ機構付きであることが好ましい。第2ゲートは、第3制御入力ノードに接続された第1入力部と、第4制御入力ノードに接続された第2入力部を有する。
【0010】
本発明の現在好ましい実施例によれば、順次ユニットは3つのマルチプレクサと1つのDフリップフロップを含むが、他の順次論理回路も使用可能となる。第1二入力マルチプレクサは、第1データ入力ノードに接続された第1データ入力部、第2データ入力ノードに接続された第2データ入力部、第1制御ノードに接続された制御入力部、及び出力部を有する。第2二入力マルチプレクサは、第1マルチプレクサの出力部に接続された第1データ入力部、Dフリップフロップの出力部に接続された第2データ入力部、第2制御ノードに接続された制御入力部、及びDフリップフロップのD入力部に接続された出力部を有する。第1四入力マルチプレクサは、第1クロック入力ノードに接続された第1データ入力部、第1データ入力ノード上の信号補体に接続された第2データ入力部、第2クロック入力ノードに接続された第3データ入力部、第2クロック入力ノード上の信号補体に接続された第4データ入力部、クロック選択ノードに接続された第1制御入力部とクロック極性選択ノードに接続された第2制御入力部、及びDフリップフロップのクロック入力部に接続された出力部を有する。
【0011】
上記のように、3つの機能ユニットを論理モジュールに組み合わせることが好ましい。これら3つのユニットは同じにしてもよく、すなわち論理モジュールは、3つの組合せユニットまたは3つの順次ユニットを含んでもよく、または混合されてもよく、すなわち論理モジュールは、1つの混合ユニットと2つの順次ユニットを含んでもよい。組合せユニットと順次ユニットの混合物を含む論理モジュールでは、組合せユニットの事前バッファ機構付き出力部を、順次ユニットの第1マルチプレクサの入力部の1つに、内部的に接続することが有利である。
【0012】
本発明による論理モジュール構成では、上述のような2つまたはそれ以上の論理モジュールを、上述のような複数の局所相互接続導体と組み合わせてもよい。本発明の現在好ましい実施例によれば、局所相互接続導体は一対の論理モジュールに付随している。この論理モジュールの対を含む6つの機能ユニットの出力部は、局所相互接続導体のそれぞれに個々に結線されている。
【0013】
2つの論理モジュールを含む6つの機能ユニットの選択された入力部を、プログラムによって局所相互接続導体に接続することができる。組合せユニットのマルチプレクサの入力ノードに交差する相互接続導体も、局所相互接続導体と交差する。ユーザー・プログラマブル相互接続要素は、相互接続導体と局所相互接続導体との交差部に配置されて、これらの導体の間で選択プログラマブル相互接続ができるようにする。
【0014】
さらに、組合せユニットにおける第1ゲートと第2ゲートの少なくとも1つの入力部の少なくとも1つが、局所相互接続導体と交差し、ユーザー・プログラマブル相互接続要素によって個々の局所相互接続導体にプログラムにより接続される。
【0015】
本発明の実施例においては、本発明による論理モジュール対のアレイは、集積回路の上に配置されている。相互接続導体の構成は論理モジュールの上に重ね合わせられている。本発明の好ましい実施例によれば、汎用相互接続導体のグループが論理モジュールの近くで水平と垂直の両方向に伸びている。従来の技術で知られているように、これらの汎用相互接続導体をユーザー・プログラマブル相互接続要素によってセグメント化してもよい。ユーザー・プログラマブル相互接続要素を、水平汎用相互接続導体と垂直汎用相互接続導体との選択された交差部に、また垂直汎用相互接続導体と局所相互接続導体との交差部に配置してもよい。汎用相互接続導体はプログラムによって、論理モジュールにおける機能ユニットのデータ入力ノード、制御入力ノード、及び出力ノードに接続される。
【0016】
【実施例】
本発明に関する下記の説明は例示のためのみであって、決して限定されるものでないことは、当業者には理解できよう。また当業者には本発明の他の実施例も容易に考えられるであろう。
【0017】
先ず図1を見ると、本発明によるFPGAコアアーキテクチャ10の簡略化されたブロック図が示されている。ここで使用されている用語「コアアーキテクチャ」とは、相互接続導体とユーザー・プログラマブル相互接続要素を含む相互接続構成のオーバーレイを有するマトリクスの中の配置された複数の論理機能回路すなわち論理機能モジュール(参照番号12−1から12−12まで)を含む、FPGA配列のコアの構成を指す。論理機能モジュール(12−1から12−12まで)は、種々の回路のすべて、組合せ論理か順次論理かこれらの組合せのいずれかを含むことができ、本発明の実施例に関してここでさらに詳しく開示するように、同一である必要はない。
【0018】
図1に示すように、論理機能モジュール(12−1から12−12まで)は相互接続導体のネットワークに配置されている。図が複雑になり過ぎて理解し難くなるのを避けるために、相互接続導体のネットワークが簡略化された概要図の形で示されていることは、当業者には理解できよう。さらに、図面は論理機能回路間を接続する相互接続導体を示しているが、アーキテクチャは、相互接続導体が論理機能回路の間ではなく実際には論理機能回路上に直接に走る、「ゲートの海」形式のアーキテクチャにすることもできる。相互接続導体は、論理機能回路を構成する層の上に配置された層の中に金属線を含む。
【0019】
このような「ゲートの海」構成は当技術分野においては周知であり、マッカラム他の同第5132571号に例証されており、相互接続導体が論理機能回路の間のみを接続している構成よりも密なアレイの製造を可能にする。このような「ゲートの海」配置は好ましく、当業者には、本発明の原理が、上記の構成、並びに論理機能回路の上と間の両方に直接相互接続導体を有するハイブリッドアーキテクチャの両方に、同等に適用されることが認識されよう。
【0020】
図1は、相互接続導体の水平チャネルと垂直チャネルを複数個含む相互接続構成を示す。簡単にするために、水平チャネルを参照番号14−1、14−2、14−3、及び14−4で確定される単線で示し、垂直チャネルを参照番号16−1、16−2、16−3、及び16−4で確定される単線で示す。当業者には、各チャネルが複数の個別相互接続導体を含み、個別相互接続導体にはセグメント化されているものもあり、またアレイの長さ(または幅)にわたって伸びるものもあることは、理解されよう。本発明を実現する実際の集積回路の各チャネルに存在する相互接続導体の個数は、アレイの規模や密度などの要素の基づいて個別の設計選択によって指示されることになる。
【0021】
相互接続導体のセグメント化は周知であり、エル・ガマル他の米国特許第4758745号及びグリーン他の同第5073729号などの従来技術の特許に例証されており、したがって図面を過度に複雑化しないように図1には示されていない。当業者には理解されるように、多くの利用可能なセグメント化計画を本発明のアーキテクチャに採用することができる。セグメント化された相互接続導体が選択的に連結されて、選択された導体の間に、ユーザー・プログラマブル相互接続要素をプログラミングすることによって、より長い導体を作ることができることは、当業者には理解されよう。
【0022】
相互接続選択の高い可能性をもたらすために、個別導体の水平及び垂直相互接続チャネルの選択されたものの交差部は、ユーザー・プログラマブル相互接続要素によって占められ、この要素はユーザによってプログラミングされて選択された導体の間を電気的に接続し、論理機能回路の入力部と出力部との間で接続ネットを実行する。水平相互接続チャネルと垂直相互接続チャネルの交差部におけるこのようなユーザー・プログラマブル相互接続要素のグループを、図1に18−1から18−16までの正方形で略図的に示す。論理機能回路の入力部と出力部はまた、正方形20によって略図的に示されているように、個別の入力部と出力部及びチャネル内の相互接続導体の選択されたものとの交差部に配置されたユーザー・プログラマブル相互接続要素によって、チャネル内の相互接続導体の選択されたものに接続可能である。
【0023】
本発明の構成に採用できる多くの入手可能なユーザー・プログラマブル相互接続技術が存在する。これらは、アンチヒューズなどの要素とパス・トランジスタなどの能動装置を含む。これらの装置、その実現、及びこれらをプログラミングするために必要な回路は、当業者には周知である。これら周知の装置の詳細は、本発明の開示内容を過度に複雑化して性質を不明瞭にすることを避けるために、ここでは述べない。便宜上、本発明の開示は、例示的なユーザー・プログラマブル相互接続要素としてアンチヒューズを採用するが、本発明がこれに限定されるものではなく、パス・トランジスタ、及びアンチヒューズのユーザー・プログラマブル要素等価品である他の既知の装置を含めることも企図していることは、当業者には理解されよう。
【0024】
本発明の重要な特徴は、マトリクス内の論理機能の隣接する対の間を伸びるように示された「局所相互接続」チャネルのネットワークである。図1には、これらの局所相互接続チャネルが12−1と12−2の間、12−3と12−4の間、12−5と12−6の間、12−7と12−8の間、12−9と12−10の間、12−11と12−12の間を伸びるように示され、参照番号22−1から22−6までによって示されている。ここでさらに詳しく開示するように、局所相互接続チャネルは、隣接する論理機能回路の間に強化された相互接続能力をもたらす。局所相互接続チャネルが複数対の隣接論理モジュールを接続することがあるのは、当業者には理解されよう。限定されない例として、局所相互接続チャネル22−1は、汎用相互接続チャネルとともに使用されて、図2Aからさらに明らかにわかるように、論理モジュール12−5と12−6への接続を行うこともできる。
【0025】
本発明の現在好ましい実施例によれば、個別の局所相互接続導体の選択されたものが、チャネルの交差部に置かれたユーザー・プログラマブル相互接続要素によって、チャネル内の相互接続導体の選択されたものに接続可能である。これらのユーザー・プログラマブル相互接続要素のネットワークを、図1に正方形24として略図的に示す。
【0026】
FPGA10のコアアーキテクチャは、複数の入出力(I/O)モジュールによってオフ・チップと交信する。例示されたI/Oモジュール26−1、26−2、26−3、26−4は、I/Oパッド28−1、28−2、28−3、28−4のそれぞれと、水平相互接続チャネル14−2、14−3、垂直相互接続チャネル16−2、16−3のそれぞれとの間に結合されて示されている。当業者には理解されるように、I/Oモジュール26−1、26−2、26−3、26−4は各々が、入力バッファ、出力バッファ、及び入出力機能選択回路を含む。特定のI/Oモジュール回路の設計は単に設計選択の問題であり、当業者の間ではうまくいっている。このような回路の周知の事例を米国特許第5083083号に見ることができる。
【0027】
本発明のFPGA10のプログラミングは、プログラム・テスト制御回路30によって制御される。プログラム・テスト制御回路30は、I/Oパッド32、34、36を介してオフ・チップからプログラミング・データと制御信号を受け取るために必要な回路を含む。本発明の実行に必要な上記のI/Oパッドの数は、設計の選択と要件に従って変わることは当業者には認識されよう。データと制御信号を使用し、集積回路におけるユーザー・プログラマブル相互接続要素の選択されたものをプログラミングし、論理機能モジュール(12−1から12−12まで)とI/Oモジュール(26−1から26−4まで)の回路機能、及びこれらの間の回路接続パスを定義する。当技術分野では周知のように、プログラム・テスト制御回路30はまた、論理機能モジュール(12−1から12−12まで)にテスト・データを提供し、そして同モジュールからテスト・データを取得するためにも使用できる。このような回路を使用するテストの事例を米国特許第4758745号と同第5083083号に見ることができる。
【0028】
すでに開示されたように、本発明で使用される個々の論理モジュール回路は、組合せ論理ユニット、順次論理ユニット、または1種類か2種類の論理ユニットコードの組合せを含むことがある。図2Aの概略ブロック図を見ると、プログラマブル論理モジュールのための組合せユニット40の現在好ましい実施例では、3つの二入力マルチプレクサ42、44、46を含む。第1二入力マルチプレクサ42は、第1データ入力ノード48に接続された第1データ入力部、第2データ入力ノード50に接続された第2データ入力部、第1ゲート52の出力部に接続された制御入力部、及び出力部54を有する。第1ゲート52は、第1制御入力ノード56に接続された第1入力部と第2制御入力ノード58に接続された第2入力部を有する。第2二入力マルチプレクサ44は、第3データ入力ノード60に接続された第1データ入力部、第4データ入力ノード62に接続された第2データ入力部、第1ゲート52の出力部に接続された制御入力部、及び出力部66を有する。第3二入力マルチプレクサ46は、第1マルチプレクサ42の出力部54に接続された第1データ入力部、第2マルチプレクサ44の出力部66に接続された第2データ入力部、第2ゲート68の出力部に接続された制御入力部、及び出力部70を有する。第2ゲート68は、第3制御入力ノード72に接続された第1入力部と第4制御入力ノード74に接続された第2入力部を有する。出力バッファ76が第3マルチプレクサ46の出力部70に接続されている。第1ゲート52と第2ゲート68はそれぞれANDゲートとORゲートとして示されているが、他のゲートの組合せも可能であることは、当業者には認識されよう。
【0029】
複数の相互接続導体78、80、82、84、86が、第1から第4までのデータ入力ノード48、50、60、62と交差し、ユーザー・プログラマブル相互接続要素(図面では中空円として示されている)は各交差部に配置されて、プログラマブル接続部が相互接続導体の選択されたものと第1から第4までのデータ入力ノードの選択されたものとの間に作られるようになることが好ましい。ユーザー・プログラマブル相互接続要素の選択されたものが参照番号88a−88dによって示されており、後で図2Bを参照して検討する。
【0030】
複数の相互接続導体86の1つが、インバータ90を通じて相互接続導体84の他の1つに接続されている。当業者には理解されるように、インバータ90の存在は、入力項の1つを逆転できるようにすることによって、論理機能モジュール回路の融通性を増す一助となる。この融通性は、相互接続導体86を延長して同じ機能ユニット内の他の機能ユニット入力部を横断することによって、またはこの導体を局部相互接続チャネルの一部分として、他の機能ユニットへの接続を可能することによって、さらに増加されよう。インバータ90の出力部も、追加のアンチヒューズを通じてゲート52と68の入力部のいずれかに接続することができる。
【0031】
図2Aからもわかるように、相互接続導体78、80、82、84は、上部汎用相互接続チャネルにおける水平相互接続導体92、94、96、98と下部汎用相互接続チャネルにおける水平相互接続導体100、102、104、106を交差している。第1ゲート52と第2ゲート68の制御入力ノード56、58、72、74も、水平相互接続導体92、94、96、98、100、102、104、106を横切る。他のユーザー・プログラマブル相互接続要素がこれらの導体の交差部に配置され、当技術分野で周知のようにプログラム化されて選択的に接続を行う。
【0032】
図2Aに示す特定の配置は単に例示であり、ユーザー・プログラマブル相互接続要素によって導体交差部を占めるための別の個数の相互接続導体や他の計画を用いる他の配置も可能であることは、当業者には認識されよう。
【0033】
図2Aに示すプログラマブル論理モジュールのための組合せユニット40は、広範囲の組合せ論理機能を実施できるコンパクトで柔軟な回路である。ここで図2Bを参照すると、図2Aの組合せ論理機能モジュール・ブロックの出力状態を、その入力の状態の機能として、このユニットを用いて可能な利用できる組合せ機能の小さなサンプリングのために示す表が示されている。当業者は、容易に残りの可能な機能を決定することができよう。当業者にはまた、これらの機能のいくつかについて複数の実行が可能なことを容易に理解されよう。図2Bの表では、A0とB0はANDゲート52の第1制御入力部56と第2制御入力部58を示し、A1とB1はORゲート68の第1制御入力部72と第2制御入力部74を示す。入力線L0、L1、L2、L3は、それぞれ相互接続導体78、80、82、84を示す。入力部D0、D1、D2、D3はそれぞれ、第1マルチプレクサ42と第2マルチプレクサ44のデータ入力ノード48、50、60、62を示す。最後に、「内部」の下の項目における表示!L3は、相互接続導体86上のインバータ90の出力部を示す。L0、L1、L2、L3の下の項目をD0、D1、D2、D3の下の項目とともに読むことによって、当業者は、所望の論理機能を実行するために、どのユーザー・プログラマブル相互接続要素をプログラミングすべきかを容易に決定することができる。
【0034】
図2Bにおける項目は直接的なものである。一例として、図2Aに示すプログラマブル論理モジュールを四入力ANDゲートとしてコンフィギュレートするためには、次のような接続を行う。入力項a、bは、ANDゲート52の線上の第1入力部56と第2入力部58に与えられる。入力項cは、ORゲート68の入力部72の1つに与えられ、論理0はORゲート68の他の入力部74に与えられる。論理0にレベルは相互接続導体78、80、82に与えられ、入力項dは相互接続導体84に与えられる。
【0035】
図2Bの表の第1行における項目を調べると、D0(第1マルチプレクサ42の第1入力部への第1データ入力ノード48)が相互接続導体78に接続されていることがわかる。これは、相互接続導体78と第1データ入力ノード48との交差部におけるユーザー・プログラマブル相互接続要素88aをプログラミングすることによって達成できる。同様に、D1(第1マルチプレクサ42の第2入力部への第2データ入力ノード50)が相互接続導体80に接続されている。これは、相互接続導体80と第2データ入力ノード50との交差部におけるユーザー・プログラマブル相互接続要素88bをプログラミングすることによって達成できる。同様に、D2(第2マルチプレクサ44の第1入力部への第3データ入力ノード60)が相互接続導体82に接続されている。これは、相互接続導体82と第3データ入力ノード60との交差部におけるユーザー・プログラマブル相互接続要素88cをプログラミングすることによって達成できる。同様に、D3(第2マルチプレクサ44の第2入力部への第4データ入力ノード62)が相互接続導体84の入力項dに接続されている。これは、相互接続導体84と第4データ入力ノード62との交差部におけるユーザー・プログラマブル相互接続要素88dをプログラミングすることによって達成できる。
【0036】
ここで図2Cを見ると、本発明による論理モジュールのための順次論理ユニット110の現在好ましい実施例が、ブロック図様式で示されている。本発明の好ましい実施例によれば、順次論理ユニットは3つのマルチプレクサと1つのDフリップフロップを含む。第1二入力マルチプレクサ112は、第1データ入力ノード114に接続された第1データ入力部、第2データ入力ノード116に接続された第2データ入力部、第1制御ノード118に接続された制御入力部、及び出力部120を有する。第2二入力マルチプレクサ122は、第1マルチプレクサの出力部120に接続された第1データ入力部、Dフリップフロップ124の出力部に接続された第2データ入力部、第2制御ノード126に接続された制御入力部、及びDフリップフロップ124のD入力部に接続された出力部128を有する。第1四入力マルチプレクサ130は、第1クロック入力ノード132に接続された第1データ入力部、第1クロック入力ノード132上の信号の補足部に接続された第2データ入力部、第2クロック入力ノード134に接続された第3データ入力部、第2クロック入力ノード134上の補足部に接続された第4データ入力部、クロック選択ノード136に接続された第1制御入力部、クロック極性選択ノード138に接続された第2制御入力部、及びDフリップフロップ124のクロック大力部に接続された出力部140を有する。Dフリップフロップ124の出力部はバッファ142によって緩衝される。最後に、Dフリップフロップ124はまた、セットノード及びリセットノードに接続されたセット入力部144とリセット入力部146をそれぞれ備えている。
【0037】
図2Aの組合せユニット40と同様に、図2Cの順次ユニット110は、本発明の相互接続構成に接続可能である。図2Cからわかるように、順次ユニット110の種々の入力と制御入力が、上部汎用相互接続チャネルにおける水平相互接続導体148、150、152、154、及び下部汎用相互接続チャネルにおける水平相互接続導体156、158、160、162と交差している。ユーザー・プログラマブル相互接続要素はこれらの導体の交差部に配置され、当技術分野では周知のように、選択的に接続するようにプログラミングすることができる。
【0038】
順次ユニット110はまたフィレキシブルな回路であることは、当業者には理解されよう。第1四入力マルチプレクサ130を使用してクロック源を選択して制御し、こうしてDフリップフロップ124を、集積回路のこのようなユニットすべてに共通であることが好ましい第1クロック入力ノード132においてシステム・クロックから駆動することができ、または汎用相互接続チャネルから第2クロック・ノード134上に与えられる他の信号から導出されるクロック・ノードからのクロック信号から駆動することができる。第1四入力マルチプレクサ130へのクロック極性選択制御ノード138の接続は、Dフリップフロップ124に関してエッジ・トリガリングの上昇または下降の選択を可能にする。当業者には容易に理解されるように、この機能もまた第3二入力マルチプレクサと排他的ORゲートによって容易に実行される。
【0039】
再び図2Aと図2Cを見ると、相互接続導体の他の組が、組合せユニット40と順次ユニット110の両方の入力部と出力部への接続のために準備されている。これらの相互接続導体は、相互接続導体92、94、96、98、100、102、104、106、148、150、152、154、156、158、160、162で示される汎用相互接続チャネルとは異なり、隣接論理モジュールの間で共有される局所相互接続である。また、汎用相互接続導体とは異なり、組合せユニット40と順次ユニット110の出力部は局所相互接続導体の個々に配線されている。
【0040】
局所相互接続導体は、図2Aと図2Cとでは同じ参照番号が付けられている。図2Aと図2Cに示された例示的な実施例では、4つの局所相互接続導体164、166、168、170が示されているが、本発明の構成の実際の実現に使用されるべき局所相互接続導体の数は、主として設計選択及び局部的に相互接続された論理モジュールにおける組合せユニットと順次ユニットの数の問題であることは、当業者には認識されよう。
【0041】
図を見ると、組合せユニット40のバッファ76の出力部は局所相互接続導体164に接続されている。同様に、順次ユニット110のバッファ142の出力部は局所相互接続導体166に接続されている。組合せユニット40と順次ユニット110の他のデータ入力部と制御入力部の選択されたものは、プログラマブル相互接続要素を介して局所相互接続導体164、166、168、170に接続可能であり、これらのプログラマブル相互接続要素は、組合せユニット40と順次ユニット110のデータ入力部と制御入力部及び局所相互接続導体164、166、168、170との交差部に円で示されている。
【0042】
本発明において図2Aの組合せユニット40を採用することが好ましいが、同時に、他の組合せユニットも本発明の構成に有効に採用されることは、当業者には理解されよう。ここで図3Aから図3Fまでを見ると、代替の組合せユニット回路が示されている。
【0043】
既に述べたように、3つの機能ユニットを論理モジュールに組み合せることは現在好ましい。これらの3つのユニットは同一である。すなわち論理モジュールは、3つの組合せユニットまたは3つの順次ユニットを含むか、または混合される、すなわち論理モジュールが1つの組合せユニットと2つの順次ユニットを含む。組合せユニットと順次ユニットの混合を含む論理モジュールでは、組合せユニットの事前バッファ付き出力部を順次ユニットの第1マルチプレクサの入力部の1つに接続することが有利であろう。このような配置を図4Aに示す。
【0044】
ここで図4Aを見ると、論理機能モジュール200がブロック概略様式で示されている。図4Aの例示的実施例において、論理機能モジュール200は1つの組合せユニット40と2つの順次ユニット110a、110bを含む。便宜上、図4Aに示されたこれらのユニットの要素には、図面が複雑になるのを避けるために図4Aではすべての要素には番号を付けないが、図2Aと図2Cで使用した参照番号と同じものを付ける。
【0045】
上部汎用相互接続チャネルは汎用相互接続導体202、204、206、208、210を含み、これらのいくつかはクロック信号機能と専用論理レベル機能に専有され、そして下部汎用相互接続チャネルは汎用相互接続導体212、214、216、218、220を含み、これらのいくつかはクロック信号機能と専用論理レベル機能にも専有される。局部相互接続チャネル222は局部相互接続導体224、226、228、230、232、234を含む。図面では、組合せユニット40の出力バッファ76の出力部は局部相互接続導体224に結線されている。組合せユニット110aの出力バッファ142aの出力部は局部相互接続導体226に結線されている。組合せユニット110bの出力バッファ142bの出力部は局部相互接続導体228に結線されている。さらに、組合せユニット40の事前バッファ付き出力部と順次ユニット110aにおけるマルチプレクサ112aの第1入力部114aとの間が内部的に結線接続される。代替案として、組合せユニット40の事前バッファ付き出力部を、マルチプレクサ112aの制御入力部に結線することができる。
【0046】
図4Aの論理機能モジュールは非常にフレキシブルであり、広範にわたる各種の組合せ論理機能及び順次論理機能の実現を可能にすることは、当業者には理解されよう。複数のこれらの論理機能モジュール200が図1に示すように1つの配列に置かれると、局部相互接続チャネルの利点は明白になる。このような配置では、組合せ要素と順次要素の出力部は、局部相互接続導体224、226、228、230、232、234のそれぞれに個別に結線されている。結線接続は汎用相互接続チャネルにおけるどのユーザー・プログラマブル相互接続要素も迂回するので、このような相互接続要素がこれらを通過する信号に通常もたらすいかなる時間遅延も避けられ、その結果、実際により大きく、より速い、単一論理機能モジュールである回路となる。
【0047】
また図4Aは、図2Aのインバータ90の追加が論理モジュール機能を増すという余分の融通性も示す。図4Aに示すように、組合せユニット40に物理的に位置付けられたインバータ90は、組合せユニット40と共に、または順次ユニット110及び110bのいずれかと共に、適切なアンチヒューズをプログラミングすることによって使用され、その出力部を,順次ユニット110aに付随するデータ・マルチプレクサ112a、及び122a及び順次ユニット110bに付随する112b、122bのデータ入力部と制御入力部に接続し、また順次ユニット110a及び110bにおけるDフリップ・フロップ124aと124bのセット入力部及びリセット入力部にそれぞれ接続する。
【0048】
本発明のさらに別の態様によれば、論理機能の対の組合せコンポーネントと順次コンポーネントの混合と配置は、有利に変更することができる。本発明のこの態様を、本発明による局所相互接続チャネルによって接続された論理機能モジュール対レイアウトの図式的表示として、図4Bから図4Dまでに示す。
【0049】
先ず図4Bを見ると、論理機能モジュール200a、200bを含む論理機能モジュール対が局所相互接続バス222aによって接続されている。論理機能モジュール200aは、左端の組合せユニット240、中央の順次ユニット242、及び右端の組合せユニット244を含む。論理機能モジュール200bは、左端の組合せユニット246、中央の順次ユニット248、及び右端の組合せユニット250を含む。
【0050】
組合せユニットと順次ユニット240、242、244、246、248、250の出力部は、単一論理機能ユニット200について図4Aに示す方法で、局所相互接続チャネル222aの種々の個別局所相互接続導体に結線されることは、当業者には認識されよう。
【0051】
本発明による論理モジュール対のレイアウトの他の変形を図4Cと図4Dに示す。図4Cでは、論理機能モジュール200c、200dを含む論理機能モジュール対が局所相互接続バス222bによって接続されている。論理機能モジュール200cは、左端の組合せユニット252、中央の順次ユニット254、及び右端の組合せユニット256を含む。論理機能モジュール200dは、左端の組合せユニット258、中央の順次ユニット260、及び右端の組合せユニット262を含む。図4Dでは、論理機能モジュール200e、200fを含む論理機能モジュール対が局所相互接続バス222cによって接続されている。論理機能モジュール200eは、左端の組合せユニット264、中央の順次ユニット266、及び右端の組合せユニット268を含む。論理機能モジュール200fは、左端の組合せユニット270、中央の順次ユニット272、及び右端の組合せユニット274を含む。
【0052】
本発明による他の態様によれば、本発明の相互接続構成の相互接続導体はセグメントとして提供される。テストなどの目的のためにセグメントを一緒に一時的に接続する能力が準備される。さらに、ユーザー・プログラマブル相互接続要素を準備して、プログラムによってセグメントを一緒に接続し、集積回路の正常作動中に、より長い相互接続導体を作ることができる。
【0053】
再び図2Aを見ると、相互接続導体78、80、82、84、86の各々はパス・トランジスタによってセグメントに区分されている。こうして、相互接続導体78はパス・トランジスタ302のソース/ドレーン端子の1つに接続されている。パス・トランジスタ302の他のソース/ドレーン端子は、相互接続導体78の下方に延長された垂直拡張部として考えてもよい相互接続導体78aに接続されている。同様な方式で、相互接続導体80はパス・トランジスタ304のソース/ドレーン端子の1つに接続されている。パス・トランジスタ304の他のソース/ドレーン端子は、相互接続導体80の上方に延長された垂直拡張部として考えてもよい相互接続導体80aに接続されている。相互接続導体82はパス・トランジスタ306のソース/ドレーン端子の1つに接続されている。パス・トランジスタ306の他のソース/ドレーン端子は、相互接続導体82の下方に延長された垂直拡張部として考えてもよい相互接続導体82aに接続されている。相互接続導体84はパス・トランジスタ308のソース/ドレーン端子の1つに接続されている。パス・トランジスタ308の他のソース/ドレーン端子は、相互接続導体84の上方に延長された垂直拡張部として考えてもよい相互接続導体84aに接続されている。相互接続導体86はパス・トランジスタ310のソース/ドレーン端子の1つに接続されている。パス・トランジスタ310の他のソース/ドレーン端子は、相互接続導体86の上方に延長された垂直拡張部として考えてもよい相互接続導体86aに接続されている。
【0054】
図2Aに示すように、パス・トランジスタの位置は、相互接続構成の融通性を増すように食い違っていることが好ましい。こうして、パス・トランジスタ302、306は、これらの関連相互接続導体上の1つの垂直位置に置かれ、一方パス・トランジスタ304、308、310は、これらの関連相互接続導体上の他の垂直位置に置かれている。パス・トランジスタのゲートは、プログラムとテスト制御回路30によって駆動される(図1)。パス・トランジスタ302、306のゲートは共通ゲート線312に接続されており、パス・トランジスタ304、308、310のゲートは共通ゲート線314に接続されているが、その他の配置も可能であることは当業者には認識されよう。
【0055】
相互接続導体78a、82aは、集積回路配列における論理モジュールの下に位置する論理モジュール(図2Aには図示せず)に、ユーザー・プログラマブル相互接続要素を通じて接続可能となり、また相互接続導体80a、84a、86aは、集積回路配列における論理モジュールの上に位置する論理モジュール(図2Aには図示せず)に、ユーザー・プログラマブル相互接続要素を通じて接続可能となることは、当業者には理解されよう。本発明によって製造される実際の構成に使用される特定のセグメント化計画は、多少自由裁量的なものであり、主として特定の構成レイアウトによって指図される設計選択の問題となる。
【0056】
本発明の実施と適用を示して説明したが、本発明の概念を逸脱することなく、上記以外のさらに多くの変更が可能であることは、当業者には明白であろう。したがって、本発明は、添付の特許請求の範囲の意図内にある以上は制約されるものではない。
【図面の簡単な説明】
【図1】FPGA集積回路に採用することのできる本発明によるコアアーキテクチャの簡略化されたブロック図である。
【図2A】本発明の相互接続構成の一部分を示す、本発明による現在好ましい組合せ機能ユニットのブロック概略図である。
【図2B】図2Aの組合せ機能ユニットの出力部の状態を入力部の状態の関数として示す表である。
【図2C】本発明の相互接続構成の一部分を示す、順次機能ユニットの、ブロック概略図である。
【図3A】本発明によるFPGA構成に採用することのできる他の組合せ機能ユニットの、ブロック概略図である。
【図3B】本発明によるFPGA構成に採用することのできる他の組合せ機能ユニットの、ブロック概略図である。
【図3C】本発明によるFPGA構成に採用することのできる他の組合せ機能ユニットの、ブロック概略図である。
【図3D】本発明によるFPGA構成に採用することのできる他の組合せ機能ユニットの、ブロック概略図である。
【図3E】本発明によるFPGA構成に採用することのできる他の組合せ機能ユニットの、ブロック概略図である。
【図3F】本発明によるFPGA構成に採用することのできる他の組合せ機能ユニットの、ブロック概略図である。
【図4A】図2Aと図2Cの機能ユニットの組合せで構成される論理モジュールの、ブロック概略図である。
【図4B】本発明による局所相互接続チャネルによって接続された論理モジュール内の、論理機能ユニットに関するレイアウト配置の概念図である。
【図4C】本発明による局所相互接続チャネルによって接続された論理モジュール内の、論理機能ユニットに関するレイアウト配置の概念図である。
【図4D】本発明による局所相互接続チャネルによって接続された論理モジュール内の、論理機能ユニットに関するレイアウト配置の概念図である。
【符号の説明】
10 FPGAコアアーキテクチャ
12 論理機能回路、論理機能モジュール
14 相互接続導体の水平チャネル
16 相互接続導体の垂直チャネル
18 水平相互接続チャネルと垂直相互接続チャネルとの交差部
20、78、80、82、84、86、92、94、96、98、100、102、104、106、148、150、152、154、156、158、160、162 相互接続導体
22、222 局所相互接続チャネル
24 ユーザー・プログラマブル相互接続要素
26 I/Oモジュール
28 32、34、36I/Oパッド
30 プログラム・テスト制御回路
40、240、244、246、252、256、262、264、270、274 組合せユニット
42、44、46、112、122 二入力マルチプレクサ
48、50、62、114、116 データ入力ノード
52 第1ゲート
54、66、70、120、128、140 出力部
56、58、60、72、74 制御入力ノード
68 第2ゲート
76 出力バッファ
88 ユーザー・プログラマブル相互接続要素
90 インバータ
110 順次論理ユニット
118、126 制御ノード
124 Dフリップフロップ
130 四入力マルチプレクサ
132、134 クロック入力ノード
136 クロック選択ノード
138 クロック極性選択ノード
142 バッファ
144 セット入力部
146 リセット入力部
164、166、168、170、224、226、228、230、232、234 局所相互接続導体
200 論理機能モジュール
202、204、206、208、210、212、214、216、218、220 汎用相互接続導体
242、248、250、254、258、260、266、268、272順次ユニット
302、304、306、308、310 パス・トランジスタ
312、314 共通ゲート線
Claims (68)
- ユーザー・プログラマブルゲート配列集積回路のためのコアアーキテクチャであって、
モジュールの各々が少なくとも1つの入力部と少なくとも1つの出力部を有する論理機能モジュールのアレイと、
複数の水平汎用相互接続チャネルと垂直汎用相互接続チャネルを含んでおり、前記アレイの上に置かれており、前記水平汎用相互接続チャネルと垂直汎用相互接続チャネルの各々が複数の相互接続導体を含み、前記汎用相互接続導体が互いに接続可能であり、ユーザー・プログラマブル相互接続要素によって論理機能モジュールの入力部と出力部に接続可能である、汎用相互接続構成と、
局所相互接続チャネルを含んでおり、前記アレイの上に置かれた局所相互接続構成であって、各局所相互接続チャネルは、前記論理機能モジュール中の少なくとも2つのの隣接する同モジュール間を接続し、複数の局所相互接続導体を含み、前記局所相互接続導体の第1組は前記論理機能モジュールの前記隣接組の出力部に接続され、前記局所相互接続導体の第2組は互いに接続可能であり、ユーザー・プログラマブル相互接続要素によって論理機能モジュールの入力部に接続可能である局所相互接続構成と、
を含む、ユーザー・プログラマブルゲートアレイのためのコアアーキテクチャ。 - 前記局所相互接続チャネルが、前記論理機能モジュールの前記隣接モジュールの対の間を接続する、請求項1に記載のコアアーキテクチャ。
- 前記論理機能モジュールの各々が、組合せユニットと順次ユニットから選択された複数の機能ユニットを含む、請求項1に記載のコアアーキテクチャ。
- 前記ユーザー・プログラマブル相互接続要素がアンチヒューズである、請求項1に記載のコアアーキテクチャ。
- 個別局所相互接続チャネルに接続された第1論理機能モジュールが、左端の組合せユニット、中央の順次ユニット、及び右端の組合せユニットを含み、前記個別局所相互接続チャネルに接続された第2論理機能モジュールが、左端の組合せユニット、中央の順次ユニット、及び右端の組合せユニットを含む、請求項3に記載のコアアーキテクチャ。
- 個別局所相互接続チャネルに接続された第1論理機能モジュールが、左端の組合せユニット、中央の順次ユニット、及び右端の組合せユニットを含み、前記個別局所相互接続チャネルに接続された第2論理機能モジュールが、左端の順次ユニット、中央の順次ユニット、及び右端の組合せユニットを含む、請求項3に記載のコアアーキテクチャ。
- 個別局所相互接続チャネルに接続された第1論理機能モジュールが、左端の組合せユニット、中央の順次ユニット、及び右端の順次ユニットを含み、前記個別局所相互接続チャネルに接続された第2論理機能モジュールが、左端の組合せユニット、中央の順次ユニット、及び右端の組合せユニットを含む、請求項3に記載のコアアーキテクチャ。
- 第1データ入力導体に接続された第1データ入力部、第2データ入力導体に接続された第2データ入力部、制御入力部、及び出力部を有する、第1マルチプレクサと、
第3データ入力導体に接続された第1データ入力部、第4データ入力導体に接続された第2データ入力部、制御入力部、及び出力部を有する、第2マルチプレクサと、
前記第1マルチプレクサの出力部に接続された第1データ入力部、前記第2マルチプレクサの出力部に接続された第2データ入力部、制御入力部、及び出力部を有する第3マルチプレクサと、
第5データ入力導体に接続された第1入力部、第6データ入力導体に接続された第2入力部、及び第1マルチプレクサと第2マルチプレクサの制御入力部に接続された出力部を有する、第1論理ゲートと、
第7データ入力導体に接続された第1入力部、第8データ入力導体に接続された第2入力部、及び第3マルチプレクサの制御入力部に接続された出力部を有する、第2論理ゲートと、
前記第3マルチプレクサの前記出力部に接続された入力部及び出力導体に接続された出力部を有する、出力バッファと、
前記第1、第2、第3マルチプレクサの前記データ及び制御入力導体に交差しており、ユーザー・プログラマブル相互接続要素によって前記データ及び制御入力導体に個別に選択的に接続可能な、前記複数の相互接続導体と、
前記相互接続導体の第1導体に接続された入力部と前記相互接続導体の第2導体に接続された出力部を有するインバータ
を含む、組合せ論理ユニット。 - 前記第1論理ゲートがANDゲートであり、前記第2論理ゲートがORゲートである、請求項8に記載の組合せ論理ユニット。
- 前記ユーザー・プログラマブル相互接続要素がアンチヒューズである、請求項8に記載の組合せ論理ユニット。
- データ入力部、クロック入力部、及び出力部を有するデータ・フリップフロップと、
第1データ入力導体に接続された第1データ入力部、第2データ入力導体に接続された第2データ入力部、第1制御入力導体に接続された制御入力部、及び出力部を有する、第1データ・マルチプレクサと、
前記データ・フリップフロップの出力部に接続された第1データ入力部、前記第1マルチプレクサの出力部に接続された第2データ入力部、制御入力部、及び前記データ・フリップフロップのデータ入力部に接続された出力部を有する、第2データ・マルチプレクサと、
グローバル・クロック導体に接続された第1データ入力部、前記グローバル・クロック導体の上の信号の補足部に接続された第2データ入力部、クロック入力導体に接続された第3データ入力部、前記クロック入力導体の上の信号の補足部に接続された第4データ入力部、クロック選択制御入力導体に接続された第1制御入力部、クロック極性制御入力導体に接続された第2制御入力部、及び前記データ・フリップフロップの前記クロック入力部に接続された出力部を有する、クロック・マルチプレクサと、
前記データ・フリップフロップの前記出力部に接続された入力部と、出力導体に接続された出力部を有する、出力バッファと、
複数の汎用相互接続導体であって、少なくともそのいくつかが前記第1、第2、第3マルチプレクサの前記データ、クロック、及び制御入力導体に交差し、そしてユーザー・プログラマブル相互接続要素によって前記データ、クロック、及び制御入力導体に個別に選択的に接続可能な、複数の汎用相互接続導体と、
を含む、順次論理ユニット。 - セット入力導体に接続されており、少なくとも前記汎用相互接続導体のいくつかに交差し、ユーザー・プログラマブル相互接続要素によって前記汎用相互接続導体のいくつかに接続可能な、セット入力部と、
リセット入力導体に接続されており、少なくとも前記汎用相互接続導体のいくつかに交差し、またユーザー・プログラマブル相互接続要素によって前記汎用相互接続導体のいくつかに接続可能な、前記リセット入力部と、
をさらに含む、請求項11に記載の順次論理ユニット。 - 第1データ入力導体に接続された第1データ入力部、第2データ入力導体に接続された第2データ入力部、制御入力部、及び出力部を有する、第1マルチプレクサと、
第3データ入力導体に接続された第1データ入力部、第4データ入力導体に接続された第2データ入力部、制御入力部、及び出力部を有する、第2マルチプレクサと、
前記第1マルチプレクサの出力部に接続された第1データ入力部、前記第2マルチプレクサの出力部に接続された第2データ入力部、制御入力部、及び出力部を有する第3マルチプレクサと、
第5データ入力導体に接続された第1入力部、第6データ入力導体に接続された第2入力部、及び前記第1マルチプレクサと第2マルチプレクサの制御入力部に接続された出力部を有する、第1論理ゲートと、
第7データ入力導体に接続された第1入力部、第8データ入力導体に接続された第2入力部、及び前記第3マルチプレクサの制御入力部に接続された出力部を有する、第2論理ゲートと、
前記第3マルチプレクサの前記出力部に接続された入力部及び第1出力導体に接続された出力部を有する、第1出力バッファと、
データ入力部、クロック入力部、及び出力部を有するデータ・フリップフロップと、
前記第1出力バッファの出力部に接続された第1データ入力部、第9データ入力導体に接続された第2データ入力部、第1制御入力導体に接続された制御入力部、及び出力部を有する、第4データ・マルチプレクサと、
前記データ・フリップフロップの出力部に接続された第1データ入力部、前記第4マルチプレクサの出力部に接続された第2データ入力部、第2制御入力導体に接続された制御入力部、及び前記データ・フリップフロップのデータ入力部に接続された出力部を有する、第5データ・マルチプレクサと、
グローバル・クロック導体に接続された第1データ入力部、前記グローバル・クロック導体の上の信号の補足部に接続された第2データ入力部、クロック入力導体に接続された第3データ入力部、前記クロック入力導体の上の信号の補足部に接続された第4データ入力部、クロック選択制御入力導体に接続された第1制御入力部、クロック極性制御入力導体に接続された第2制御入力部、及び前記データ・フリップフロップの前記クロック入力部に接続された出力部を有する、クロック・マルチプレクサと、
前記データ・フリップフロップの前記出力部に接続された入力部と、第2出力導体に接続された出力部を有する、第2出力バッファと、
複数の汎用相互接続導体であって、少なくともそのいくつかが前記第1、第2、第3、第4、第5、及び前記クロック・マルチプレクサの前記データ、クロック、及び制御入力導体、及び前記第1、第2出力バッファの第1、第2出力導体に交差し、そしてユーザー・プログラマブル相互接続要素によって前記データ、クロック、及び制御入力導体に個別に選択的に接続可能な、複数の汎用相互接続導体と、
前記相互接続導体の第1導体に接続された入力部と、前記相互接続導体の第2導体に接続された出力部、を有するインバータと、
を含む、プログラマブル論理モジュール。 - 前記データ・フリップフロップが、
セット入力導体に接続されており、少なくとも前記汎用相互接続導体のいくつかに交差し、ユーザー・プログラマブル相互接続要素によって前記汎用相互接続導体のいくつかに接続可能な、セット入力部と、
リセット入力導体に接続されており、少なくとも前記汎用相互接続導体のいくつかに交差し、またユーザー・プログラマブル相互接続要素によって前記汎用相互接続導体のいくつかに接続可能な、リセット入力部と、
をさらに含む、請求項13に記載のプログラマブル論理モジュール。 - 前記第1論理ゲートがANDゲートであり、前記第2論理ゲートがORゲートである、請求項13に記載のプログラマブル論理モジュール。
- 前記ユーザー・プログラマブル相互接続要素がアンチヒューズである、請求項13に記載のプログラマブル論理モジュール。
- 第1データ入力導体に接続された第1データ入力部、第2データ入力導体に接続された第2データ入力部、制御入力部、及び出力部を有する、第1マルチプレクサと、
第3データ入力導体に接続された第1データ入力部、第4データ入力導体に接続された第2データ入力部、制御入力部、及び出力部を有する、第2マルチプレクサと、
前記第1マルチプレクサの出力部に接続された第1データ入力部、前記第2マルチプレクサの出力部に接続された第2データ入力部、制御入力部、及び出力部を有する第3マルチプレクサと、
第5データ入力導体に接続された第1入力部、第6データ入力導体に接続された第2入力部、及び前記第1マルチプレクサと第2マルチプレクサの制御入力部に接続された出力部を有する、第1論理ゲートと、
第7データ入力導体に接続された第1入力部、第8データ入力導体に接続された第2入力部、及び前記第3マルチプレクサの制御入力部に接続された出力部を有する、第2論理ゲートと、
前記第3マルチプレクサの前記出力部に接続された入力部及び出力部を有する、第1出力バッファと、
データ入力部、クロック入力部、及び出力部を有するデータ・フリップフロップと、
前記第1出力バッファの出力部に接続された第1データ入力部、第9データ入力導体に接続された第2データ入力部、第1制御入力導体に接続された制御入力部、及び出力部を有する、第4データ・マルチプレクサと、
前記データ・フリップフロップの出力部に接続された第1データ入力部、前記第4マルチプレクサの出力部に接続された第2データ入力部、第2制御入力導体に接続された制御入力部、及び前記データ・フリップフロップのデータ入力部に接続された出力部を有する、第5データ・マルチプレクサと、
グローバル・クロック導体に接続された第1データ入力部、前記グローバル・クロック導体の上の信号の補足部に接続された第2データ入力部、クロック入力導体に接続された第3データ入力部、前記クロック入力導体の上の信号の補足部に接続された第4データ入力部、クロック選択制御入力導体に接続された第1制御入力部、クロック極性制御入力導体に接続された第2制御入力部、及び前記データ・フリップフロップの前記クロック入力部に接続された出力部を有する、クロック・マルチプレクサと、
前記データ・フリップフロップの前記出力部に接続された入力部と、出力導体に接続された出力部を有する、第2出力バッファと、
複数の汎用相互接続導体であって、少なくともそのいくつかが前記第1、第2、第3、第4、第5、及び前記クロック・マルチプレクサの前記データ、クロック、及び制御入力導体に交差し、そしてユーザー・プログラマブル相互接続要素によって前記データ、クロック、及び制御入力導体に個別に選択的に接続可能な、複数の汎用相互接続導体と、
複数の局所相互接続導体であって、その第1導体は前記第1出力バッファの出力部に接続され、その第2導体は前記第2出力バッファの出力部に接続され、少なくともそのいくつかが前記第1、第2、第3、第4、第5、及び前記クロック・マルチプレクサの前記データ、クロック、及び制御入力導体に交差し、そしてユーザー・プログラマブル相互接続要素によって前記データ、クロック、及び制御入力導体に個別に選択的に接続可能な、複数の汎用相互接続導体と、
前記相互接続導体の第1導体に接続された入力部と、前記相互接続導体の第2導体に接続された出力部を有する、インバータと、
を含む、プログラマブル論理モジュール。 - 前記データ・フリップフロップが、
セット入力導体に接続されており、少なくとも前記汎用相互接続導体のいくつかに交差し、ユーザー・プログラマブル相互接続要素によって前記汎用相互接続導体のいくつかに接続可能な、セット入力部と、
リセット入力導体に接続されており、少なくとも前記汎用相互接続導体のいくつかに交差し、またユーザー・プログラマブル相互接続要素によって前記汎用相互接続導体のいくつかに接続可能な、リセット入力部と、
をさらに含む、請求項17に記載のプログラマブル論理モジュール。 - 前記第1論理ゲートがANDゲートであり、前記第2論理ゲートがORゲートである、請求項17に記載のプログラマブル論理モジュール。
- 前記ユーザー・プログラマブル相互接続要素がアンチヒューズである、請求項17に記載のプログラマブル論理モジュール。
- 第1データ入力導体に接続された第1データ入力部、第2データ入力導体に接続された第2データ入力部、制御入力部、及び出力部を有する、第1マルチプレクサと、
第3データ入力導体に接続された第1データ入力部、第4データ入力導体に接続された第2データ入力部、制御入力部、及び出力部を有する、第2マルチプレクサと、
前記第1マルチプレクサの出力部に接続された第1データ入力部、前記第2マルチプレクサの出力部に接続された第2データ入力部、制御入力部、及び出力部を有する第3マルチプレクサと、
第5データ入力導体に接続された第1入力部、第6データ入力導体に接続された第2入力部、及び前記第1マルチプレクサと第2マルチプレクサの制御入力部に接続された出力部を有する、第1論理ゲートと、
第7データ入力導体に接続された第1入力部、第8データ入力導体に接続された第2入力部、及び前記第3マルチプレクサの制御入力部に接続された出力部を有する、第2論理ゲートと、
前記第3マルチプレクサの前記出力部に接続された入力部、及び出力部を有する、第1出力バッファと、
データ入力部、クロック入力部、及び出力部を有する第1データ・フリップフロップと、
前記第1出力バッファの出力部に接続された第1データ入力部、第9データ入力導体に接続された第2データ入力部、第1制御入力導体に接続された制御入力部、及び出力部を有する、第4データ・マルチプレクサと、
前記第1データ・フリップフロップの出力部に接続された第1データ入力部、前記第4マルチプレクサの出力部に接続された第2データ入力部、第2制御入力導体に接続された制御入力部、及び前記データ・フリップフロップのデータ入力部に接続された出力部を有する、第5データ・マルチプレクサと、
グローバル・クロック導体に接続された第1データ入力部、前記グローバル・クロック導体の上の信号の補足部に接続された第2データ入力部、クロック入力導体に接続された第3データ入力部、前記クロック入力導体の上の信号の補足部に接続された第4データ入力部、クロック選択制御入力導体に接続された第1制御入力部、クロック極性制御入力導体に接続された第2制御入力部、及び前記データ・フリップフロップの前記クロック入力部に接続された出力部を有する、第1クロック・マルチプレクサと、
前記第1データ・フリップフロップの前記出力部に接続された入力部と、出力導体に接続された出力部を有する、第2出力バッファと、
データ入力部、クロック入力部、及び出力部を有する第2データ・フリップフロップと、
第10データ入力導体に接続された第1データ入力部、第11データ入力導体に接続された第2データ入力部、第4制御入力導体に接続された制御入力部、及び出力部を有する、第6データ・マルチプレクサと、
前記第2データ・フリップフロップの出力部に接続された第1データ入力部、前記第4マルチプレクサの出力部に接続された第2データ入力部、第5制御入力導体に接続された制御入力部、及び前記第2データ・フリップフロップのデータ入力部に接続された出力部を有する、第7データ・マルチプレクサと、
グローバル・クロック導体に接続された第1データ入力部、前記グローバル・クロック導体の上の信号の補足部に接続された第2データ入力部、クロック入力導体に接続された第3データ入力部、前記クロック入力導体の上の信号の補足部に接続された第4データ入力部、クロック選択制御入力導体に接続された第1制御入力部、クロック極性制御入力導体に接続された第2制御入力部、及び前記データ・フリップフロップの前記クロック入力部に接続された出力部を有する、第2クロック・マルチプレクサと、
第2データ・フリップフロップの前記出力部に接続された入力部、及び出力導体に接続された出力部を有する、第3出力バッファと、
複数の汎用相互接続導体であって、少なくともそのいくつかが第1から第11までのデータ入力導体、前記第1から第6までの制御入力導体、前記第1、第2クロック・マルチプレクサ、及び第1、第2クロック制御入力・クロック制御極性入力導体の少なくともいくつかとの第1交差部を形成する、複数の汎用相互接続導体と、
複数の局所相互接続導体であって、その第1導体は前記第1出力バッファの出力部に接続され、その第2導体は前記第2出力バッファの出力部に接続され、少なくともそのいくつかが第1から第11までのデータ入力導体、前記第1から第6までの制御入力導体、前記第1、第2クロック・マルチプレクサ、及び第1、第2クロック制御入力・クロック制御極性入力導体の少なくともいくつかとの第2交差部を形成する、複数の局所相互接続導体と、
前記相互接続導体の第1導体に接続された入力部と、前記相互接続導体の第2導体に接続された出力部を有するインバータと、
前記第1交差部と第2交差部の選択されたものの上に配置された、複数のユーザー・プログラマブル相互接続要素と、
を含む、プログラマブル論理モジュール。 - 前記第1及び第2データ・フリップフロップの少なくとも1つが、
セット入力導体に接続されており、少なくとも前記汎用相互接続導体のいくつかに交差し、ユーザー・プログラマブル相互接続要素によって前記汎用相互接続導体のいくつかに接続可能な、セット入力部と、
リセット入力導体に接続されており、少なくとも前記汎用相互接続導体のいくつかに交差し、またユーザー・プログラマブル相互接続要素によって前記汎用相互接続導体のいくつかに接続可能な、前記リセット入力部
をさらに含む、請求項21に記載のプログラマブル論理モジュール。 - 前記第1論理ゲートがANDゲートであり、前記第2論理ゲートがORゲートである、請求項21に記載のプログラマブル論理モジュール。
- 前記ユーザー・プログラマブル相互接続要素がアンチヒューズである、請求項21に記載のプログラマブル論理モジュール。
- 各マルチプレクサ・ランクが、入力、少なくとも1つの入力ノードに接続された少なくとも1つの制御入力および少なくとも1つの出力を有する少なくとも1つのマルチプレクサを含む、複数のマルチプレクサ・ランクを有する縦続接続マルチプレクサ・アーキテクチャと、
入力ノードに接続された前記入力を有する第1の前記マルチプレクサ・ランクの少なくとも1つのマルチプレクサと、
前記縦続接続マルチプレクサ・アーキテクチャの先行するマルチプレクサ・ランクの前記少なくとも1つのマルチプレクサの前記出力に接続された前記第1のマルチプレクサ・ランクに続く前記マルチプレクサ・ランクの前記少なくとも1つのマルチプレクサの入力と、
出力導体に接続された前記少なくとも1つの出力を有する最終の前記マルチプレクサ・ランクの少なくとも1つのマルチプレクサと、
入力ノードに接続された入力と前記入力ノードの夫々にユーザ・プログラマブル相互接続要素によって選択的に接続可能な出力とを有する少なくとも1つのインバータ
とを備える組み合わせ論理ユニット。 - 前記出力導体に接続された出力バッファをさらに含む請求項25に記載の組み合わせ論理ユニット。
- 前記ユーザ・プログラマブル相互接続要素がアンチヒューズである請求項25に記載の組み合わせ論理ユニット。
- 入力ノードに接続された入力、出力導体に接続された出力および前記最終マルチプレクサ・ランクの前記出力に接続された制御入力を有する出力マルチプレクサをさらに含む請求項25に記載の組み合わせ論理ユニット。
- 前記出力導体に接続された出力バッファをさらに含む請求項28に記載の組み合わせ論理ユニット。
- 入力ノードに接続された複数の入力および少なくとも1つのマルチプレクサ・ランクの前記マルチプレクサが持つ前記少なくとも1つの制御入力に接続された出力を有する論理ゲートをさらに含む請求項25に記載の組み合わせ論理ユニット。
- 入力ノードに接続された複数の制御マルチプレクサ入力、入力ノードに接続された制御入力および少なくとも1つのマルチプレクサ・ランクの前記マルチプレクサが持つ前記少なくとも1つの制御入力に接続された出力を有する制御マルチプレクサをさらに含む請求項25に記載の組み合わせ論理ユニット。
- 前記少なくとも1つの制御マルチプレクサ入力が極性反転されている請求項31に記載の組み合わせ論理ユニット。
- 前記第1のマルチプレクサ・ランクに続く前記マルチプレクサ・ランクの前記少なくとも1つのマルチプレクサの前記入力が前記縦続接続マルチプレクサ・アーキテクチャの隣接して先行するマルチプレクサ・ランクの前記少なくとも1つのマルチプレクサの前記出力に接続される請求項25に記載の組み合わせ論理ユニット。
- 前記第1マルチプレクサ・ランクに続く前記マルチプレクサ・ランクの前記少なくとも1つのマルチプレクサの前記入力が前記入力ノードに接続される請求項25に記載の組み合わせ論理ユニット。
- 各マルチプレクサが、複数の入力、少なくとも1つの入力ノードに接続された少なくとも1つの制御入力および出力を有する、マルチプレクサの完全に順序付けられたN次のランクと 、
入力ノードに接続された第1のランクの前記マルチプレクサの入力と、
高位に完全に順序付けられたランクが持つ前記マルチプレクサの前記入力に接続されたN−1までの各ランクの前記マルチプレクサの前記出力と、
出力導体に接続された第Nランクの少なくとも1つのマルチプレクサの少なくとも1つの出力と、
各インバータが入力ノードに接続された入力と前記入力ノードの夫々にユーザ・プログラマブル相互接続要素によって選択的に接続可能な出力とを有する少なくとも1つのインバータ
とを備える組み合わせ論理ユニット。 - 前記出力導体に接続された出力バッファをさらに含む請求項35に記載の組み合わせ論理ユニット。
- 前記ユーザ・プログラマブル相互接続要素がアンチヒューズである請求項35に記載の組み合わせ論理ユニット
- 入力ノードに接続された入力、出力導体に接続された出力および前記N次マルチプレクサ・ランクの前記入力に接続された制御入力を有する出力マルチプレクサをさらに含む請求項35に記載の組み合わせ論理ユニット。
- 前記出力導体に接続された出力バッファをさらに含む請求項38に記載の組み合わせ論理ユニット。
- 入力ノードに接続された複数の入力および少なくとも1つのマルチプレクサ・ランクの前記マルチプレクサが持つ前記少なくとも1つの制御入力に接続された出力を有する論理ゲートをさらに含む請求項35に記載の組み合わせ論理ユニット。
- 入力ノードに接続された複数の制御マルチプレクサ入力、入力ノードに接続された制御入力および少なくとも1つのマルチプレクサ・ランクの前記マルチプレクサが持つ前記少なくとも1つの制御入力に接続された出力を有する制御マルチプレクサをさらに含む請求項35に記載の組み合わせ論理ユニット。
- 少なくとも1つの前記制御マルチプレクサ入力が極性反転されている請求項41に記載の組み合わせ論理ユニット。
- N−1までの各ランクの前記マルチプレクサの前記出力が隣接して高位に完全に順序付けられたランクが持つ前記マルチプレクサの前記入力に接続される請求項35に記載の組み合わせ論理ユニット。
- 前記第1のマルチプレクサ・ランクに続く前記マルチプレクサ・ランクの前記少なくとも1つのマルチプレクサの前記入力が前記入力ノードに接続される請求項35に記載の組み合わせ論理ユニット。
- 入力ノードに接続された複数の入力、入力ノードに接続された少なくとも1つの制御入力および出力導体に接続された出力を有するマルチプレクサと、
相互接続導体に接続された入力および前記入力ノードの夫々にユーザ・プログラマブル相互接続要素によって選択的に接続可能な出力を有するインバータ
とを備える組み合わせ論理ユニット。 - 前記ユーザ・プログラマブル相互接続要素がアンチヒューズである請求項45に記載の組み合わせ論理ユニット。
- 前記出力導体に接続された出力バッファをさらに含む請求項45に記載の組み合わせ論理ユニット。
- 入力ノードに接続された複数の入力および少なくとも1つの制御入力に接続された出力を有する論理ゲートをさらに含む請求項45に記載の組み合わせ論理ユニット。
- 第1の入力ノードに接続された第1の入力、第2の入力ノードに接続された第2の入力、第3の入力ノードに接続された制御入力および出力導体に接続された出力を有するマルチプレクサと、
相互接続導体に接続された入力と前記マルチプレクサの入力ノードの夫々にユーザ・プログラマブル相互接続要素によって選択的に接続可能な出力とを有するインバータ
とを備える組み合わせ論理ユニット。 - 前記ユーザ・プログラマブル相互接続要素がアンチヒューズである請求項49に記載の組み合わせ論理ユニット。
- 前記出力導体に接続された出力バッファをさらに含む請求項49に記載の組み合わせ論理ユニット。
- 第1の入力ノードに接続された第1の入力、第2の入力ノードに接続された第2の入力、第3の入力ノードに接続された制御入力および出力を有する第1のマルチプレクサと、
第4の入力ノードに接続された第1の入力、第5の入力ノードに接続された第2の入力、前記第3の入力ノードに接続された制御入力および出力を有する第2のマルチプレクサと、
前記第1のマルチプレクサの出力に接続された第1の入力、前記第2のマルチプレクサの出力に接続された第2の入力、第6の入力ノードに接続された制御入力および出力導体に接続された出力を有する第3のマルチプレクサと、
入力ノードに接続された入力と前記第1と第2のマルチプレクサが持つ前記入力ノードの夫々にユーザ・プログラマブル相互接続要素によって選択的に接続可能な出力とを有するインバータ
とを備える組み合わせ論理ユニット。 - 前記ユーザ・プログラマブル相互接続要素がアンチヒューズである請求項52に記載の組み合わせ論理ユニット。
- 前記出力導体に接続された出力バッファをさらに含む請求項52に記載の組み合わせ論理ユニット。
- 第7の入力ノードに接続された第1の入力、第8の入力ノードに接続された第2の入力および前記第3の入力ノードに接続された出力を有する論理ゲートをさらに含む請求項52に記載の組み合わせ論理ユニット。
- 第7の入力ノードに接続された第1の入力、第8の入力ノードに接続された第2の入力および前記第6の入力ノードに接続された出力を有する論理ゲートをさらに含む請求項52に記載の組み合わせ論理ユニット。
- 第1の入力ノードに接続された第1の入力、第2の入力ノードに接続された第2の入力、制御入力および出力を有する第1のマルチプレクサと、
第3の入力ノードに接続された第1の入力、第4の入力ノードに接続された第2の入力、制御入力および出力を有する第2のマルチプレクサと、
前記第1のマルチプレクサの出力に接続された第1の入力、前記第2のマルチプレクサの出力に接続された第2の入力、制御入力および出力導体に接続された出力を有する第3のマルチプレクサと、
第5の入力ノードに接続された入力と第6の入力ノードに接続された極性反転入力、第7の入力ノードに接続された制御入力および前記第1と第2のマルチプレクサの前記制御入力に接続された出力を有する第1の制御マルチプレクサと、
第8の入力ノードに接続された入力と第9の入力ノードに接続された極性反転入力、第10の入力ノードに接続された制御入力および前記第3のマルチプレクサの前記制御入力に接続された出力を有する第2の制御マルチプレクサ
とを備える組み合わせ論理ユニット。 - 前記出力導体に接続された出力バッファをさらに含む請求項57に記載の組み合わせ論理ユニット。
- 第1の入力ノードに接続された第1の入力、第2の入力ノードに接続された第2の入力、第3の入力ノードに接続された制御入力および出力を有する第1のマルチプレクサと、
第4の入力ノードに接続された第1の入力、第5の入力ノードに接続された第2の入力、前記第3の入力ノードに接続された制御入力および出力を有する第2のマルチプレクサと、
第6の入力ノードに接続された第1の入力、第7の入力ノードに接続された第2の入力、前記第3の入力ノードに接続された制御入力および出力を有する第3のマルチプレクサと、
第8の入力ノードに接続された第1の入力、第9の入力ノードに接続された第2の入力、前記第3の入力ノードに接続された制御入力および出力を有する第4のマルチプレクサと、
前記第1のマルチプレクサの出力に接続された第1の入力、前記第2のマルチプレクサの出力に接続された第2の入力、第10の入力ノードに接続された制御入力および出力を有する第5のマルチプレクサと、
前記第3のマルチプレクサの出力に接続された第1の入力、前記第4のマルチプレクサの出力に接続された第2の入力、前記第10の入力ノードに接続された制御入力および出力を有する第6のマルチプレクサと、
前記第5のマルチプレクサの出力に接続された第1の入力、前記第6のマルチプレクサの出力に接続された第2の入力、第11の入力ノードに接続された制御入力および出力導体に接続された出力を有する第7のマルチプレクサと、
前記第1、第2、第3及び第4のマルチプレクサの前記入力ノードと交差し、前記入力ノードの夫々にユーザ・プログラマブル相互接続要素によって選択的に接続可能な複数の相互接続導体と、
前記相互接続導体の1つに接続された入力および前記第1、第2、第3及び第4マルチプレクサの前記入力ノードの夫々にユーザ・プログラマブル相互接続要素によって選択的に接続可能な出力を有するインバータ
とを備える組み合わせ論理ユニット。 - 前記ユーザ・プログラマブル相互接続要素がアンチヒューズである請求項59に記載の組み合わせ論理ユニット。
- 前記出力導体に接続された出力バッファをさらに含む請求項59に記載の組み合わせ論理ユニット。
- 第12の入力ノードに接続された第1の入力、第13の入力ノードに接続された第2の入力および前記第10の入力ノードに接続された出力を有する論理ゲートをさらに含む請求項59に記載の組み合わせ論理ユニット。
- 第12の入力ノードに接続された第1の入力、第13の入力ノードに接続された第2の入力および前記第11の入力ノードに接続された出力を有する論理ゲートをさらに含む請求項59に記載の組み合わせ論理ユニット。
- 第1の入力ノードに接続された第1の入力、第2の入力ノードに接続された第2の入力、第3の入力ノードに接続された制御入力および出力を有する第1のマルチプレクサと、
第4の入力ノードに接続された第1の入力、第5の入力ノードに接続された第2の入力、前記第3の入力ノードに接続された制御入力および出力を有する第2のマルチプレクサと、
第6の入力ノードに接続された第1の入力、第7の入力ノードに接続された第2の入力、前記第3の入力ノードに接続された制御入力および出力を有する第3のマルチプレクサと、
第8の入力ノードに接続された第1の入力、第9の入力ノードに接続された第2の入力、前記第3の入力ノードに接続された制御入力および出力を有する第4のマルチプレクサと、
前記第1のマルチプレクサの出力に接続された第1の入力、前記第2のマルチプレクサの出力に接続された第2の入力、第10の入力ノードに接続された制御入力および出力を有する第5のマルチプレクサと、
前記第3のマルチプレクサの出力に接続された第1の入力、前記第4のマルチプレクサの出力に接続された第2の入力、前記第10の入力ノードに接続された制御入力および出力を有する第6のマルチプレクサと、
前記第5のマルチプレクサの出力に接続された第1の入力、前記第6のマルチプレクサの出力に接続された第2の入力、第11の入力ノードに接続された制御入力および出力を有する第7のマルチプレクサと、
第12の入力ノードに接続された第1の入力、第13の入力ノードに接続された第2の入力、前記第7のマルチプレクサの出力に接続された制御入力および出力導体に接続された出力を有する第8のマルチプレクサと、
前記第1、第2、第3、第4及び第8のマルチプレクサの前記入力ノードと交差し、前記入力ノードの夫々にユーザ・プログラマブル相互接続要素によって選択的に接続可能な複数の相互接続導体と、
前記相互接続導体の1つに接続された入力と前記第1、第2、第3および第4マルチプレクサの前記入力ノードの夫々にユーザ・プログラマブル相互接続要素によって選択的に接続可能な出力とを有する第1のインバータと、
前記相互接続導体の1つに接続された入力と前記第1、第2、第3および第4マルチプレクサの前記入力ノードの夫々にユーザ・プログラマブル相互接続要素によって選択的に接続可能な出力とを有する第2のインバータ
とを備える組み合わせ論理ユニット。 - 前記ユーザ・プログラマブル相互接続要素がアンチヒューズである請求項64に記載の組み合わせ論理ユニット。
- 前記出力導体に接続された出力バッファをさらに含む請求項64に記載の組み合わせ論理ユニット。
- 第14の入力ノードに接続された第1の入力、第15の入力ノードに接続された第2の入力および前記第10の入力ノードに接続された出力を有する論理ゲートをさらに含む請求項64に記載の組み合わせ論理ユニット。
- 第14の入力ノードに接続された第1の入力、第15の入力ノードに接続された第2の入力および前記第11の入力ノードに接続された出力を有する論理ゲートをさらに含む請求項64に記載の組み合わせ論理ユニット。
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---|---|---|---|---|
US5451887A (en) * | 1986-09-19 | 1995-09-19 | Actel Corporation | Programmable logic module and architecture for field programmable gate array device |
US5477165A (en) * | 1986-09-19 | 1995-12-19 | Actel Corporation | Programmable logic module and architecture for field programmable gate array device |
GB8906145D0 (en) * | 1989-03-17 | 1989-05-04 | Algotronix Ltd | Configurable cellular array |
US5198705A (en) | 1990-05-11 | 1993-03-30 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
GB9223226D0 (en) * | 1992-11-05 | 1992-12-16 | Algotronix Ltd | Improved configurable cellular array (cal ii) |
US6154053A (en) * | 1993-09-02 | 2000-11-28 | Xilinx, Inc. | Look-ahead carry structure with homogeneous CLB structure and pitch larger than CLB pitch |
US5898319A (en) * | 1993-09-02 | 1999-04-27 | Xilinx, Inc. | Method and structure for providing fast conditional sum in a field programmable gate array |
US6288570B1 (en) | 1993-09-02 | 2001-09-11 | Xilinx, Inc. | Logic structure and circuit for fast carry |
US5546018A (en) * | 1993-09-02 | 1996-08-13 | Xilinx, Inc. | Fast carry structure with synchronous input |
IL109491A (en) * | 1994-05-01 | 1999-11-30 | Quick Tech Ltd | Customizable logic array device |
US5633601A (en) * | 1995-03-10 | 1997-05-27 | Texas Instruments Incorporated | Field programmable gate array logic module configurable as combinational or sequential circuits |
US5751162A (en) * | 1995-04-06 | 1998-05-12 | Texas Instruments Incorporated | Field programmable gate array logic module configurable as combinational or sequential circuits |
US5594363A (en) * | 1995-04-07 | 1997-01-14 | Zycad Corporation | Logic cell and routing architecture in a field programmable gate array |
US5530378A (en) * | 1995-04-26 | 1996-06-25 | Xilinx, Inc. | Cross point interconnect structure with reduced area |
US5528169A (en) * | 1995-04-26 | 1996-06-18 | Xilinx, Inc. | Method and structure for providing a flip flop circuit with a configurable data input path |
US6028446A (en) * | 1995-06-06 | 2000-02-22 | Advanced Micro Devices, Inc. | Flexible synchronous and asynchronous circuits for a very high density programmable logic device |
US5684412A (en) * | 1995-08-18 | 1997-11-04 | Chip Express (Israel) Ltd. | Cell forming part of a customizable logic array |
US5751165A (en) * | 1995-08-18 | 1998-05-12 | Chip Express (Israel) Ltd. | High speed customizable logic array device |
US5936426A (en) | 1997-02-03 | 1999-08-10 | Actel Corporation | Logic function module for field programmable array |
US6150837A (en) * | 1997-02-28 | 2000-11-21 | Actel Corporation | Enhanced field programmable gate array |
US6014038A (en) * | 1997-03-21 | 2000-01-11 | Lightspeed Semiconductor Corporation | Function block architecture for gate array |
US6130555A (en) * | 1997-10-13 | 2000-10-10 | Altera Corporation | Driver circuitry for programmable logic devices |
US6223313B1 (en) | 1997-12-05 | 2001-04-24 | Lightspeed Semiconductor Corporation | Method and apparatus for controlling and observing data in a logic block-based asic |
US6611932B2 (en) | 1997-12-05 | 2003-08-26 | Lightspeed Semiconductor Corporation | Method and apparatus for controlling and observing data in a logic block-based ASIC |
US6137308A (en) * | 1998-01-20 | 2000-10-24 | Cypress Semiconductor Corporation | Programmable interconnect matrix architecture for complex programmable logic device |
US7146441B1 (en) | 1998-03-16 | 2006-12-05 | Actel Corporation | SRAM bus architecture and interconnect to an FPGA |
US6038627A (en) * | 1998-03-16 | 2000-03-14 | Actel Corporation | SRAM bus architecture and interconnect to an FPGA |
US6772387B1 (en) | 1998-03-16 | 2004-08-03 | Actel Corporation | Cyclic redundancy checking of a field programmable gate array having an SRAM memory architecture |
US7389487B1 (en) * | 1998-04-28 | 2008-06-17 | Actel Corporation | Dedicated interface architecture for a hybrid integrated circuit |
US6169416B1 (en) | 1998-09-01 | 2001-01-02 | Quicklogic Corporation | Programming architecture for field programmable gate array |
US6549035B1 (en) | 1998-09-15 | 2003-04-15 | Actel Corporation | High density antifuse based partitioned FPGA architecture |
US6204686B1 (en) * | 1998-12-16 | 2001-03-20 | Vantis Corporation | Methods for configuring FPGA's having variable grain blocks and shared logic for providing symmetric routing of result output to differently-directed and tristateable interconnect resources |
US6762621B1 (en) | 1998-12-31 | 2004-07-13 | Actel Corporation | Programmable multi-standard I/O architecture for FPGAs |
US6388464B1 (en) | 1999-12-30 | 2002-05-14 | Cypress Semiconductor Corp. | Configurable memory for programmable logic circuits |
US6864710B1 (en) | 1999-12-30 | 2005-03-08 | Cypress Semiconductor Corp. | Programmable logic device |
US6608500B1 (en) | 2000-03-31 | 2003-08-19 | Cypress Semiconductor Corp. | I/O architecture/cell design for programmable logic device |
US7426665B1 (en) | 2000-09-02 | 2008-09-16 | Actel Corporation | Tileable field-programmable gate array architecture |
US6476636B1 (en) | 2000-09-02 | 2002-11-05 | Actel Corporation | Tileable field-programmable gate array architecture |
US6870396B2 (en) * | 2000-09-02 | 2005-03-22 | Actel Corporation | Tileable field-programmable gate array architecture |
US6937063B1 (en) | 2000-09-02 | 2005-08-30 | Actel Corporation | Method and apparatus of memory clearing with monitoring RAM memory cells in a field programmable gated array |
US7015719B1 (en) * | 2000-09-02 | 2006-03-21 | Actel Corporation | Tileable field-programmable gate array architecture |
US8149048B1 (en) | 2000-10-26 | 2012-04-03 | Cypress Semiconductor Corporation | Apparatus and method for programmable power management in a programmable analog circuit block |
US8103496B1 (en) | 2000-10-26 | 2012-01-24 | Cypress Semicondutor Corporation | Breakpoint control in an in-circuit emulation system |
US6724220B1 (en) | 2000-10-26 | 2004-04-20 | Cyress Semiconductor Corporation | Programmable microcontroller architecture (mixed analog/digital) |
US7765095B1 (en) | 2000-10-26 | 2010-07-27 | Cypress Semiconductor Corporation | Conditional branching in an in-circuit emulation system |
US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
US6888095B2 (en) * | 2001-02-28 | 2005-05-03 | Sherwood Technology, Inc. | Laser coding |
US7558967B2 (en) * | 2001-09-13 | 2009-07-07 | Actel Corporation | Encryption for a stream file in an FPGA integrated circuit |
US7406674B1 (en) | 2001-10-24 | 2008-07-29 | Cypress Semiconductor Corporation | Method and apparatus for generating microcontroller configuration information |
US6696856B1 (en) | 2001-10-30 | 2004-02-24 | Lightspeed Semiconductor Corporation | Function block architecture with variable drive strengths |
US8078970B1 (en) | 2001-11-09 | 2011-12-13 | Cypress Semiconductor Corporation | Graphical user interface with user-selectable list-box |
US8042093B1 (en) | 2001-11-15 | 2011-10-18 | Cypress Semiconductor Corporation | System providing automatic source code generation for personalization and parameterization of user modules |
US8069405B1 (en) | 2001-11-19 | 2011-11-29 | Cypress Semiconductor Corporation | User interface for efficiently browsing an electronic document using data-driven tabs |
US7770113B1 (en) | 2001-11-19 | 2010-08-03 | Cypress Semiconductor Corporation | System and method for dynamically generating a configuration datasheet |
US6971004B1 (en) | 2001-11-19 | 2005-11-29 | Cypress Semiconductor Corp. | System and method of dynamically reconfiguring a programmable integrated circuit |
US7844437B1 (en) | 2001-11-19 | 2010-11-30 | Cypress Semiconductor Corporation | System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit |
US7774190B1 (en) | 2001-11-19 | 2010-08-10 | Cypress Semiconductor Corporation | Sleep and stall in an in-circuit emulation system |
US8103497B1 (en) | 2002-03-28 | 2012-01-24 | Cypress Semiconductor Corporation | External interface for event architecture |
US6777977B1 (en) | 2002-05-01 | 2004-08-17 | Actel Corporation | Three input field programmable gate array logic circuit configurable as a three input look up table, a D-latch or a D flip-flop |
US7308608B1 (en) | 2002-05-01 | 2007-12-11 | Cypress Semiconductor Corporation | Reconfigurable testing system and method |
US6774667B1 (en) | 2002-05-09 | 2004-08-10 | Actel Corporation | Method and apparatus for a flexible chargepump scheme for field-programmable gate arrays |
US7378867B1 (en) * | 2002-06-04 | 2008-05-27 | Actel Corporation | Field-programmable gate array low voltage differential signaling driver utilizing two complimentary output buffers |
US6891394B1 (en) * | 2002-06-04 | 2005-05-10 | Actel Corporation | Field-programmable gate array low voltage differential signaling driver utilizing two complimentary output buffers |
US6765427B1 (en) | 2002-08-08 | 2004-07-20 | Actel Corporation | Method and apparatus for bootstrapping a programmable antifuse circuit |
US7434080B1 (en) | 2002-09-03 | 2008-10-07 | Actel Corporation | Apparatus for interfacing and testing a phase locked loop in a field programmable gate array |
US7761845B1 (en) | 2002-09-09 | 2010-07-20 | Cypress Semiconductor Corporation | Method for parameterizing a user module |
US6750674B1 (en) | 2002-10-02 | 2004-06-15 | Actel Corporation | Carry chain for use between logic modules in a field programmable gate array |
US7269814B1 (en) | 2002-10-08 | 2007-09-11 | Actel Corporation | Parallel programmable antifuse field programmable gate array device (FPGA) and a method for programming and testing an antifuse FPGA |
US6727726B1 (en) | 2002-11-12 | 2004-04-27 | Actel Corporation | Field programmable gate array architecture including a buffer module and a method of distributing buffer modules in a field programmable gate array |
US6774672B1 (en) | 2002-12-30 | 2004-08-10 | Actel Corporation | Field-programmable gate array architecture |
US6774670B1 (en) | 2002-12-30 | 2004-08-10 | Actel Corporation | Intra-tile buffer system for a field programmable gate array |
US6800884B1 (en) | 2002-12-30 | 2004-10-05 | Actel Corporation | Inter-tile buffer system for a field programmable gate array |
US6774669B1 (en) | 2002-12-30 | 2004-08-10 | Actel Corporation | Field programmable gate array freeway architecture |
US6943581B1 (en) * | 2003-03-27 | 2005-09-13 | Xilinx, Inc. | Test methodology for direct interconnect with multiple fan-outs |
US6825690B1 (en) | 2003-05-28 | 2004-11-30 | Actel Corporation | Clock tree network in a field programmable gate array |
US6838902B1 (en) * | 2003-05-28 | 2005-01-04 | Actel Corporation | Synchronous first-in/first-out block memory for a field programmable gate array |
US7385419B1 (en) | 2003-05-30 | 2008-06-10 | Actel Corporation | Dedicated input/output first in/first out module for a field programmable gate array |
US7796464B1 (en) | 2003-06-27 | 2010-09-14 | Cypress Semiconductor Corporation | Synchronous memory with a shadow-cycle counter |
US7295049B1 (en) | 2004-03-25 | 2007-11-13 | Cypress Semiconductor Corporation | Method and circuit for rapid alignment of signals |
US7243329B2 (en) * | 2004-07-02 | 2007-07-10 | Altera Corporation | Application-specific integrated circuit equivalents of programmable logic and associated methods |
US8069436B2 (en) | 2004-08-13 | 2011-11-29 | Cypress Semiconductor Corporation | Providing hardware independence to automate code generation of processing device firmware |
US7332976B1 (en) | 2005-02-04 | 2008-02-19 | Cypress Semiconductor Corporation | Poly-phase frequency synthesis oscillator |
US7400183B1 (en) | 2005-05-05 | 2008-07-15 | Cypress Semiconductor Corporation | Voltage controlled oscillator delay cell and method |
US8085067B1 (en) | 2005-12-21 | 2011-12-27 | Cypress Semiconductor Corporation | Differential-to-single ended signal converter circuit and method |
US8067948B2 (en) | 2006-03-27 | 2011-11-29 | Cypress Semiconductor Corporation | Input/output multiplexer bus |
US7737724B2 (en) * | 2007-04-17 | 2010-06-15 | Cypress Semiconductor Corporation | Universal digital block interconnection and channel routing |
US9564902B2 (en) | 2007-04-17 | 2017-02-07 | Cypress Semiconductor Corporation | Dynamically configurable and re-configurable data path |
US8026739B2 (en) | 2007-04-17 | 2011-09-27 | Cypress Semiconductor Corporation | System level interconnect with programmable switching |
US8130025B2 (en) | 2007-04-17 | 2012-03-06 | Cypress Semiconductor Corporation | Numerical band gap |
US8516025B2 (en) | 2007-04-17 | 2013-08-20 | Cypress Semiconductor Corporation | Clock driven dynamic datapath chaining |
US8092083B2 (en) | 2007-04-17 | 2012-01-10 | Cypress Semiconductor Corporation | Temperature sensor with digital bandgap |
US8040266B2 (en) | 2007-04-17 | 2011-10-18 | Cypress Semiconductor Corporation | Programmable sigma-delta analog-to-digital converter |
US8065653B1 (en) | 2007-04-25 | 2011-11-22 | Cypress Semiconductor Corporation | Configuration of programmable IC design elements |
US9720805B1 (en) | 2007-04-25 | 2017-08-01 | Cypress Semiconductor Corporation | System and method for controlling a target device |
US8266575B1 (en) | 2007-04-25 | 2012-09-11 | Cypress Semiconductor Corporation | Systems and methods for dynamically reconfiguring a programmable system on a chip |
US8049569B1 (en) | 2007-09-05 | 2011-11-01 | Cypress Semiconductor Corporation | Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes |
US7893772B1 (en) | 2007-12-03 | 2011-02-22 | Cypress Semiconductor Corporation | System and method of loading a programmable counter |
US9448964B2 (en) | 2009-05-04 | 2016-09-20 | Cypress Semiconductor Corporation | Autonomous control in a programmable system |
FR2954023B1 (fr) * | 2009-12-14 | 2012-02-10 | Lyon Ecole Centrale | Matrice interconnectee de cellules logiques reconfigurables avec une topologie d'interconnexion croisee |
US20160358653A1 (en) * | 2015-06-08 | 2016-12-08 | Altera Corporation | Hardware programmable device with integrated search engine |
Family Cites Families (82)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3816725A (en) * | 1972-04-28 | 1974-06-11 | Gen Electric | Multiple level associative logic circuits |
US3818452A (en) * | 1972-04-28 | 1974-06-18 | Gen Electric | Electrically programmable logic circuits |
US3849638A (en) * | 1973-07-18 | 1974-11-19 | Gen Electric | Segmented associative logic circuits |
US3987287A (en) * | 1974-12-30 | 1976-10-19 | International Business Machines Corporation | High density logic array |
NL7612223A (nl) | 1976-11-04 | 1978-05-08 | Philips Nv | Geintegreerde schakeling. |
US4207556A (en) * | 1976-12-14 | 1980-06-10 | Nippon Telegraph And Telephone Public Corporation | Programmable logic array arrangement |
FR2440657A1 (fr) * | 1978-10-31 | 1980-05-30 | Ibm France | Perfectionnement aux reseaux logiques programmables a fonctions multiples |
US4293783A (en) * | 1978-11-01 | 1981-10-06 | Massachusetts Institute Of Technology | Storage/logic array |
JPS57111044A (en) * | 1980-12-27 | 1982-07-10 | Fujitsu Ltd | Master-slice type lsi device |
US4433331A (en) * | 1981-12-14 | 1984-02-21 | Bell Telephone Laboratories, Incorporated | Programmable logic array interconnection matrix |
US4541067A (en) | 1982-05-10 | 1985-09-10 | American Microsystems, Inc. | Combinational logic structure using PASS transistors |
US4717912A (en) * | 1982-10-07 | 1988-01-05 | Advanced Micro Devices, Inc. | Apparatus for producing any one of a plurality of signals at a single output |
US4847732A (en) * | 1983-09-15 | 1989-07-11 | Mosaic Systems, Inc. | Wafer and method of making same |
GB8400959D0 (en) * | 1984-01-13 | 1984-02-15 | British Petroleum Co Plc | Semiconductor device |
US4870302A (en) | 1984-03-12 | 1989-09-26 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
JPH0772744B2 (ja) * | 1984-09-04 | 1995-08-02 | 株式会社日立製作所 | 半導体集積回路装置 |
US4713557A (en) * | 1984-09-26 | 1987-12-15 | Xilinx, Inc. | Bidirectional buffer amplifier |
US4642487A (en) * | 1984-09-26 | 1987-02-10 | Xilinx, Inc. | Special interconnect for configurable logic array |
DE3577953D1 (de) * | 1984-09-28 | 1990-06-28 | Siemens Ag | Schaltung zur logikgenerierung mit multiplexern. |
US4706216A (en) * | 1985-02-27 | 1987-11-10 | Xilinx, Inc. | Configurable logic element |
US4933577A (en) * | 1985-03-22 | 1990-06-12 | Advanced Micro Devices, Inc. | Output circuit for a programmable logic array |
US4742252A (en) * | 1985-03-29 | 1988-05-03 | Advanced Micro Devices, Inc. | Multiple array customizable logic device |
US5151623A (en) * | 1985-03-29 | 1992-09-29 | Advanced Micro Devices, Inc. | Programmable logic device with multiple, flexible asynchronous programmable logic blocks interconnected by a high speed switch matrix |
US4963768A (en) * | 1985-03-29 | 1990-10-16 | Advanced Micro Devices, Inc. | Flexible, programmable cell array interconnected by a programmable switch matrix |
US4677318A (en) * | 1985-04-12 | 1987-06-30 | Altera Corporation | Programmable logic storage element for programmable logic devices |
US4691161A (en) * | 1985-06-13 | 1987-09-01 | Raytheon Company | Configurable logic gate array |
US4763020B1 (en) * | 1985-09-06 | 1997-07-08 | Ricoh Kk | Programmable logic device having plural programmable function cells |
EP0243486A1 (en) * | 1985-10-29 | 1987-11-04 | 4C Electronics, Inc. | Programmable integrated crosspoint switch |
GB2188175B (en) * | 1986-03-18 | 1990-02-07 | Stc Plc | Data processing arrangement |
US4823181A (en) * | 1986-05-09 | 1989-04-18 | Actel Corporation | Programmable low impedance anti-fuse element |
US4789951A (en) * | 1986-05-16 | 1988-12-06 | Advanced Micro Devices, Inc. | Programmable array logic cell |
JPS6341048A (ja) * | 1986-08-06 | 1988-02-22 | Mitsubishi Electric Corp | 標準セル方式大規模集積回路 |
US5451887A (en) * | 1986-09-19 | 1995-09-19 | Actel Corporation | Programmable logic module and architecture for field programmable gate array device |
US4758745B1 (en) * | 1986-09-19 | 1994-11-15 | Actel Corp | User programmable integrated circuit interconnect architecture and test method |
US5367208A (en) * | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
US4910417A (en) * | 1986-09-19 | 1990-03-20 | Actel Corporation | Universal logic module comprising multiplexers |
US5172014A (en) * | 1986-09-19 | 1992-12-15 | Actel Corporation | Programmable interconnect architecture |
US5187393A (en) * | 1986-09-19 | 1993-02-16 | Actel Corporation | Reconfigurable programmable interconnect architecture |
US5083083A (en) | 1986-09-19 | 1992-01-21 | Actel Corporation | Testability architecture and techniques for programmable interconnect architecture |
US5015885A (en) * | 1986-09-19 | 1991-05-14 | Actel Corporation | Reconfigurable programmable interconnect architecture |
US4857774A (en) * | 1986-09-19 | 1989-08-15 | Actel Corporation | Testing apparatus and diagnostic method for use with programmable interconnect architecture |
US5019736A (en) * | 1986-11-07 | 1991-05-28 | Concurrent Logic, Inc. | Programmable logic cell and array |
US5089973A (en) * | 1986-11-07 | 1992-02-18 | Apple Computer Inc. | Programmable logic cell and array |
US4786904A (en) * | 1986-12-15 | 1988-11-22 | Zoran Corporation | Electronically programmable gate array having programmable interconnect lines |
DE3875909T2 (de) * | 1987-11-20 | 1993-05-13 | Kawasaki Steel Co | Programmierbare logische vorrichtung. |
US4847612A (en) * | 1988-01-13 | 1989-07-11 | Plug Logic, Inc. | Programmable logic device |
US5023606A (en) * | 1988-01-13 | 1991-06-11 | Plus Logic, Inc. | Programmable logic device with ganged output pins |
US4871930A (en) * | 1988-05-05 | 1989-10-03 | Altera Corporation | Programmable logic device with array blocks connected via programmable interconnect |
US4903223A (en) * | 1988-05-05 | 1990-02-20 | Altera Corporation | Programmable logic device with programmable word line connections |
US4912342A (en) * | 1988-05-05 | 1990-03-27 | Altera Corporation | Programmable logic device with array blocks with programmable clocking |
DE3927033C2 (de) * | 1988-08-23 | 2000-12-21 | Seiko Epson Corp | Halbleiterbauelement mit Antifuse-Elektrodenanordnung und Verfahren zu seiner Herstellung |
JP2723926B2 (ja) * | 1988-09-20 | 1998-03-09 | 川崎製鉄株式会社 | プログラマブル・ロジツク・デバイス |
GB8828828D0 (en) * | 1988-12-09 | 1989-01-18 | Pilkington Micro Electronics | Semiconductor integrated circuit |
US5212652A (en) * | 1989-08-15 | 1993-05-18 | Advanced Micro Devices, Inc. | Programmable gate array with improved interconnect structure |
US5231588A (en) * | 1989-08-15 | 1993-07-27 | Advanced Micro Devices, Inc. | Programmable gate array with logic cells having symmetrical input/output structures |
US4914055A (en) * | 1989-08-24 | 1990-04-03 | Advanced Micro Devices, Inc. | Semiconductor antifuse structure and method |
US5400262A (en) * | 1989-09-20 | 1995-03-21 | Aptix Corporation | Universal interconnect matrix array |
US5140193A (en) * | 1990-03-27 | 1992-08-18 | Xilinx, Inc. | Programmable connector for programmable logic device |
US5070384A (en) * | 1990-04-12 | 1991-12-03 | Actel Corporation | Electrically programmable antifuse element incorporating a dielectric and amorphous silicon interlayer |
US5181096A (en) * | 1990-04-12 | 1993-01-19 | Actel Corporation | Electrically programmable antifuse incorporating dielectric and amorphous silicon interlayer |
US5404029A (en) * | 1990-04-12 | 1995-04-04 | Actel Corporation | Electrically programmable antifuse element |
US5055718A (en) * | 1990-05-11 | 1991-10-08 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
US5198705A (en) | 1990-05-11 | 1993-03-30 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
US5073729A (en) | 1990-06-22 | 1991-12-17 | Actel Corporation | Segmented routing architecture |
US5132571A (en) * | 1990-08-01 | 1992-07-21 | Actel Corporation | Programmable interconnect architecture having interconnects disposed above function modules |
US5144166A (en) * | 1990-11-02 | 1992-09-01 | Concurrent Logic, Inc. | Programmable logic cell and array |
US5245227A (en) * | 1990-11-02 | 1993-09-14 | Atmel Corporation | Versatile programmable logic cell for use in configurable logic arrays |
US5220213A (en) * | 1991-03-06 | 1993-06-15 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell therefor |
US5122685A (en) * | 1991-03-06 | 1992-06-16 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell therefor |
US5313119A (en) * | 1991-03-18 | 1994-05-17 | Crosspoint Solutions, Inc. | Field programmable gate array |
US5327023A (en) * | 1991-03-28 | 1994-07-05 | Kawasaki Steel Corporation | Programmable logic device |
US5338982A (en) * | 1991-03-29 | 1994-08-16 | Kawasaki Steel Corporation | Programmable logic device |
US5317209A (en) * | 1991-08-29 | 1994-05-31 | National Semiconductor Corporation | Dynamic three-state bussing capability in a configurable logic array |
US5260611A (en) * | 1991-09-03 | 1993-11-09 | Altera Corporation | Programmable logic array having local and long distance conductors |
US5260610A (en) * | 1991-09-03 | 1993-11-09 | Altera Corporation | Programmable logic element interconnections for programmable logic array integrated circuits |
US5208491A (en) * | 1992-01-07 | 1993-05-04 | Washington Research Foundation | Field programmable gate array |
US5258668A (en) * | 1992-05-08 | 1993-11-02 | Altera Corporation | Programmable logic array integrated circuits with cascade connections between logic modules |
US5291079A (en) * | 1992-07-23 | 1994-03-01 | Xilinx, Inc. | Configuration control unit for programming a field programmable gate array and reading array status |
US5331226A (en) * | 1992-07-23 | 1994-07-19 | Xilinx, Inc. | Logic cell for field programmable gate array having optional input inverters |
US5317210A (en) * | 1993-02-23 | 1994-05-31 | Altera Corporation | I/O cell for programmable logic device providing latched, unlatched, and fast inputs |
US5302866A (en) * | 1993-03-18 | 1994-04-12 | Xilinx, Inc. | Input circuit block and method for PLDs with register clock enable selection |
US5369314A (en) * | 1994-02-22 | 1994-11-29 | Altera Corporation | Programmable logic device with redundant circuitry |
-
1994
- 1994-05-19 US US08/246,218 patent/US5451887A/en not_active Expired - Lifetime
-
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