JP2008512850A - 構造化された集積回路デバイス - Google Patents

Abstract

構成可能な論理アレイは、ルックアップテーブルを含む多数の論理セル、多数の論理セルを覆うカスタマイズ可能な金属およびビア層、多数のデバイスカスタマイズ可能なI/Oセル、多数の構成カスタマイズ可能なRAMブロック、カスタマイズ可能な内容を有するROMブロック、およびカスタム化が単一のビア層上で全て行われるアレイを構成しかつ試験するためのカスタマイズ可能なI/Oを有するマイクロプロセッサを含むことができる。

Description

本発明は、集積回路デバイス、ならびにそのようなデバイスを個別化し、プログラミングし、かつ試験する方法に関する。

以下の米国特許は、当技術の現在の状態を表すと考えられる。すなわち、米国特許第6331733号、米国特許第6245634号、米国特許第6236229号、および米国特許第6194912号である。これらの特許は、全て本特許に対する従来技術に関係する。

上述の特許は、単一のビアマスクによってパターニングされることができる、ルックアップテーブルおよび相互接続をさらに含む論理セルを含む、半導体デバイスを記載する。そのような特定用途向け集積回路(ASIC)の利点は、従来技術において明らかに規定されたが、論理機能に制限される。今日、ほとんどの半導体デバイスは、汎用組合せ論理に加えて、ランダムアクセスメモリ、リードオンリーメモリ、およびプロセッサからなる。

そのような構成要素を、ライブラリ内でユーザ構成可能な形態で提供するのが一般的であり、ライブラリから、設計者は、それらの設計において構造の実例を示す前に、それらの特定の構成を選択しかつ規定しなければならない。一般的に、これらの構造は、製造するために完全な組のマスクを必要とする、カスタム設計されたトランジスタおよび金属相互接続から実装される。これは、設計の残りに関して完全な組のマスクを同様に必要とする、標準のセル技術について許容可能であるが、そうでない構造化されたASIC部品について問題を生じることがある。

他方、フィールドプログラマブルゲートアレイ(FPGA)は、顧客の場所で完全にプログラム可能なデバイスである。一般に、FPGAで利用可能であれば、RAM、ROM、およびプロセッサは、適切なサブ機能間の相互接続を再プログラミングすることからなる制限された構成選択枝を有する。これは、構成要素の空間および性能の両方で費用がかかる。

本発明は、一組の構成可能な構成要素を提供し、構成可能な構成要素の多くは、1つの半導体デバイス上にともに載ることができ、単一のビア変更によって構成可能であり、設計の残りについて行われるのと同一のカスタム化は、FPGAに対してかなり性能および空間で有利であるか、または標準セル解決方法と比べて必要なマスク数における有意な低減を結果として生じる。
米国特許第6331733号 米国特許第6245634号 米国特許第6236229号 米国特許第6194912号 米国特許第6642744号 米国特許第6427222号 米国特許第6756811号

本発明は、従来技術の教示に加えて、個別化可能、プログラム可能、および試験可能である改善された集積回路を提供することを求める。

このように、本発明の好ましい実施形態により半導体デバイスが提供され、半導体デバイスは、多数の論理セルを含む論理アレイであって、各論理セルは、少なくとも1つのルックアップテーブルを備え、論理アレイは、それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、多数の論理セルを覆う金属およびビア接続層を含み、カスタマイズされた相互接続は、カスタムビア層によってカスタマイズされ、カスタムビア層によってカスタマイズされる、多数のデバイスカスタマイズされたI/Oセルも備える。

金属およびビア接続層の数は、設計のカスタム化された相互接続要件によって決定されることができる。

金属およびビア接続層は、さらに長い金属セグメントおよび短い金属セグメントからなることができ、長い金属セグメントは、周期的にトラックを変更するためにジャンパーに接続された金属セグメントからなることができる。

論理セルは、1つのインバータおよび1つのNAND機能をさらに含むことができ、カスタマイズされた相互接続は、NAND機能とインバータとの間に接続を提供する。

出力のインバータ寸法は、論理セル間の永続するカスタマイズされた相互接続を変更することなく変更されることができ、かつこのインバータ寸法の選択が、配置およびルーティングの後で行われることができるように、出力に接続される異なる寸法の多数のインバータをさらに含むことができる。

さらに、論理セルは、単一のカスタムビア層上のビアによって、または他の層上のビアによって永続してカスタマイズされることができる。デバイスは、さらに構成可能なRAMブロックを備えることができ、RAMブロック構成は、カスタムビア層によってカスタマイズされる。

ビルトインマイクロプロセッサも備えることができ、マイクロプロセッサは、構成可能なRAMポートから別個の読み取り/書き込みポートによってRAMブロックにアクセスする性能を有し、構成可能なRAMポートは、複数のRAMの出力を多重化するワイヤドOR論理のためのビア選択枝も含む。

構成可能なROMブロックも備えることができ、ROMブロックの内容は、カスタムビア層によってカスタマイズされる。

カスタマイズ可能なクロック分配構造も備えることができ、カスタマイズ可能なクロック分配構造は、カスタムビア層によってカスタマイズされ、かつクロック分配構造を細かく調整するためのカスタマイズ可能なトリマセルも備えることができ、カスタマイズ可能なトリマセルは、カスタムビア層によってカスタマイズされる。

本発明の好ましい実施形態によりさらに半導体デバイスが提供され、半導体デバイスは、
多数の論理セルを含む論理アレイを備え、各論理セルは、少なくとも1つのルックアップテーブルを備え、それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、多数の論理セルを覆う金属接続層を含み、
ビルトインマイクロプロセッサを備え、
さらに構成可能なROMブロックを備え、
マイクロプロセッサは、ルックアップテーブルの内容をロードまたは読み取る能力を有し、マイクロプロセッサは、論理アレイの試験を実行する能力を有し、また構成可能なRAMブロックも備え、マイクロプロセッサは、RAMブロックの試験を実行する能力を有する。

本発明の好ましい実施形態によりさらに半導体デバイスが提供され、半導体デバイスは、それぞれ少なくとも1つのフリップフロップを含む多数の論理セルを備える論理アレイを備え、
それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、多数の同一の論理セルを覆う少なくとも1つの金属接続層を備え、カスタマイズされた相互接続は、カスタムビア層によってカスタマイズされ、多数のデバイスカスタマイズされたI/Oセルも備え、カスタマイズされたI/Oセルは、カスタムビア層によってカスタマイズされ、
また構成可能なRAMブロックを備え、RAMブロック構成は、カスタムビア層によってカスタマイズされ、また構成可能なROMブロックを備え、ROMブロックの内容は、カスタムビア層によってカスタマイズされ、
またカスタマイズ可能なクロック分配構造を備え、カスタマイズ可能なクロック分配構造は、カスタムビア層によってカスタマイズされ、
カスタマイズ可能なクロック分配構造は、カスタムビア層によってカスタム化に関わらず事前特徴付けられた遅延を維持するように、分配の各段階で一定のローディングを含み、
またクロック分配構造を細かく調整するためのカスタマイズ可能なトリマセルを備え、カスタマイズ可能なトリマセルは、カスタムビア層によってカスタマイズされる。

本発明の好ましい実施形態によりさらに論理アレイが提供され、論理アレイは、
それぞれ少なくとも1つのルックアップテーブルを含む多数の同一の論理セルを備え、それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた直接相互接続を提供するために、多数の同一の論理セルを覆う金属接続層を備え、論理アレイは、多数の同一の論理セルの機能性が、ルックアップテーブルの構成によって決定される多数の機能の1つであるように設計される。

本発明の好ましい実施形態によりさらに半導体デバイスが提供され、半導体デバイスは、
多数の機能ブロックを備え、少なくとも1つの機能ブロックは、構成可能なROMブロックであり、ROMブロックの内容は、カスタムビア層によってカスタマイズされ、少なくとも1つの機能ブロックは、構成可能なRAMブロックであり、RAMブロックの構成が、カスタムビア層によってカスタマイズされ、
多数のブロックの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、多数のブロックを覆う多数の金属接続層を備え、カスタマイズされた相互接続は、カスタムビア層によってカスタマイズされ、多数のデバイスカスタマイズされたI/Oセルを備え、カスタマイズされたI/Oセルは、カスタムビア層によってカスタマイズされ、カスタムビア層は、カスタムビア層の電子データから直接にウエハ露光によって生成される。

本発明の好ましい実施形態によりさらに半導体デバイスが提供され、半導体デバイスは、多数の論理セルを備える論理アレイを備え、それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、多数の論理セルを覆う金属およびビア接続層を備え、前記カスタマイズされた相互接続は、カスタムビア層によってカスタマイズされ、前記金属およびビア接続層の数は、1つ以上の設計のカスタマイズされた相互接続要件によって決定され、
1つ以上の設計は、共通数の前記多数の金属およびビア接続層を必要とするように選択され、
金属およびビア接続層は、さらに長い金属セグメントおよび短い金属セグメントからなり、前記長い金属セグメントは、さらに周期的にトラックを変更するためにジャンパーに接続された金属セグメントを含み、
少なくとも1つの論理セルは、少なくとも1つのインバータおよび少なくとも1つのNAND機能をさらに含み、前記カスタマイズされた相互接続は、前記NAND機能と前記インバータとの間に接続を提供し、
多数の異なる寸法(駆動強度)のインバータは、前記出力に接続され、前記インバータ寸法は、論理セル間の前記永続するカスタマイズされた相互接続を変更することなく変更されることができ、インバータ寸法は、配置およびルーティング後に選択される。

本発明の好ましい実施形態によりさらに半導体デバイスが提供され、半導体デバイスは、多数の論理セルを含む論理アレイを備え、それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、多数の論理セルを覆う金属およびビア接続層を備え、
論理セルは、1つ以上のルックアップテーブルを含み、少なくとも1つのルックアップテーブルは、単一のカスタムビア層上、または単一のカスタムビア層以外の単一のビア層上のビアの配置によって永続してカスタマイズされることができ、
金属およびビア接続層は、ジャンパーが、1つ以上の短い金属セグメント上または下に延びるように、インターリーブされたパターンで短い金属セグメントおよびジャンパーをさらに含む。

本発明の好ましい実施形態によりさらに半導体ウエハが提供され、半導体ウエハは、多数のレチクル画像を備え、
レチクル画像は、電子ビームによってパターニングされた単一のカスタマイズされたビア層によってカスタマイズされた多数のダイと、ダイ間の金属相互接続とを備え、
ウエハ上のダイは、各レチクル画像の単一のプローブで試験されることができ、レチクル画像は、多数の異なる寸法のダイをさらに備え、レチクル画像のプロービングは、単一の共通プローブカードで行われる。

本発明は、図面とともに行われる以下の詳細な記載からより完全に理解されかつ諒解される。

本発明の好ましい実施形態による構成されかつ動作可能である、個別化可能でありかつプログラム可能である集積回路デバイスの概略図である図1を以下に参照する。図1の集積回路デバイス10は、金属接続層を有する多数の論理セル12、多数の構成可能なRAMブロック13、構成可能なROMブロック14、構成可能なクロック分配構造16を駆動するクロック位相ロックロープ19、ビルトインマイクロプロセッサ17、およびそれぞれ結合されるI/Oパッド18を有する多数の構成可能なI/Oセル15からなる。様々な数および寸法のそのようなデバイスが、多くのそのような半導体デバイス上に載ることができることはさらに想定される。

Or-Bachらへの米国特許第6642744号で前に記載されたような、論理セルのより詳細な図示である図2を以下に参照する。論理セルは、好ましくは、マルチプレクサ21を介してフリップフロップ22に接続される2つのルックアップテーブル20からなる。好ましくは、論理セルの様々なワイヤを好ましくは2つの出力バッファ25の1つに接続するビアを選択的に配置するための一組23の位置24もある。好ましくは、論理セル入力26および出力27は、示されていない一組のビアで金属層に接続されることができる。図2に示される構成要素の他の組合せも、論理セルで使用されることができることがさらに想定される。

再びOr-Bachらへの米国特許第6642744号で前に記載されたような、金属およびビア構成層の詳細な図示である図3を以下に参照する。1つ以上の金属層は、好ましくは水平方向31である1つ以上の金属層と交互である垂直方向30にあることが好ましい。さらに、水平層内のセグメント間の選択的接続が、垂直層上のジャンパーセグメントの上まで、ビア接続層上のビアの選択的配置の使用によって完成されることができる配置32、および垂直セグメント間の選択的接続が、水平層上のジャンパーセグメントの下まで、ビア接続層上のビアの選択的配置の使用によって完成されることができる配置33がある。さらに、複数の垂直および水平層が、単一のビア接続層上のビアの選択的配置によって接続され得ることが想定される。

参照符号15の単一のI/Oセルが詳細に図示される図4を以下に参照し、図1においては多数のI/Oセルが示されている。I/Oセルは、差動受信器40、アナログドライバ41、3安定バッファ42、入力バッファ43、工業において一般的に使用される多くの異なるタイプの入力、出力、および双方向性I/Oバッファに構成可能である境界走査JTAGインタフェース44からなる。この構成は、I/Oセル内の指定された配置45内で、一実施例が図4で示される、参照符号46のビアの選択的配置で固定された一組の金属セグメントを接続することによって達成される。好ましくは、I/Oセルを構成するビア層は、論理アレイを構成するために使用されるビア層と同一である。

多数のRAMブロックが回路上に配置される、RAMブロックの詳細な図示である図5を以下に参照する。各RAMブロックは、行および列で多数のRAMセル50からなる。RAMセルの各行は、アドレスデコーダ53によってデコードされる一組のアドレスライン52上のアドレスによってイネーブルされるワードライン51によって選択される。アクセスされたセルは、検知増幅器論理55によって観測されかつ/または駆動されるビットライン54にデータを送り、またはビットライン54からデータを受ける。各RAMブロックは、ビアの選択的配置を介して一組の固定金属セグメントを接続することによって、I/Oの様々な幅を読み取りまたは書き込むように構成されることができる。

例えば、出力の2つのビットが所望であれば、ビア配置56および57は、列の検知増幅器論理55の両方を行デコード58のアドレス0に接続するために選択される。各列の検知増幅器論理をそのそれぞれI/Oバッファ60に接続するビア配置59も選択される。最後に、適切にデコードされたアドレスを選択するために、列アドレス論理58に入力を接地するビア配置61、および外部論理を両方のI/Oバッファに接続するビア配置63が選択される。他方、ただ1つのI/Oバッファが所望であれば、ただ1つのI/Oバッファに外部信号を接続するためにビア配置63の一部を選択し、列アドレスラインに外部論理を接続するためにビア配置62を選択し、それ自体の列アドレスラインに各列の検知増幅器論理を接続するためにビア配置56および66を選択し、かつ両方の列の検知増幅器論理をともに結ぶためにビア配置65を選択することによって完全にまだ使用されることもできる。このように、両方の列は、単一の選択されたI/O論理を介してデータを読み取りまたは書き込むために別個にアドレッシングされる。両方の場合において、ビアは、好ましくは論理アレイを構成するために使用されるビア層上にある。

実施例は、メモリセルの2つの列間の選択だけを記載するが、好ましい実施形態は、任意にN個の追加の列アドレスライン64によってアドレッシング可能である2^N+1個のメモリセルの列を含む。

好ましい一実施形態において、構成可能なROMブロックは、図5に示されるRAMブロックに類似する方法で構成されることができる。そのような好ましい実施形態において、ビットセル50は、図6により詳細に示される。各ROMビットセルは、トランジスタ68を含み、トランジスタ68のソースは接地され、ゲートはそのワードライン51に結ばれ、ドレインは、ビア69によって、好ましくは論理アレイを構成するために使用されるビア層上のビアによってその列のビットラインに選択的に接続される。さらに、検知増幅器論理54は、双方向ではなく3安定出力であることだけを必要とし、I/O論理60は、図5に示されるように出力バッファ67だけを含む。

図5に示されるRAMブロックまたはROMブロック出力バッファ67は、図7において拡張される。好ましい実施形態において、ANDゲート70および3安定バッファ71の両方は、データライン76およびイネーブルライン72によって駆動される。ANDゲートは、3安定バッファ71の結びを解き、かつANDゲートを出力に接続することによって選択されることができる。これは、ビアを選択されたビア配置74に配置することによって達成される。代わりに、3安定バッファ71は、それらを接続するために適切な配置75にビアを配置することによって、3安定イネーブル入力にイネーブルラインを接続することによって選択されることができる。この選択は、複数の出力がOR機能にまたはワイヤ接続にともに対応して接続されることを許容する。両方の場合に、ビアは、好ましくは論理アレイを構成するために使用されるビア層上にある。

図1に示される構成可能なクロック分配構造の一部の詳細な図である図8を以下に参照する。クロック分配の第1のレベルは、ビア配置82の1つ上で適切なビアを設定することによって、入力バッファによって駆動される入力バッファまたはPLLのいずれかから駆動される、多数の垂直スパイン(Spine)80である。好ましくは、PLLは、1組の規定された代替間でクロックの周波数および位相を設定する能力を有する。好ましい一実施形態において、32個の垂直スパインがある。各垂直スパインは、多数の同一のイネーブルバッファ81、好ましくは水平スパインの各収集のために1つのイネーブルバッファを駆動する。好ましい一実施形態において、各収集で16個の水平スパインがある。簡略化のために、図8は、ただ2つの可能な垂直スパインからの水平スパインの1つの収集の完全な1つだけを示す。垂直および水平スパインの収集は、図1に示される垂直および水平ライン16によって表される。垂直スパインの各バッファ81は、利用可能なビア配置83の1つにおけるビアの選択的な配置によって、水平スパインの収集の1つに選択的に接続されることができる。好ましくは、そのようなビアは、論理アレイを構成するために使用されるビア層上にある。各水平スパインは、バッファ84、トリム回路86、トリム回路の周りにルーティングまたはトリム回路に接続するためのビア配置87、分配バッファ85、および論理アレイ内の論理セル89の1つのブロック上の2つのクロックの1つに水平スパインクロックを接続するためのビア配置88からなる。好ましくは、そのようなビア配置は、論理アレイを構成するために使用されるビア層上にある。図9に示されるような各イネーブルバッファは、さらに、ラッチ91の入力内に1つ以上のフリップフロップ90を選択的に接続するためのビア配置96を備え、全てのフリップフロップ90は、クロック92によってゲートされ、その出力は、クロック92をゲート94する。好ましくは、そのようなビア配置は、また論理アレイを構成するために使用されるビア層上にある。フリップフロップ90は、クロック92をゲートするためのユーザイネーブル信号を遅延する。ラッチは、イネーブル信号がクロックをグリッチしないことを確実にする。ユーザ規定可能な設定およびバイパス信号95は、ユーザがイネーブル論理を無視することを許容する。

このように、好ましくは、32個のクロックの任意の1つは、256個の論理セルの任意のグループの図2に示されるフリップフロップ22を駆動することができる。そのようなグループは、図12に見られることができる。

図1に示されるマイクロプロセッサ17へおよびマイクロプロセッサ17からのI/Oを示す図10を以下に参照する。一実施形態において、プロセッサは、4個のI/OポートおよびRS232シリアルポートを有する8051である。図が示すように、ポート0からの入力および出力103は、ユーザ規定される通信に専用である。このポートからの金属ラインと論理アレイ内の金属セグメント(図示せず)との間の選択されるビア配置は、集積回路(IC)の通常の動作の間にマイクロプロセッサ100の使用を許容する。ポート1は、ICを通常の動作、走査試験、LUTおよびメモリアクセス、およびリセットなどの動作の様々なモードにするのに必要な制御信号に接続される。好ましくは、これらの制御信号は、グリッチのない方法で基準クロック周波数および位相間を選択することによって、PLLクロックを設定するための制御も含む。ポート2における入力および出力102は、プロセッサ、論理セル内のLUT、およびIC上のRAMブロック間でデータの送るために専用である。一実施形態において、RAMブロックは、ユーザ構成によってRAM使用からそれらの内容を別個に観察しかつロードするため、ポート2へおよびポート2からのライン102に接続された別個の構成可能ではないポートを含む。ポート3は、LUTを読み取りまたは書き込むためのアドレスを供給するために使用される。RS232ポートは、マイクロプロセッサおよびICの残りへのアクセスをデバッグするためのI/Oピンに直接接続される。マイクロプロセッサは、メモリポート101を介して外部メモリまたは内部ROMブロックのいずれかをアクセスすることができる。制御およびアドレス論理は、論理アレイおよびRAMブロックにアドレッシングするために、マイクロプロセッサのポート1およびポート3に接続されたIC内に含まれる。図11は、論理アレイ内の論理セル110のブロック、およびIC内のRAMブロック111の例示的なアドレスを示す。各ブロック内の論理セル内の全てのフリップフロップは、図10に示されるデータポート102内でおよびデータポート102を出るデータを走査することによってアクセスされることができる。図12に示されるように、256個の論理セル123からなる論理セル120の各ブロック内で、それらが1つの連続メモリであるように、全ての論理セルにアクセスするためにアドレス121およびバッファ論理122がある。

このように、外部データのストリームは、論理セル内のRAMブロックおよびLUT内に移すためにマイクロプロセッサ内にロードされることができ、データは、特定のタスクの実行を開始するために、ICを完全に構成するように論理セル内のフリップフロップ内を走査されることができる。一実施形態において、試験により適した論理の異なる構成は、LUT内にロードされることができ、自動化された試験パターン生成器(ATPG)ベクトルに基づく通常の走査が、IC内のRS232ポートを介してロードされることができ、結果が、RS232ポートを介して直列に送り出されることができるように、パターンが、フリップフロップの各ストリング内で走査されることができる。さらに、結果は、マイクロプロセッサによってチェックサムまたは署名に組み合わされることができる。さらに他の実施形態において、ICを試験するための標準の構成は、ビアを適切なビア配置に設定することによって、図1に示されるROMブロック14内に設定されることができ、その結果、ICのパワーアップ時に、マイクロプロセッサは、ROMから構成データを読み取り、LUTおよびRAMブロック内に試験構成データをロードし、かつ繰り返して、擬似ランダム走査ビット値を生成し、それらをフリップフロップの走査ストリング内にロードし、論理アレイをクロックし、所定数のサイクルのために署名に結果を追加するフリップフロップの内容を走査し、次にROMメモリ内に格納された署名と結果として生じた署名を比較する。このように、チップは、任意の外部データなしに完全なブリングアップ試験を実行することができる。計算されたチェックサムの決定が正しいとき、マイクロプロセッサは、外部ユーザ構成データのローディングを開始することができる。

外側行上の専用のP/G(電源/接地)を有するパッドレイアウトの側方図である図13を以下に参照する。パッドの3つの行があり、2つは信号パッド130および131と、電源または接地に専用のパッド137のみである。信号パッドは、ワイヤ138を介してI/Oセルにそれぞれ接続できる。図4は、信号パッド47も示す。図13において、1つ以上の選択的なビア配置132は、1つ以上の内部およびI/O電源ラインに専用の電源/接地パッド137を接続するビアで充填されることができる。専用の電源/接地パッド137が、内部電源または接地のために使用されるなら、ビアは、パッド137を内部接地134または内部電源136のいずれかに接続するために充填されることができる。任意の信号パッドは、I/O電源または接地パッドとして使用されることができる。例えば、内部信号パッド131は、適切な配置139にビアを配置することによって、I/O電源または接地に接続されることができる。さらに、専用の電源/接地パッドが使用されないなら、信号パッドの1つは、内部電源または接地として使用されることができる。例えば、外側信号パッド130は、電源135または接地133を介して一対のビア配置を充填することによって使用されない第3番目のパッドに接続されることができ、次に、使用されない電源/接地パッドは、内部電源136または接地134に他の対のビア配置を充填することによって接続されることができる。好ましい実施形態において、ビア配置は、好ましくは、論理アレイのためのビア配置として同一のビア層上にある。

本発明のさらに他の好ましい実施形態において、アレイ内の論理セル間の金属相互接続は、多くの可能な機能の1つが、論理セル内のLUTをプログラミングすることによってアレイ内でプログラムされることができるようにカスタマイズされることができる。1つのそのような実施例は、PLD構造である。論理セルからなるソフトプログラム可能なPLD構造の1つの出力の図示である図14を以下に参照する。一般に、PLDは、複数のAND機能を選択的に接続する一組の入力からなり、その出力は、1つ以上のAND機能内に任意にフィードバックする前に、記録される各出力のためのOR機能に接続する。その入力は、そのAND機能に接続され、各出力のためのOR機能に接続するそのAND機能は、ユーザによってプログラム可能である。図14は、6入力で18タームの単一の出力PLDを示す。各AND機能140は、単一のAND機能に両方のLUTを構成するために、適切なビア配置でビアを設定することによって単一の論理セルにマッピングされる。各AND機能の出力は、AND機能間の金属セグメントおよびOR機能への入力を接続するためにビアを適切に選択することによってルーティングされる148。各出力のためのOR機能142は、OR機能143内に構成された論理セルからなり、OR機能143は、さらに金属セグメントおよび選択されたビア149のルーティングを介して、他の論理セル144の入力に接続され、他の論理セル144は、OR 145入力および任意にレジスタ146、他のLUT 153内のORタームまたはレジスタ出力間を選択することによる結果で構成され、他のLUT 153の出力は、選択されたビア147を有する他の金属セグメントを入力の1つに接続することによってフィードバックされる。このように、PLDは、好ましいビア層上に充填するために適切なビア配置を選択することによって、論理セルおよび金属相互接続から構成される。

PLDをプログラムするために、任意の入力は、それぞれLUTの内容を選択的に変更することによって、任意の1つのANDタームから分離されることができる。さらに、任意のANDタームは、それぞれLUTの内容を変更することによって、ORタームから分離されることができる。各LUTは、入力として3つのアドレスビットを有する単一出力の8ビットメモリであり、そのように、変更または任意の特定の入力を無視することを含む、3アドレスビットの任意の機能を含むことができる。例えば、AND機能を含む論理セル141の第1のピン150は、AND(XA,XB,NOT(C))からAND(XB,NOT(C))へLUT 151機能を変更することによってユーザにより排除されることができる。ピン150は、LUT 151のアドレス0の論理ピンXAに接続されるので、これは、0,0,0,1,0,0,0,0から0,0,1,1,0,0,0,0へLUT 151への内容の変更に対応する。最初に、NANDゲート152は、LUT 151上のアドレス2の論理ピンCを駆動するので、LUT 151内の通常のAND機能0,0,0,0,0,0,0,1は、4入力AND機能を作るために、0,0,0,1,0,0,0,0にまたはAND(XA,XB,C)からAND(XA,XB,NOT(C))へ論理的に修正されなければならない。メモリの第3のビット内に追加の1を挿入することによって、アドレス0の論理ピンXAは、もはや出力に影響を及ぼさず、論理機能からそれを排除する。上述と同様の方法で、任意入力極性は変更されることができ、任意のOR入力は排除されることができ、最後のORターム145またはレジスタ146出力が選択されることができる。

さらに他の好ましい実施形態において、集積回路デバイス内にROM、RAM、およびI/Oを構成する好ましいビア層は、ビア層上に作られるべきビアの配置を含む電子データから直接ウエハ露光によって製造されることができる。一般に、処理は、以下のようである。
a.好ましいビア層上までデバイスおよび金属層を介して、処理の始めから従来のマスクリソグラフィで全ての半導体デバイスを処理し、
b.この層の前にウエハを保持し、
c.十分な製品が各ウエハのために注文されると、露光に対するどの顧客設計を、ウエハのマップとともに直接ウエハ露光機器内にそれらを電子的にロードするかを選択し、
d.ウエハのマップによって決定されるサイト上に各顧客設計についてのカスタムビア層を加えることによってウエハを露光し、
e.カスタマイズされたビア露光でウエハを処理し、
f.金属層の残りについて標準のマスクリソグラフィでウエハを処理し、
g.プローブで調べられるサイトで設計について特定のカスタマイズされた試験パターンを電子的にロードしてウエハを試験し、
h.それらのパッケージング要件に基づいて部品をダイシングし、分類し、かつパッケージングし、
i.特定の部品の設計についての特定のカスタマイズされた試験パターンを再び電子的にロードしてパッケージ試験を実行し、合格した部品を分類する。

図15は、上記ステップ3で述べた例示的なウエハマップの図示である。ウエハマップ154は、そのサイトに配置されるべき顧客設計によって覆われた各ダイ配置155のためのサイトを含む。いくつかの設計は、処理後に少なくとも良好なチップのプロトタイプ量(〜10)を得るために、制限された数のサイト156に配置される。他の設計157は、チップの事前製造量(〜100)が必要であるとき、ウエハに追加される。好ましくは、カスタムビア層は、必要なカスタム化を提供するために可能な限り処理の終わり近くにある。この技術は、製造のカスタム化部分(ステップ4からステップ9)のための妥当な短い生産時間で、連続的に流れる生産設備が様々な量でカスタム部品を生産することを許容する。

半導体構成部品の製造のためのマスクであるレチクルは、一般にそれら上に含まれるチップ設計より非常に大きい。レチクルは、レチクル画像の二次元アレイで製造される各ウエハ上にステッピングされる。（公序良俗違反につき、不掲載）および他の半導体製造業者は、異なる寸法のチップが全て単一のレチクル上に配置されるシャトルサービルを提供する。

他の好ましい実施形態において、異なる寸法および量の複数のダイが、図16Aおよび図16Bを含む図16に示される、個別のカスタム化のために単一のウエハ上に含まれることができる。この実施例において、本開示内で前述されたものなどの6個の異なる寸法にカスタマイズ可能なチップ(AからFで表示される)の異なる量が、レチクル内に配置され、レチクル画像161の繰り返しパターンは、ウエハ160上にレチクルをステッピングすることによって作られる。これら異なる寸法のチップの各インスタンスは、同様に本開示内で前述されたように個別にカスタマイズされることができる。レチクル画像161内のダイは、連続する垂直ライン162を最初にスクライビングするために配置される。全てのストリップは、連続する水平ライン163上にその後スクライビングされることができる。事前にスクライビングされたラインに沿ってダイを破断した後、各ストリップは、個別にスクライビングされかつ水平ライン164で破断されることができ、最終的により小さなダイが、スクライビングしかつ内部垂直ライン165上で破断することによって分離されることができる。必ず生じる破断の数を最小化するために、存在する使用されないまたは不良のダイを通してスクライビングすることを含む、他のスクライビングおよび破断シーケンスが実行されることができる。

さらに他の実施形態において、レチクル画像内でカスタマイズされた全てのダイは、単一の共通プローブカードを使用して、レチクル画像の単一のプローブで試験されることができる。Jeng-Jyu Shauは、米国特許第6427222号において、ウエハ上の全てのダイの電源、クロック、および試験パッドを相互接続する完全なウエハ試験技術を記載する。Shauは、相互接続する金属ラインのその後のスクライビングの問題に対処したが、Shauの技術は、図17に示されるアプローチで回避される、電力消費およびレチクル画像位置合わせの問題によって制約されることがある。Shauのアプローチと同様に、金属の単一層は、ウエハの通常の処理に従って堆積されることができるが、この場合、結果の金属相互接続は、単独で各レチクル画像170内にある。ここで、パッド171および172の単一のプローブは、ウエハ上のレチクル画像の各インスタンス内の全ての構成部品を給電しかつ試験するには十分である。Shauのアプローチと同様に、隣接するチップの電源および接地ピン173は、それらのそれぞれのプローブパッド171によって給電されるグリッドを形成するためにともに接続され、試験イネーブル175、クロック、データインおよびデータアウトピン174は、レチクル画像上の各チップを通してそれらの主パッド172から直列に接続される。単一の金属層へのワイヤリングを制限するために、試験イネーブルおよびクロックは、それらの入力から次のチップへの出力へ各チップ上に分配されなければならない。一実施形態において、これらの試験信号は、JTAG信号であることができ、試験のプロセスは、各カスタマイズされたチップに作りこまれた走査ベースのブリングアップ試験を開始するために、JTAGの直列チッププロトコルを使用することからなる。次にDOピンが、各チップのブリングアップ試験の正しい完了の確認を直列に受ける。これら試験は、プローブの電力消費制限に応じて、直列にまたは並列に行われることができる。試験およびマーキングに従って、金属は、通常の半導体処理によって取り除かれることができる。そのように製造プロセスのステップ7は、試験についてのこのアプローチを使用するために変更されることができる。

試験のためにレチクル画像上の複数のダイを相互接続するとき、レチクル画像上の各複写について同一であるが、他のダイを試験するためにチップを通る信号を内部に分配してはならないチップ設計を維持することが望ましい。図18において、電源および接地181、データイン182、およびデータアウト183信号は、レチクル180上の全てのダイを通して直列に接続される。クロック184および試験イネーブル185信号は、レチクル画像内の全てのチップに並列に分配される。電源および接地ピンは、それらの電圧を分配するために任意の隣接する利用可能な電源および接地ピン181に接続されることができるが、クロック、試験イネーブル、データイン、およびデータアウトピンは、それらの間で信号187のあるルーティングを必要とする、任意の所定のタイプのダイの各複写のための同一の配置にあることに留意されたい。単一のレチクル画像に相互接続を制限し、かつレチクル画像間にスクライビング領域を用いることによっても、必要な相互接続は、金属の単一層上に行われることができる。図17および図18の両方において、試験イネーブルは、レチクル画像上のダイの発振器および走査を交互に可能に、したがって単一のプローブを用いてレチクル画像上の全ての構成部品の試験を可能にするために使用されることができる。

図2とは対照的に、本発明の好ましい実施形態は、図19に示される論理セルである。図2と同様に、それは、8X寸法の出力25に接続された2つのバッファ、マルチプレクサ21、および論理セルをカスタマイズするために様々なビア配置24を含むが、それは、異なる寸法(6X)の2つの追加の出力バッファ196、追加の入力インバータ197、マルチプレクサへの2つの主入力199、およびそれぞれカスタマイズするための多数のビア配置を有する5つのジャンパー191〜195も含む。これらの追加の5つのジャンパーは、従来技術で利用可能なものより多くのカスタム化の選択肢を提供する。例えば、インバータ197は、NANDゲート198の入力または出力バッファ25の1つに任意に接続されることができる。また、両方のセルは、2つのLUT 20およびフリップフロップ22を含むが、改善されたセル内のジャンパー192および194は、フリップフロップ22の出力をNANDゲート198の入力にフィードバックするために使用されることができる。同様に、データゲーティング機能は、従来技術のセルにおいて外部ワイヤリングによってだけ行われることができる、フリップフロップ22の出力をマルチプレクサ21の2つの入力199の1つにフィードバックするために、ジャンパー191および193を使用することによって実施されることができる。

さらに、本発明の他の好ましい実施形態において、選択は、論理セル間の相互接続を変更することなく、FF22の4x出力189または8x出力25の1つを、FF22の内部出力に接続するビアの適切なカスタム化によって行われることができる。論理セルの出力189および25は、セル外部を短い水平セグメント207に接続され、短い水平セグメント207は、それらの間のカスタマイズされたビア層内へのビア209の適切な配置によって、短い垂直セグメント208に接続されることができる。さらに、これらと2つの他の層上の長いセグメントとの間の接続は、論理セル間の相互接続を形成する。それらは、図23から図30により詳細に見られることができ、本開示において以降で記載される。今や単に、選択された出力を接続するためにジャンパー191、192、または195上で適切なビアを選択し、元々ルーティングされた垂直ワイヤにその出力の特定の水平ワイヤを接続し、元々の出力を切断することによって、論理セルへの接続を超えるセグメント上のルーティングを変更することなく、3つの出力の任意の1つが選択されることができる。さらに、そのような選択は、既に存在する全てのタイミング制約に一致するために必要なように、配置およびルーティングに従って行われることができる。

3入力ルックアップテーブル200の論理図である図20を以下に参照する。3入力ルックアップテーブル200は、一組の8個のプログラム可能なメモリ要素201からなり、LUTの3つの入力205によって駆動される8個のバッファ202およびマルチプレクサ203の3つの段を駆動し、結果として、出力206の外で駆動される8個のプログラム可能なメモリ要素201の1つの出力を生じる。

以下に図21を参照する。本発明の他の実施形態において、LUTの各メモリ要素201は、図21aのように外部でプログラム可能なメモリ要素を保持し、図21bのように一定のゼロレベルを駆動し、または図21cのように一定の1レベルを駆動するように構成されることができる。LUTの各メモリ要素201は、4つのビア配置を含み、ビア配置210は、+V電源にpチャネルトランジスタ211を接続するためのものであり、ビア配置212は、接地にnチャネルトランジスタ213を接続するためのものであり、ビア配置214は、+Vに出力215を接続するためのものであり、ビア配置216は、接地に出力215を接続するためのものである。図21aにおいて、pチャネルトランジスタ211およびnチャネルトランジスタ213は、2つのビアを適切な配置210および212に配置することによって、それぞれ+Vおよび接地に接続される。この場合、メモリ要素は、プログラム可能なメモリ要素として動作する。図21bおよび図21cにおいて、これら2つの配置210および212は、トランジスタを分離してそれらを浮動することを可能にするビアを有さない。図21bにおいて、ビア配置216は、出力215を接地に接続し、図21cにおいて、ビア配置214は、LUTを永続的に構成するために出力215を+Vに接続する。一般的にこれらの全てのビア配置は、論理セルをカスタマイズするために使用されるビア層の下にある別のビア層上に載る。チップがカスタマイズされかつ製造された後、メモリ要素201がプログラム可能であることを許容するビア配置210および212が充填されるなら、LUTは、任意の論理機能を実行するために繰り返し外部でプログラムされることができる。代わりに、LUTは、何が、対応するメモリ要素201のプログラムされた値であるかに対応して、ビア配置214または216のいずれかを充填することによって、特定の論理機能を実行するためにカスタマイズされることができる。このように全ての論理セル内で全てのLUTを構成すると、チップの論理機能は、チップ内にロードされる必要はない。

2004年6月29日に付与されたOr-Bachの米国特許第6756811号の図19に見られるような、第1の固定セグメントの2つの層の従来技術の実施例である図22を次に参照する。この従来技術は、4つの固定セグメント層を記載する。2つの底部層は、それぞれ水平および垂直の長い金属セグメントを含み、2つの頂部層は、頂部の2つの短い金属セグメント層間に選択的にビアを追加することによって、相互接続のカスタム化に使用される水平および垂直の短い金属セグメントを含む。この従来技術の図は、2つの長い金属セグメント層を参照する。明瞭性のために、より大きな従来技術の図220の繰り返し部分221は、拡張された。2つの信号相互接続が、集積回路上で長い距離にわたり互いに隣接するとき、それらの電気的遷移が、クロストークと呼ばれる隣接する相互接続に雑音を生じる。曲線222は、トラックをシフトすることによってそのようなクロストークが生じることを避けるための位置にシフトする。隣接するセグメント223は、短いセグメントへのカスタマイズ可能なビアを使用する以降の接続のために、層上の水平セグメント225に接続する固定ビア224で終端する。これは、長いセグメントに接続するための機構を提供するが、相互接続のためにこれら長いセグメントの選択は、隣接するセグメントを使用するときに互いに隣接する2つの信号を繰り返しもたらしうるので、高密度マスクのリソグラフィ制限およびクロストーク問題を十分には解決しないことを考慮すると、両方とも適用しがたいという欠点を有する。

本発明の一実施形態を示す図23を以下に参照する。図23aは、長い水平および垂直セグメントの2つの層を示す。長い水平および垂直セグメントの繰り返しパターン、図に示される各配置での水平および垂直セグメントの1つが、終端する。図23aにおいて、2つの長い水平セグメント230への2つの端部、および2つの他の固定ビア234による2つの短い水平セグメント233に次に接続される層上の2つの垂直セグメント232にセグメントを接続する2つのビア231がある。サイトからサイトへ異なる長いセグメントは、対応するビア231で終端することができるが、各サイト上に、短い垂直セグメント232、水平セグメント233、およびそれらの結合されるビア234がある。図23bは、頂部の2つの短いセグメント層の残りを示す。ここで、2つの短い垂直セグメント235は、カスタマイズ可能なビア236を用いて短い水平セグメント233に接続される。これは、各長いセグメント230が、短い水平セグメント237の1つにさらに接続されることを許容する。図23aに示されると同様に、このサイト238で終端する長い垂直セグメントは、短い垂直セグメントに接続され、短い垂直セグメントは、次にそれらが、カスタマイズ可能なビアを用いて短い垂直セグメント240に接続されることを許容する。

セグメントが所定のビアに接続される下方の2つの長いセグメント層の図示例である図24を以下に参照する。長い水平セグメント241および242は、既に存在する固定ビア255を用いて垂直ジャンパー247に接続され、セグメント241および242が、ともに接続されるか、またはカスタマイズされたビアによって頂部の2つの金属層上の短いセグメントに接続されることができるように、既に存在する固定ビア257を用いて第3番目の層セグメントに接続される。同様に、セグメント243および244は、それらが、互いに接続されるか、または頂部の2つの金属層上の短いセグメントに接続されることができるように、既に存在する固定ビア256を用いて頂部の2つのカスタマイズ可能な層に接続される。セグメント241および242の端部間において、ジャンパーセグメント248と、ともにセグメント259を接続する既に存在する固定ビア246も存在する。同様にセグメント243および244の端部間に、既に存在する固定ビア245を用いて、ともにセグメント243を接続するジャンパーセグメント249がある。このように、これらのセグメントおよびジャンパーからなる底部の2つの金属層上の長いセグメントは、一方のトラックから他方のトラックへ周期的に変更できる。再び、特定の対のトラック259および258が、ビア246および245とともに一方のサイトから他方のサイトへ変わることができるが、同一の接続ジャンパーは、長いラインが、数サイトより多くのサイトについて互いに隣接することを妨げるように、各サイトで利用可能である。

そのように、本発明のさらに他の好ましい実施形態において、カスタマイズ可能な長いセグメント相互接続は、トラックを変更するために固定ジャンパーに周期的に接続されることができ、したがって、互いに隣接する長いセグメント相互接続を用いて可能性があるクロストークを最小化する。

第1番目および第2番目の相互接続層からの特定の相互接続されたセグメントの図示例である図25を以下に参照する。領域を延びるセグメントが、当接によって領域内のセグメントに接続する、図24および図25に示される傾斜した領域250は繰り返し、この実施例において、セグメント247および241は、2つの図の間で等しい。ビア位置254が充填されると、2つの長い水平セグメント241は、既に存在する固定ビア253によって接続される2つまたは3つの層上の一連のジャンパーを介してともに接続される。最終的に、ビア配置252が充填されると、短い水平セグメント251は、分離された長い水平セグメント241に接続される。

次に図26を参照する。ビア配置264が充填されると、第2番目の層上の長い垂直セグメント266は、第4番目の層上の短い垂直セグメント265に接続される。また、ビア配置267が充填されると、領域250に隣接する領域における長い垂直セグメント269は、既に存在する固定ビアによって接続される第2番目および第3番目の層上の存在するジャンパーに1つの層上のジャンパーを接続することによって、長い垂直セグメント268に接続される。

図22に示される第3番目および第4番目の相互接続層からの特定の相互接続されたセグメントの図示例である図27を以下に参照する。ビア配置270が充填されるとき、それは、短い水平セグメント272を短い垂直セグメント271に接続する。同様に、ビア配置273が充填されるとき、ジャンパー275は、2つの短い水平セグメント274を接続し、ビア配置276が充填されるとき、ジャンパー278は、2つの垂直セグメント277を接続する。

本発明の第3番目および第4番目の相互接続層の実施形態を示す図28を以下に参照する。第4番目の層は、第3番目の層上のジャンパー281とともに接続された短い垂直セグメント280と、同様に第3番目の層上に載る短い水平セグメント282を接続するジャンパー283を含む。第3番目の層は、また、第2番目の層上の2つの長い垂直セグメントの端部に接続される長い水平ジャンパー284と、第2番目の層上のジャンパーに接続される短い水平ジャンパー287とを含む。

第1番目および第2番目の相互接続層の図示例である図29を以下に参照する。第1番目の層は、領域を通って連続する長い水平セグメント290と、トラック配置を周期的に変更するために、垂直ジャンパーに接続された1対のセグメント299と、次に第3番目の層に他のビア297を通して接続される第2番目の層上の垂直ジャンパーセグメントにビア295を通してそれぞれ接続される1対のセグメント291を含む。このように、セグメント291は、互いに、または適切なカスタマイズ可能なビアを選択することによって、第3番目および第4番目の層上の短いセグメントに互いに接続されることができる。同様に、第2番目の層は、セル配置を通って連続する長い水平セグメント292と、トラック配置を周期的に変更するために、水平ジャンパーで接続された1対のセグメント298と、第3番目の層にビア294を通してそれぞれ接続される1対のセグメント293とを含む。このように、セグメント293は、互いに、またはカスタマイズされたビアを適切に選択することによって第3番目および第4番目の層上の短いセグメントに接続されることができる。

本発明の例示的な実施形態の4つの相互接続層の繰り返し部分の図示例である図30を以下に参照する。全ての4つの層上の選択されたセグメントの端部309は、好ましくは相互接続層の隣接する繰り返し部分上の対応するセグメントへの当接によって接触する。全てのカスタマイズ可能な接続は、第3番目および第4番目の層上の交差するセグメント間でビア配置を充填することによって行われる。

セグメントの各繰り返しグループ内に、層4上の短い水平セグメントをともに層3上のジャンパーに接続するためのビア配置300と、層3上の短い垂直セグメントをともに層4上のジャンパーに接続するためのビア配置302と、層3上の短い水平セグメントを層4上の短い垂直セグメントに接続するためのビア配置301と、層1上の長い水平セグメントをジャンパーおよび固定ビアを通して層3上の短い水平セグメントに接続するためのビア配置305と、層2上の長い垂直セグメントを固定ビアおよびジャンパーを通して層4上の短い垂直セグメントに接続するためのビア配置304と、長い水平セグメントをともに接続するためのビア配置307と、長い垂直セグメントをともに接続するためのビア配置306と、長い垂直セグメントを長い水平セグメントに接続するためのビア配置308とがあり、全てのそのようなビア配置は、3つおよび4つの相互接続層間に載る。

そのように、本発明のさらに他の好ましい実施形態において、固定ジャンパーおよびビアとともにカスタマイズ可能な相互接続は、全ての4つの層上の任意のセグメント対間の直接接続を許容にする。

カスタマイズ可能な頂部の2つの金属層を構成するための他の方法の図である図31を以下に参照する。本発明のさらに他の好ましい実施形態において、カスタマイズ可能なビア層下のセグメントは、セルI/Oに接続する全ての既に存在する固定ビアおよびより低いレベルのワイヤリングトラックへ接続する固定ビアが、ジャンパーで延長されることができるセグメントに接続するように、構成されることができる。ジャンパー312または短い垂直セグメント310は、より低いレベルに載り、より上方の層上の水平セグメント311またはジャンパー314に、それらをそれぞれカスタマイズ可能なビアに接続することによって延長されることができる。ジャンパー314および312は、より低いレベルの長いセグメントが、いずれかの方向で上方レベルの短いセグメントに接続されることを許容する。

ブロックの周辺の周りにアドレス論理121およびバッファ論理122を有する論理セルのブロックを示す図12を以下に再び参照する。

8個のそのようなブロック321の図である図32を以下に参照すると、上記ブロックのアドレス論理、水平の長いワイヤへの任意選択の接続のためのワイヤリングを配置するための空間322、それぞれ好ましくは相互接続層5および6上の垂直の長いワイヤへの任意選択の接続のためのワイヤリングを配置するための空間323を含む。

ワイヤ332、および層5と層4との間のビア331によって示されるように、層5上の水平の長いラインに層3および4を相互接続するための一方法の図である図33を以下に参照する。全ての水平の長いライン(本明細書には全く示されていない)は、ビア330を有する層4の垂直ラインに接続される。水平の長いラインは、図32に示されるように、少なくとも2つのブロック321を横切って、1つの接続空間322から次の接続空間324へ延びる。図33に示される333などのように、いくつかの水平の長いラインは、次の接続空間324を超えて、図32における1つの接続空間322から次の接続空間325へ延びる。

層6上の垂直の長いライン341へ、層5上の相互接続層4セグメントおよび複数のセグメント342を接続する一方法を示す図である図34を以下に参照する。ここで、固定ビア340は、垂直の長いライン341と短い水平セグメント342との間を接続し、これは次に、図32に示される方法で層3および層4を接続する。いくつかの垂直の長いライン343は、図32に示されるように次の接続空間323を超えて延びる。

本発明のさらに他の好ましい実施形態において、相互接続層5および6は、1つ以上のチップが、追加された相互接続をルーティングするための追加の長いラインを必要とするウエハに必要に応じて任意選択で追加されることができる。さらに、レイアウトシステムは、好ましくは設計の相互接続要件を満たす最小の数の層で、ルーティングし、選択肢を選択する4つまたは6つの層でこれら相互接続の両方を任意選択でルーティングすることができる。さらに、ルーティングの6つの層を有するそのようなチップは、図16に示されるように、相互接続ルーティングの6つの層を必要とするより効率的なプロセス設計にウエハ160上で収集されることができる。

本発明が、上記で特に示されかつ記載されたものに制限されないことは、当業者によって理解される。むしろ本発明の範囲は、上述の様々な特徴の組合せおよび副組合せの両方、ならびに、前述の記載を読んだ当業者が思いつき、従来技術ではない修正および変形を含む。

多数の論理セル、RAMブロック、ROMブロック、I/Oセル、およびクロック分布構造を含む半導体デバイスの概略図である。 本発明の好ましい実施形態によるフリップフロップおよび複数のルックアップテーブルを含む、図1内の論理セルの概略図である。 図2に示される論理セル間の永続するカスタマイズ可能な相互接続を提供するためのワイヤリング層の図である。 単一のビア層カスタマイズ可能なI/Oセルの回路の図である。 単一のビア層個別化を含むカスタマイズ可能なRAMブロックの図である。 ROMブロックのためのビットセルの図である。 ROMまたはRAMブロックのための構成可能な出力バッファの図である。 構成可能なクロック分配構造のセクションの図である。 構成可能なクロック分配構造内の構成可能なクロックイネーブルの図である。 埋め込まれたマイクロプロセッサと他のオンチップブロックとの間の接続のブロック図である。 構成可能な半導体デバイス内のブロックのアドレッシングの図である。 メモリ内にルックアップテーブルを構成するために埋め込まれた論理を有する多数のルックアップテーブルの図である。 外側行上のパッドの図である。 論理セルからなるプログラム可能な論理デバイス(PLD)構造の図である。 1つのウエハ上の複数の設計をカスタマイズするためのウエハマップの図である。 図16Aおよび図16Bからなり、異なる寸法の複数のダイを含むレチクル画像からなるウエハの図である。 レチクル画像内の全てのダイを試験するためのダイ間の相互接続の図である。 レチクル画像内のダイ間試験相互接続の代替図である。 論理セルの代替図である。 3入力ルックアップテーブル(LUT)の図である。 図21a、図21b、および図21cからなり、3入力LUTメモリセルのためのビア構成の図である。 長いセグメント相互接続の従来技術実施例の図である。 長いセグメント相互接続の他の実施例の図である。 長いセグメント相互接続の他の実施例の図である。 相互接続の4つの層の底部の2つの層間の固定接続の図である。 第4番目の層上のセグメントとともに接続の図である。 第3番目の層上のセグメントとともに接続の図である。 頂部の2つの層上のセグメント間の接続の図である。 底部の2つの固定セグメント層の図である。 頂部の2つの固定セグメント層の図である。 プログラム可能な論理セルをともに接続するための物理的なカスタマイズされた相互接続構造の4つの金属層の図である。 プログラム可能な論理セルをともに接続するための物理的なカスタマイズされた相互接続構造の2つの金属層を他の図である。 長いセグメントの追加層の配置を示すプログラム可能な論理セルの大きな領域の図である。 長いセグメント接続の図である。 長いセグメント接続の他の図である。

符号の説明

10 集積回路デバイス
11 論理アレイ
12、89、110、120、123、141、144 論理セル
13、111 RAMブロック
14 ROMブロック
15 I/Oセル
16 クロック分配構造
17、100、203 マイクロプロセッサ
18 I/Oパッド
19 クロック位相ロックロープ
20、200 ルックアップテーブル
21 マルチプレクサ
22、90 フリップフロップ
24、32、33、45 配置
25、67、196 出力バッファ
26、199、205 入力
27、189、206、215 出力
30 垂直方向
31 水平方向
40 差動受信器
41 アナログドライバ
42、71 3安定バッファ
43 入力バッファ
44 JTAGインタフェース
47、130、131、137、171、172 パッド
50 RAMセル
51 ワードライン
52、64 アドレスライン
53 アドレスデコーダ
54 ビットライン
55 検知増幅器論理
56、57、61、62、63、65、74、75、82、83、88、96、132、139、216、264、267、270、273、276、300、301、302、304、305、306、307、308 ビア配置
58 列デコーダ
60 I/Oバッファ
68、211、213 トランジスタ
69、209 ビア
70 ANDゲート
72 イネーブルライン
76 データライン
80 垂直スパイン
84、202 バッファ
86、87 トリム回路
91 ラッチ
92、184 クロック
95 バイパス信号
102、103 ポート
121 アドレス
122 バッファ論理
134 内部接地
136 内部電源
138、322 ワイヤ
142、143、145 OR機能
146 レジスタ
150、173、186 ピン
151 LUT
152、198 NANDゲート
154 ウエハマップ
155 ダイ配置
156 サイト
157 他の設計
160 ウエハ
161、170、180 レチクル画像
162、165 垂直ライン
163、164 水平ライン
175、185 試験イネーブル
187 信号
191、192、193、194、195、247、275、278、281、283、284、287、312、314 ジャンパー
197 入力インバータ
201 メモリ要素
207、230、233、237、241、242、251、269、272、274、282、290、342 水平セグメント
208、232、235、240、265、268、271、277、280、292、310 垂直セグメント
221 繰り返し部分
222 曲線
223 隣接セグメント
224、234、246、253、255、256、257、340 固定ビア
258、259 トラック
322、323、325 接続空間

Claims (57)

1. 半導体デバイスであって、
   多数の論理セルを含む論理アレイであって、各論理セルは、少なくとも1つのルックアップテーブルを備え、前記論理アレイは、それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、前記多数の論理セルを覆う金属およびビア接続層をさらに含み、前記カスタマイズされた相互接続は、カスタムビア層によってカスタマイズされる、論理アレイと、
   前記カスタムビア層によってカスタマイズされる、多数のデバイスカスタマイズされたI/Oセルとを備えることを特徴とする半導体デバイス。
2. 構成可能なRAMブロックも備え、前記RAMブロック構成は、前記カスタムビア層によってカスタマイズされることを特徴とする請求項1に記載の半導体デバイス。
3. 構成可能なROMブロックも備え、前記ROMブロックの内容は、前記カスタムビア層によってカスタマイズされることを特徴とする請求項1に記載の半導体デバイス。
4. カスタマイズ可能なクロック分配構造も備え、前記カスタマイズ可能なクロック分配構造は、前記カスタムビア層によってカスタマイズされることを特徴とする請求項1に記載の半導体デバイス。
5. 前記クロック分配構造を細かく調整するためのカスタマイズ可能なトリマセルも備え、前記カスタマイズ可能なトリマセルは、前記カスタムビア層によってカスタマイズされることを特徴とする請求項4に記載の半導体デバイス。
6. 半導体デバイスであって、
   それぞれ少なくとも1つのフリップフロップを含む多数の論理セルを備える論理アレイと、
   それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、前記多数の同一の論理セルを覆う少なくとも1つの金属接続層であって、前記カスタマイズされた相互接続は、カスタムビア層によってカスタマイズされる、少なくとも1つの金属接続層と、
   前記カスタムビア層によってカスタマイズされる多数のデバイスカスタマイズされるI/Oセルとを備えることを特徴とする半導体デバイス。
7. 構成可能なRAMブロックも備え、前記RAMブロック構成は、前記カスタムビア層によってカスタマイズされることを特徴とする請求項6に記載の半導体デバイス。
8. ビルトインマイクロプロセッサも備え、前記マイクロプロセッサは、構成可能なRAMポートから別個の読み取り/書き込みポートによって、前記RAMブロックにアクセスする能力を有することを特徴とする請求項7に記載の半導体デバイス。
9. 前記構成可能なRAMポートは、複数のRAMのワイヤドまたは論理多重化出力のためのビア選択枝を含むことを特徴とする請求項7に記載の半導体デバイス。
10. 構成可能なROMブロックも備え、前記構成可能なROMブロックの内容は、前記カスタムビア層によってカスタマイズされることを特徴とする請求項6に記載の半導体デバイス。
11. カスタマイズ可能なクロック分配構造も備え、前記カスタマイズ可能なクロック分配構造は、前記カスタムビア層によってカスタマイズされることを特徴とする請求項6に記載の半導体デバイス。
12. 前記クロック分配構造を細かく調整するためのカスタマイズ可能なトリマセルも備え、前記カスタマイズ可能なトリマセルは、前記カスタムビア層によってカスタマイズされることを特徴とする請求項11に記載の半導体デバイス。
13. 半導体デバイスであって、
    多数の論理セルを含む論理アレイであって、各論理セルは、少なくとも1つのルックアップテーブルを備え、前記論理アレイは、それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、前記多数の論理セルを覆う金属接続層も備える、論理アレイと、
    ビルトインマイクロプロセッサとを備えることを特徴とする半導体デバイス。
14. 構成可能なROMブロックも備えることを特徴とする請求項13に記載の半導体デバイス。
15. 前記マイクロプロセッサは、前記ルックアップテーブルの内容をロードするまたは読み取る能力を有することを特徴とする請求項13に記載の半導体デバイス。
16. 前記マイクロプロセッサは、前記論理アレイの試験を実行する能力を有することを特徴とする請求項13に記載の半導体デバイス。
17. 構成可能なRAMブロックも備え、前記マイクロプロセッサは、前記RAMブロックの試験を実行する能力を有することを特徴とする請求項13に記載の半導体デバイス。
18. 半導体デバイスであって、
    それぞれ少なくとも1つのフリップフロップを含む多数の論理セルを備える論理アレイと、
    それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、前記多数の同一の論理セルを覆う少なくとも1つの金属接続層と、
    ビルトインマイクロプロセッサとを備えることを特徴とする半導体デバイス。
19. 構成可能なROMブロックも備えることを特徴とする請求項18に記載の半導体デバイス。
20. 前記マイクロプロセッサは、ルックアップテーブルの内容をロードするまたは読み取る能力を有することを特徴とする請求項18に記載の半導体デバイス。
21. 前記マイクロプロセッサは、前記論理アレイの試験を実行する能力を有することを特徴とする請求項18に記載の半導体デバイス。
22. 構成可能なRAMブロックも備え、前記マイクロプロセッサは、前記RAMブロックの試験を実行する能力を有することを特徴とする請求項18に記載の半導体デバイス。
23. 前記I/Oセルは、パッドの専用の行を備え、前記パッドの専用の行は、前記カスタマイズされたI/Oセルのための1つ以上の電源接続を提供するために専用であることを特徴とする請求項1に記載の半導体デバイス。
24. 前記パッドの専用の行は、前記論理アレイへの電源接続を提供することを特徴とする請求項23に記載の半導体デバイス。
25. 前記パッドの専用の行は、パッドの外側行であることを特徴とする請求項23に記載の半導体デバイス。
26. 前記I/Oセルは、少なくとも3つのパッドの行を備え、前記パッドの専用の行は、第3番目のパッドの行であることを特徴とする請求項23に記載の半導体デバイス。
27. 前記パッドの専用の行は、I/Oセル入力または出力信号への接続を有さないことを特徴とする請求項23に記載の半導体デバイス。
28. 前記カスタマイズ可能なクロック分配構造は、前記カスタムビア層によるカスタム化に関わらず事前に特徴付けられた遅延を維持するために、分配の各段階で一定のローディングを含むことを特徴とする請求項11に記載の半導体デバイス。
29. 論理アレイであって、
    それぞれ少なくとも1つのルックアップテーブルを備える多数の同一の論理セルと、
    それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた直接相互接続を提供するために、前記多数の同一の論理セルを覆う金属接続層とを備え、
    各前記多数の同一の論理セルの機能性が、少なくとも1つの前記ルックアップテーブルの構成によって決定される多数の機能の1つであるように、設計されることを特徴とする論理アレイ。
30. 半導体デバイスであって、
    多数の機能ブロックであって、少なくとも1つの前記機能ブロックは、構成可能なRAMブロックであり、前記RAMブロックの構成が、カスタムビア層によってカスタマイズされる、多数の機能ブロックと、
    前記多数のブロックの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、前記多数のブロックを覆う多数の金属接続層とを備え、前記カスタマイズされた相互接続は、前記カスタムビア層によってカスタマイズされることを特徴とする半導体デバイス。
31. 前記カスタムビア層は、前記カスタムビア層の電子データから直接にウエハ露光によって生成されることを特徴とする請求項30に記載の半導体デバイス。
32. 半導体デバイスであって、
    多数の機能ブロックであって、少なくとも1つの前記機能ブロックは、構成可能なROMブロックであり、前記ROMブロックの内容が、カスタムビア層によってカスタマイズされる、多数の機能ブロックと、
    前記多数のブロックの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、前記多数のブロックを覆う多数の金属接続層とを備え、前記カスタマイズされた相互接続は、前記カスタムビア層によってカスタマイズされることを特徴とする半導体デバイス。
33. 前記カスタムビア層は、前記カスタムビア層の電子データから直接にウエハ露光によって生成されることを特徴とする請求項32に記載の半導体デバイス。
34. 半導体デバイスであって、
    多数の機能ブロックと、
    前記多数のブロックの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、前記多数のブロックを覆う多数の金属接続層であって、前記カスタマイズされた相互接続は、カスタムビア層によってカスタマイズされる、多数の金属接続層と、
    前記カスタムビア層によってカスタマイズされる、多数のデバイスカスタマイズされたI/Oセルとを備えることを特徴とする半導体デバイス。
35. 前記カスタムビア層は、前記カスタムビア層の電子データから直接にウエハ露光によって生成されることを特徴とする請求項34に記載の半導体デバイス。
36. 半導体デバイスであって、
    多数の機能ブロックであって、少なくとも1つの前記機能ブロックは、構成可能なROMブロックであり、前記ROMブロックの内容が、カスタムビア層によってカスタマイズされ、少なくとも1つの前記機能ブロックは、構成可能なRAMブロックであり、前記RAMブロックの構成が、カスタムビア層によってカスタマイズされる、多数の機能ブロックと、
    前記多数のブロックの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、前記多数のブロックを覆う多数の金属接続層であって、前記カスタマイズされた相互接続は、前記カスタムビア層によってカスタマイズされる、多数の金属接続層と、
    前記カスタムビア層によってカスタマイズされる、多数のデバイスカスタマイズされたI/Oセルとを備えることを特徴とする半導体デバイス。
37. 前記カスタムビア層は、前記カスタムビア層の電子データから直接にウエハ露光によって生成されることを特徴とする請求項36に記載の半導体デバイス。
38. 各前記論理セルが、さらにマルチプレクサを含むことを特徴とする請求項1に記載の半導体デバイス。
39. 各前記論理セルが、さらにNANDゲートを含むことを特徴とする請求項1に記載の半導体デバイス。
40. 各前記論理セルが、さらに多数のバッファを含むことを特徴とする請求項1に記載の半導体デバイス。
41. 各前記論理セルが、さらにマルチプレクサを含むことを特徴とする請求項6に記載の半導体デバイス。
42. 各前記論理セルが、さらにNANDゲートを含むことを特徴とする請求項6に記載の半導体デバイス。
43. 各前記論理セルが、さらに多数のバッファを含むことを特徴とする請求項6に記載の半導体デバイス。
44. 半導体デバイスであって、
    多数の論理ブロックと、
    それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、前記多数の論理ブロックを覆う金属およびビア接続層であって、前記カスタマイズされた相互接続は、カスタムビア層によってカスタマイズされる、金属およびビア接続層とを備え、
    前記論理ブロックは、
    多数の論理セルを含む論理アレイと、
    前記カスタムビア層によってカスタマイズされる、多数のデバイスカスタマイズされたI/Oセル、および前記カスタムビア層によってカスタマイズされる、構成可能なRAMブロックの少なくとも1つとを含むことを特徴とする半導体デバイス。
45. 半導体デバイスであって、
    多数の論理セルを含む論理アレイを備え、各論理アレイは、ルックアップテーブル、他の論理要素、および前記論理セルの出力の駆動強度を変更するために、前記論理セル内の前記論理要素に選択的に接続される、多数の様々な寸法のインバータを備え、
    前記論理アレイは、それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、前記多数の論理セルを覆う金属およびビア接続層をさらに含み、前記カスタマイズされた相互接続は、カスタムビア層によってカスタマイズされ、
    前記論理アレイは、構成可能なRAMブロックをさらに備え、前記RAMブロックの構成は、前記カスタムビア層によってカスタマイズされることを特徴とする半導体デバイス。
46. 半導体デバイスであって、
    多数の論理セルを含む論理アレイを備え、各論理セルは、少なくとも1つのインバータ、少なくとも1つのNAND機能、およびルックアップテーブルを備え、
    前記論理アレイは、それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、前記多数の論理セルを覆う金属およびビア接続層をさらに含み、前記カスタマイズされた相互接続は、カスタムビア層によってカスタマイズされ、
    前記カスタマイズされた相互接続は、前記少なくとも1つのNAND機能と前記少なくとも1つのインバータとの間に接続を提供することを特徴とする半導体デバイス。
47. 半導体デバイスであって、
    多数の論理セルを含む論理アレイを備え、各論理アレイは、それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、前記多数の論理セルを覆う金属およびビア接続層をさらに含み、前記金属およびビア接続層は、長い金属セグメントおよび短い金属セグメントを備え、前記長い金属セグメントは、周期的にトラックを変更するためにジャンパーに接続された金属セグメントを備えることを特徴とする半導体デバイス。
48. 半導体デバイスであって、
    多数の論理セルを含む論理アレイを備え、各論理セルは、少なくとも1つのルックアップテーブルを備え、前記論理アレイは、それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、前記多数の論理セルを覆う金属およびビア接続層をさらに含み、
    前記金属およびビア接続層の数は、少なくとも1つの設計のカスタマイズされた相互接続要件によって決定されることを特徴とする半導体デバイス。
49. 請求項48に記載の少なくとも2つの半導体デバイスを備える半導体ウエハであって、1つ以上の設計は、全ての前記半導体デバイスのための前記多数の金属およびビア接続層の共通数を必要とするために、少なくとも2つの前記半導体デバイスに関して選択されることを特徴とする半導体ウエハ。
50. 半導体デバイスであって、
    多数の論理セルを含む論理アレイを備え、
    前記論理アレイは、それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、前記多数の論理セルを覆う金属およびビア接続層をさらに含み、前記カスタマイズされた相互接続は、カスタムビア層によってカスタマイズされ、半導体デバイスはさらに、
    前記カスタムビア層によってカスタマイズされる多数のデバイスカスタマイズされるI/Oセルを含み、
    前記I/Oセルは、少なくとも3つのパッドの行を備えることを特徴とする半導体デバイス。
51. 少なくとも1つのパッドの行は、前記論理アレイに少なくとも1つの電源接続を提供するために専用であることを特徴とする請求項50に記載の半導体デバイス。
52. 半導体デバイスであって、
    多数の論理セルを含む論理アレイであって、前記論理アレイは、それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、前記多数の論理セルを覆う金属およびビア接続層をさらに含み、前記カスタマイズされた相互接続は、カスタムビア層によってカスタマイズされる、論理アレイと、
    カスタマイズ可能なクロック分配構造とを備え、前記カスタマイズ可能なクロック分配構造は、
    前記カスタムビア層によってカスタマイズされる、前記クロック分配構造の遅延を細かく調整するためのカスタマイズ可能なトリマセルと、
    各クロックの位相および周波数を決定する、位相ロックループ回路に対するカスタマイズ可能な接続とからなるグループから選択される少なくとも1つの構成要素を備えることを特徴とする半導体デバイス。
53. 半導体デバイスであって、
    一群プローブパッドおよび一群の論理アレイを直列に接続する単一の金属層上の多数のワイヤセグメントを備え、各前記論理アレイは、
    それぞれ少なくとも1つのルックアップテーブルを備える多数の論理セルと、
    それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、前記多数の論理セルを覆う金属接続層と、
    構成可能なROMブロックと、
    前記論理アレイの試験を実行する能力を有するビルトインマイクロプロセッサとを含むことを特徴とする半導体デバイス。
54. 多数のレチクル画像を備える半導体ウエハであって、前記レチクル画像は、多数のダイと、前記ダイ間の1つ以上の金属相互接続とをさらに備え、
    全ての前記多数のダイは、各前記レチクル画像の単一のプローブで試験されることを特徴とする半導体ウエハ。
55. 前記多数のダイは、性能測定で使用するためのリング発振器を含むことを特徴とする請求項54に記載の半導体ウエハ。
56. 半導体デバイスであって、
    多数の論理セルを含む論理アレイを備え、各論理セルは、少なくとも1つのルックアップテーブルを備え、
    前記論理アレイは、それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた相互接続を提供するために、前記多数の論理セルを覆う金属およびビア接続層をさらに含み、前記カスタマイズされた相互接続は、カスタムビア層によってカスタマイズされ、前記少なくとも1つのルックアップテーブルは、前記単一のカスタムビア層以外の単一のビア層上のビアの配置によって永続してカスタマイズされることを特徴とする半導体デバイス。
57. 論理アレイであって、
    それぞれ少なくとも1つのルックアップテーブルを備える多数の同一の論理セルと、
    それらの様々な入力および出力間に少なくとも1つの永続するカスタマイズされた直接相互接続を提供するために、前記多数の同一の論理セルを覆う金属接続層とを備え、各前記多数の同一の論理セルの機能性は、前記ルックアップテーブルの構成によって決定される多数の機能の1つであることを特徴とする論理アレイ。