DE69528393T2

DE69528393T2 - Programmierbarer Logikbaustein für ein anwenderprogrammierbares Gate-Array

Info

Publication number: DE69528393T2
Application number: DE69528393T
Authority: DE
Inventors: King W. Chan; Khaled A. El-Ayat; Sinan Kaptanoglu; Jung-Cheun Lien; William C. Plants
Original assignee: Actel Corp
Current assignee: Microsemi SoC Corp
Priority date: 1994-05-19
Filing date: 1995-05-18
Publication date: 2003-01-30
Anticipated expiration: 2015-05-19
Also published as: EP0889593B1; DE69507851D1; DE69528393D1; JP3589501B2; EP0683565A1; JPH0851357A; DE69507851T2; EP0683565B1; EP0889593A1; US5451887A; US5570041A

Description

Die vorliegende Erfindung betrifft programmierbare integrierte Schaltungen. Insbesondere betrifft die vorliegende Erfindung ein programmierbares Logikmodul zur Verwendung in integrierten Schaltungen wie zum Beispiel integrierten Schaltungen mit anwenderprogrammierbarem Gatearray.
Jüngste Fortschritte auf dem Gebiet der benutzerprogrammierbaren Schaltungstechnik haben zur Entwicklung von integrierten Schaltungen mit anwenderprogrammierbarem Gatearray (FPGA) geführt, die von einem Benutzer so angepaßt werden können, daß sie eine große Vielzahl von kombinatorischen und sequentiellen Logikfunktionen ausführen. Es sind zahlreiche Architekturen für solche integrierten Schaltungen bekannt. Beispiele für solche Architekturen sind offenbart in den US-Patenten Nr. 4,870,302 von Freeman, Nr. 4,758,745 von EI Gamal et al. und Nr. 5,132,571 von McCollum et al. Die bei einer speziellen integrierten Schaltung mit FPGA verwendete Architektur wird die Fülle und Dichte der möglichen Verbindungen bestimmen, die unter den verschiedenen auf der integrierten Schaltung angeordneten Schaltungselementen vorgenommen werden können, und kann somit ihre Nützlichkeit zutiefst beeinflussen.
Programmierbare Logikblöcke, die eine wählbare Logikfunktion aus einer Vielzahl von benutzerdefinierten Logikfunktionen ausführen können, sind im Stand der Technik bekannt und werden in FPGA-Architekturen verwendet, wie sie beschrieben sind in dem US-Patent Nr. 4,910,417 von EI Gamal et al., übertragen auf den Rechtsnachfolger der vorliegenden Erfindung. Die US-Patente Nr. 5,055,718 und 5,198,705 von Galbraith et al. und das US-Patent Nr. 4,453,096 von Le Can et al. offenbaren Logikmodule, die sich aus Multiplexern zusammensetzen, die eine Vielzahl von kombinatorischen Funktionen ausführen können. Das US-Patent Nr. 4,541,067 von Whittaker offenbart, wie unterschiedliche Logikfunktionen unter Verwendung unterschiedlicher Kombinationen von Schalttransistoren auszuführen sind.
Diese Schaltungen bieten dem Entwickler von benutzerprogrammierbaren Logikanordnungen zwar ein gewisses Maß an Flexibilität, doch ist die Funktionalität solcher Schaltungen immer noch verbesserungsbedürftig.
Die vorliegende Erfindung, die in dem beigefügten Anspruch 1 definiert ist, betrifft FPGA-Architekturen und insbesondere die manchmal als programmierbare Logikmodule bezeichneten funktionellen Schaltungsmodule und die Schaltungsarchitektur, mit der die Funktionen der programmierbaren Logikmodule sowie die Verbindungen zwischen diesen definiert werden.
Die Architektur eines benutzerprogrammierbaren Gatearray kann eine Anordnung von Logikfunktionsmodulen gemäß der vorliegenden Erfindung umfassen, die ein oder mehr kombinatorische und/oder sequentielle Logikschaltungen umfassen können. Die Anordnung hat eine Schaltungsarchitektur aus einer Vielzahl von horizontalen und vertikalen allgemeinen Verbindungskanälen, die jeweils eine Vielzahl von Verbindungsleitern umfassen, von denen einige segmentiert sein können. Einzelne Verbindungsleiter können miteinander und mit den Eingängen und Ausgängen der Logikfunktionsmodule durch benutzerprogrammierbare Verbindungselemente verbunden werden. Eine örtliche Schaltungsarchitektur mit örtlichen Verbindungskanälen ist auf der Anordnung ebenfalls zu finden. Jeder örtliche Verbindungskanal umfaßt eine Vielzahl von örtlichen Verbindungsleitern und verläuft zwischen zwei oder mehr benachbarten Logikfunktionsmodulen.
Ein programmierbares Logikmodul kann drei Funktionseinheiten umfassen. Jede der drei Funktionseinheiten kann aus mindestens einem kombinatorischen Baustein und einem sequentiellen Baustein gemäß derzeit bevorzugten Ausführungsformen der vorliegenden Erfindung ausgewählt sein.
Gemäß einer bevorzugten Ausführungsform kann der kombinatorische Baustein drei Multiplexer umfassen. Ein erster Multiplexer mit zwei Eingängen hat einen ersten Dateneingang, der mit einem ersten Dateneingangsknoten verbunden ist, einen zweiten Dateneingang, der mit einem zweiten Dateneingangsknoten verbunden ist, einen Steuereingang, der mit dem Ausgang eines ersten Gate verbunden ist, und einen Ausgang. Das erste Gate hat einen ersten Eingang, der mit einem ersten Steuereingangsknoten verbunden ist, und einen zweiten Eingang, der mit einem zweiten Steuereingangsknoten verbunden ist. Ein zweiter Multiplexer mit zwei Eingängen hat einen ersten Dateneingang, der mit einem dritten Dateneingangsknoten verbunden ist, einen zweiten Dateneingang, der mit einem vierten Dateneingangsknoten verbunden ist, einen Steuereingang, der mit dem Ausgang des ersten Gate verbunden ist, und einen Ausgang. Mehrere Verbindungsleiter schneiden den ersten bis vierten Dateneingangsknoten, und ein benutzerprogrammierbares Verbindungselement ist vorzugsweise an jedem Schnittpunkt angeordnet, damit zwischen ausgewählten Verbindungsleitern und ausgewählten ersten bis vierten Dateneingangsknoten programmierbare Verbindungen hergestellt werden können. Einer der mehreren Verbindungsleiter ist über einen Inverter mit einem anderen Verbindungsleiter verbunden.
Ein dritter Multiplexer mit zwei Eingängen hat einen ersten Dateneingang, der mit dem Ausgang des ersten Multiplexers verbunden ist, einen zweiten Dateneingang, der mit dem Ausgang des zweiten Multiplexers verbunden ist, einen Steuereingang, der mit dem Ausgang eines zweiten Gate verbunden ist, und einen Ausgang. Der Ausgang ist vorzugsweise gepuffert. Das zweite Gate hat einen ersten Eingang, der mit einem dritten Steuereingangsknoten verbunden ist, und einen zweiten Eingang, der mit einem vierten Steuereingangsknoten verbunden ist.
Gemäß einer bevorzugten Ausführungsform der Erfindung umfaßt der sequentielle Baustein drei Multiplexer und ein Daten-Flipflop, wenngleich auch noch andere sequentielle Logikschaltungen verwendet werden können. Ein erster Multiplexer mit zwei Eingängen hat einen ersten Dateneingang, der mit einem ersten Dateneingangsknoten verbunden ist, einen zweiten Dateneingang, der mit einem zweiten Dateneingangsknoten verbunden ist, einen Steuereingang, der mit einem ersten Steuereingangsknoten verbunden ist, und einen Ausgang. Ein zweiter Multiplexer mit zwei Eingängen hat einen ersten Dateneingang, der mit dem Ausgang des ersten Multiplexers verbunden ist, einen zweiten Dateneingang, der mit dem Ausgang des Daten-Flipflops verbunden ist, einen Steuereingang, der mit einem zweiten Steuerknoten verbunden ist, und einen Ausgang, der mit dem Dateneingang des Daten-Flipflops verbunden ist. Ein erster Multiplexer mit vier Eingängen hat einen ersten Dateneingang, der mit einem ersten Takteingangsknoten verbunden ist, einen zweiten Dateneingang, der mit dem Komplement des Signals auf dem ersten Dateneingangsknoten verbunden ist, einen dritten Dateneingang, der mit einem zweiten Takteingangsknoten verbunden ist, einen vierten Dateneingang, der mit dem Komplement des Signals auf dem zweiten Takteingangsknoten verbunden ist, einen ersten Steuereingang, der mit einem Taktwählknoten verbunden ist, und einen zweiten Steuereingang, der mit einem Taktpolaritätswählknoten verbunden ist, und einen Ausgang, der mit dem Takteingang des Daten- Flipflops verbunden ist.
Wie bereits erwähnt, sollten drei Funktionseinheiten vorzugsweise zu einem Logikmodul kombiniert werden. Diese drei Einheiten können identisch sein, d. h. das Logikmodul kann drei kombinatorische Bausteine oder drei sequentielle Bausteine umfassen, oder es kann gemischt sein, d. h. das Logikmodul kann einen kombinatorischen Baustein und zwei sequentielle Bausteine umfassen. Bei Logikmodulen, die Mischungen aus kombinatorischen und sequentiellen Bausteinen enthalten, kann es vorteilhaft sein, den vorgepufferten Ausgang des kombinatorischen Bausteins intern mit einem der Eingänge des ersten Multiplexers des sequentiellen Bausteins zu verbinden.
Bei einer erfindungsgemäßen Architektur für ein Logikmodul können zwei oder mehr der bereits beschriebenen Logikmodule mit mehreren bereits beschriebenen örtlichen Verbindungsleitern kombiniert werden. Gemäß einer bevorzugten Ausführungsform der Erfindung gehören die örtlichen Verbindungsleiter zu einem Paar von Logikmodulen. Die Ausgänge der sechs Funktionseinheiten mit dem Paar von Logikmodulen sind jeweils mit unterschiedlichen örtlichen Verbindungsleitern fest verdrahtet.
Ausgewählte Eingänge der sechs Funktionseinheiten mit den zwei Logikmodulen können mit ausgewählten örtlichen Verbindungsleitern programmierbar verbunden werden. Die Verbindungsleiter, die die Eingangsknoten der Multiplexer der kombinatorischen Bausteine schneiden, schneiden auch die örtlichen Verbindungsleiter. Benutzerprogrammierbare Verbindungselemente sind an den Schnittpunkten der Verbindungsleiter und der örtlichen Verbindungsleiter angeordnet, damit dazwischen selektive programmierbare Verbindungen hergestellt werden können.
Außerdem schneidet mindestens einer der Eingänge von wenigstens einem von dem ersten und dem zweiten Gate in den kombinatorischen Bausteinen die örtlichen Verbindungsleiter und kann durch benutzerprogrammierbare Verbindungselemente mit einzelnen dieser örtlichen Verbindungsleiter programmierbar verbunden werden.
Bei einer in Betracht gezogenen Ausführungsform der Erfindung ist eine Anordnung von Paaren von Logikmodulen gemäß der vorliegenden Erfindung auf einer integrierten Schaltung angeordnet. Eine Architektur von Verbindungsleitern ist den Logikmodulen überlagert. Gemäß einer bevorzugten Ausführungsform der Erfindung verlaufen Gruppen von allgemeinen Verbindungsleitern sowohl in horizontaler als auch in vertikaler Richtung in der Nähe der Logikmodule. Wie im Stand der Technik bekannt ist, können diese allgemeinen Verbindungsleiter durch benutzerprogrammierbare Verbindungselemente segmentiert sein. Benutzerprogrammierbare Verbindungselemente können an ausgewählten Schnittpunkten der horizontalen und vertikalen allgemeinen Verbindungsleiter und an den Schnittpunkten der vertikalen allgemeinen Verbingsleiter und der örtlichen Verbindungsleiter angeordnet sein. Die allgemeinen Verbindungsleiter sind mit den Dateneingangsknoten, den Steuereingangsknoten und den Ausgangsknoten der Funktionseinheiten in den Logikmodulen programmierbar verbunden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein vereinfachtes Blockdiagramm einer Kernarchitektur, die bei einer integrierten Schaltung mit FPGA verwendet werden kann.
Fig. 2A ist ein schematisches Blockdiagramm einer bevorzugten kombinatorischen Funktionseinheit gemäß der vorliegenden Erfindung, in dem ein Abschnitt der Schaltungsarchitektur der vorliegenden Erfindung dargestellt ist.
Fig. 2B ist eine Tabelle, in der die Ausgangszustände der kombinatorischen Funktionseinheit von Fig. 2A als Funktion der Zustände der Eingänge dargestellt sind.
Fig. 2C ist ein schematisches Blockdiagramm einer bevorzugten sequentiellen Funktionseinheit gemäß der vorliegenden Erfindung, in dem ein Abschnitt der Schaltungsarchitektur dargestellt ist.
Fig. 3A-3F sind schematische Blockdiagramme weiterer beispielhafter kombinatorischer Funktionseinheiten, die bei FPGA-Architekturen verwendet werden können.
Fig. 4A ist ein schematisches Blockdiagramm eines bevorzugten Logikmoduls gemäß der vorliegenden Erfindung mit einer Kombination der Funktionseinheiten von Fig. 2A und 2C.
Fig. 4B-4D sind schematische Darstellungen von Layout-Anordnungen für Logikfunktionseinheiten in Logikmodulen, die durch örtliche Verbindungskanäle miteinander verbunden sind.

AUSFÜHRLICHE BESCHREIBUNG EINER BEVORZUGTEN AUSFÜHRUNGSFORM

Der Durchschnittsfachmann wird erkennen, daß die folgende Beschreibung der vorliegenden Erfindung nur veranschaulichend und in keiner Weise einschränkend ist. Weitere Ausführungsformen der Erfindung werden für einen solchen Fachmann ohne weiteres auf der Hand liegen.
Anhand von Fig. 1 ist nun zunächst ein vereinfachtes Blockdiagramm einer FPGA-Kernarchitektur 10 dargestellt. Im vorliegenden Zusammenhang bezeichnet der Begriff "Kernarchitektur" die Architektur des Kerns einer FPGA-Anordnung, die eine Vielzahl von Logikfunktionskreisen oder -modulen (Bezugszeichen 12-1 bis 12-12) umfaßt, die in einer Matrix mit einer überlagerten Schaltungsarchitektur mit Verbindungsleitern und benutzerprogrammierbaren Verbindungselementen angeordnet sind. Die Logikfunktionsmodule 12-1 bis 12-12 können jede beliebige aus einer Vielzahl von Schaltungen umfassen, entweder eine kombinatorische Logik, eine sequentielle Logik oder Kombinationen derselben, und müssen nicht identisch sein, wie hierin noch näher offenbart wird.
Gemäß Fig. 1 sind die Logikfunktionsmodule 12-1 bis 12-12 in einem Netz von Verbindungsleitern angeordnet. Um die Figur nicht zu kompliziert und schwer verständlich zu machen, wird der Durchschnittsfachmann erkennen, daß das Netz von Verbindungsleitern in einer vereinfachten schematischen Form dargestellt ist. Während in der Zeichnung außerdem die zwischen den Logikfunktionskreisen verlaufenden Verbindungsleiter dargestellt sind, wird der Durchschnittsfachmann ohne weiteres erkennen, daß die Architektur eine Architektur mit einem "Meer von Gates" sein kann, wo die Verbindungsleiter tatsächlich direkt über und nicht zwischen den Logikfunktionskreisen verlaufen. In praktisch allen Fällen werden die Verbindungsleiter Metalleitungen in Schichten umfassen, die über den Schichten angeordnet sind, die die Logikfunktionskreise bilden.
Eine solche Architektur mit einem "Meer von Gates" ist in der Technik bekannt und wird in dem US-Patent Nr. 5,132,571 von McCollum et al. veranschaulicht und erlaubt die Herstellung einer dichteren Anordnung als eine Architektur, bei der die Verbindungsleiter nur zwischen den Logikfunktionskreisen verlaufen.
In Fig. 1 ist eine Schaltungsarchitektur mit einer Vielzahl von horizontalen und vertikalen Kanälen von Verbindungsleitern dargestellt. Der Einfachheit halber sind die horizontalen Kanäle als einzelne Leitungen dargestellt, die mit den Bezugszeichen 14-1, 14-2, 14-3 und 14-4 bezeichnet sind, und die vertikalen Kanäle sind als einzelne Leitungen dargestellt, die mit den Bezugszeichen 16-1, 16-2, 16-3 und 16-4 bezeichnet sind. Für den Durchschnittsfachmann ist klar, daß jeder Kanal eine Vielzahl von einzelnen Verbindungsleitern umfassen wird, von denen einige segmentiert sein können und einige sich über die Länge (oder Breite) der Anordnung erstrecken können. Die Anzahl der in jedem Kanal in einer tatsächlichen integrierten Schaltung vorhandenen Verbindungsleiter wird sich nach dem jeweils gewählten Entwurf aufgrund von Faktoren wie Größe und Dichte der Anordnung richten.
Die Segmentierung von Verbindungsleitern ist bekannt und wird veranschaulicht in Vorveröffentlichungen wie zum Beispiel dem US-Patent Nr. 4,756,745 von EI Gamal et al. und Nr. 5,073,729 von Greene et al und ist somit in Fig. 1 nicht dargestellt, um die Figur nicht zu kompliziert zu machen. Wie für den Durchschnittsfachmann klar ist, kann jedes beliebige der vielen zur Verfügung stehenden Segmentierungsschemata bei der FPGA-Kernarchitektur verwendet werden. Ein solcher Fachmann wird erkennen, daß die segmentierten Verbindungsleiter wahlweise zu längeren Leitern verbunden werden können, indem benutzerprogrammierbare Verbindungselemente zwischen ausgewählten Leitern programmiert werden.
Um eine reiche Auswahl an Verbindungsmöglichkeiten zu bieten, sind die Schnittpunkte der jeweils ausgewählten Leiter horizontaler und vertikaler Verbindungskanäle mit benutzerprogrammierbaren Verbindungselementen versehen, die vom Benutzer programmiert werden können, um elektrische Verbindungen zwischen ausgewählten Verbindungselementen herzustellen, um Verbindungsnetze zwischen den Eingängen und den Ausgängen der Logikfunktionskreise zu implementieren. Gruppen solcher benutzerprogrammierbaren Verbindungselemente an den Schnittpunkten der horizontalen und vertikalen Verbindungskanäle sind in Fig. 1 als Quadrate 18-1 bis 18-16 schematisch dargestellt. Die Eingänge und Ausgänge der Logikfunktionskreise können außerdem durch benutzerprogrammierbare Verbindungselemente, die an den Schnittpunkten der einzelnen Eingänge und Ausgänge angeordnet sind, mit ausgewählten Verbindungsleitern in den Kanälen verbunden werden, wie durch die Quadrate 20 schematisch dargestellt.
Es steht eine Anzahl von benutzerprogrammierbaren Verbindungstechnologien zur Verfügung, die hier verwendet werden können. Dazu gehören Elemente wie Antischmelzsicherungen und aktive Bauelemente wie Schalttransistoren. Solche Bauelemente, ihre Implementierung und die zu ihrer Programmierung notwendigen Schaltkreise sind dem Durchschnittsfachmann wohlbekannt. Die Einzelheiten dieser bekannten Bauelemente werden hier nicht dargelegt, um die Offenbarung nicht zu kompliziert zu machen.
Ein wichtiges Merkmal der Architektur von Fig. 1 ist ein Netz von "örtlichen Verbindungskanälen", die zwischen benachbarten Paaren von Logikfunktionskreisen in der Matrix verlaufen. In Fig. 1 verlaufen diese örtlichen Verbindungskanäle zwischen 12-1 und 12-2, 12-3 und 12-4, 12-5 und 12-6, 12-7 und 12-8, 12-9 und 12- 10, 12-11 und 12-22 und sind durch die Bezugszeichen 22-1 bis 22-6 angegeben. Wie hierin noch ausführlicher offenbart wird, bieten die örtlichen Verbindungskanäle eine verbesserte Verbindungsmöglichkeit zwischen benachbarten Logikfunktionskreisen. Der Durchschnittsfachmann wird erkennen, daß die örtlichen Verbindungskanäle mehr als ein einzelnes Paar von benachbarten Logikmodulen verbinden können. Zum Beispiel könnte der örtliche Verbindungskanal 22-1 auch in Verbindung mit den allgemeinen Verbindungskanälen verwendet werden, um Verbindungen zu den Logikmodulen 12-5 und 12-6 herzustellen, wie aus Fig. 2A deutlicher hervorgeht.
Jeweils ausgewählte örtliche Verbindungsleiter können mit ausgewählten Verbindungsleitern in den Kanälen durch benutzerprogrammierbare Verbindungselemente verbunden werden, die sich an den Schnittpunkten dieser Verbindungsleiter befinden. Die Netze dieser benutzerprogrammierbaren Verbindungselemente sind in Fig. 1 als Quadrate 24 schematisch dargestellt.
Bei der Kernarchitektur der FPGA 10 findet die Kommunikation zwischen Chip und Außenwelt über eine Vielzahl von Ein-/Ausgabe-Modulen (E/A-Module) statt. Die zur Veranschaulichung gezeigten E/A-Module 26-1, 26-2, 26-3 und 26-4 sind zwischen E/A-Kontaktstellen 28-1, 28-2, 28-3 und 28-4 und horizontalen Verbindungskanälen 14-2 und 14-3 und vertikalen Verbindungskanälen 16-2 und 16-3 geschaltet. Wie für den Durchschnittsfachmann klar ist, umfassen die E/A-Module 26-1, 26-2, 26-3 und 26-4 jeweils einen Eingabepuffer, einen Ausgabepuffer und eine Ein-/Ausgabe-Funktionswählschaltung. Der Entwurf der speziellen Schaltung der E/A-Module ist einfach eine Frage des gewählten Entwurfs und liegt im Rahmen des Könnens eines Durchschnittsfachmanns. Bekannte Beispiele für eine solche Schaltung finden sich in dem US-Patent Nr. 5,083,083.
Die Programmierung der FPGA 10 wird durch die Programm- und Prüfsteuerschaltung 30 gesteuert. Die Programm- und Prüfsteuerschaltung 30 enthält die notwendigen Schaltkreise zum Empfang von Programmierdaten und Steuersignalen von außen über die E/A-Kontaktstellen 32, 34 und 36. Der Durchschnittsfachmann wird erkennen, daß die Anzahl der für eine tatsächliche Implementierung notwendigen E/A-Kontaktstellen je nach gewähltem Entwurf und je nach Anforderung schwanken wird. Die Daten und Steuersignale werden zur Programmierung ausgewählter benutzerprogrammierbarer Verbindungselemente in der integrierten Schaltung verwendet, um die Schaltungsfunktionen der Logikfunktionsmodule 12- 1 bis 12-12 und der E/A-Module 26-1 bis 26-4 und der Schaltungsverbindungswege dazwischen zu definieren. Die Programm- und Prüfsteuerschaltung 30 kann auch verwendet werden, um Prüfdaten zu liefern und Prüfdaten von den in der Technik bekannten Logikfunktionsmodulen 12-1 bis 12-12 zu erhalten. Beispiele für eine Prüfung unter Verwendung solcher Schaltkreise finden sich in den US- Patenten Nr. 4,758,745 und 5,083,083.
Wie bereits offenbart, können die einzelnen Logikmodulschaltungen kombinatorische Logikbausteine, sequentielle Logikbausteine oder Kombinationen einer oder beider Arten von Logikbausteinen umfassen. Gemäß Fig. 2A nun, einem schematischen Blockdiagramm, kann eine bevorzugte Ausführungsform des kombinatorischen Bausteins 40 für das programmierbare Logikmodul drei Multiplexer 42, 44 und 46 mit jeweils zwei Eingängen umfassen. Der erste Multiplexer 42 mit zwei Eingängen hat einen ersten Dateneingang, der mit einem ersten Dateneingangsknoten 48 verbunden ist, einen zweiten Dateneingang, der mit einem zweiten Dateneingangsknoten 50 verbunden ist, einen Steuereingang, der mit dem Ausgang eines ersten Gate 52 verbunden ist, und einen Ausgang 54. Das erste Gate 52 hat einen ersten Eingang, der mit einem ersten Steuereingangsknoten 56 verbunden ist, und einen zweiten Eingang, der mit einem zweiten Steuereingangsknoten 58 verbunden ist. Der zweite Multiplexer 44 mit zwei Eingängen hat einen ersten Dateneingang, der mit einem dritten Dateneingangsknoten 60 verbunden ist, einen zweiten Dateneingang, der mit einem vierten Dateneingangsknoten 62 verbunden ist, einen Steuereingang, der mit dem Ausgang des ersten Gate 52 verbunden ist, und einen Ausgang 66. Der dritte Multiplexer 46 mit zwei Eingängen hat einen ersten Dateneingang, der mit dem Ausgang 54 des ersten Multiplexers 42 verbunden ist, einen zweiten Dateneingang, der mit dem Ausgang 66 des zweiten Multiplexers 44 verbunden ist, einen Steuereingang, der mit dem Ausgang eines zweiten Gate 68 verbunden ist, und einen Ausgang 70. Das zweite Gate hat einen ersten Eingang, der mit einem dritten Steuereingangsknoten 72 verbunden ist, und einen zweiten Eingang, der mit einem vierten Steuereingangsknoten 74 verbunden ist. Ein Ausgabepuffer 76 ist mit dem Ausgang 70 des dritten Multiplexers 46 verbunden. Das erste Gate 52 und das zweite Gate 68 sind als UND-Gate bzw. als ODER-Gate dargestellt, doch wird ein Durchschnittsfachmann erkennen, daß auch noch andere Kombinationen von Gates möglich sind.
Mehrere Verbindungsleiter 78, 80, 82, 84 und 86 schneiden den ersten bis vierten Dateneingangsknoten 48, 50, 60 und 62, und benutzerprogrammierbare Verbindungselemente (in den Figuren der Zeichnung als hohle Kreise dargestellt) sind vorzugsweise an jedem Schnittpunkt angeordnet, damit programmierbare Verbindungen zwischen ausgewählten Verbindungsleitern und ausgewählten ersten bis vierten Dateneingangsknoten hergestellt werden können. Ausgewählte benutzerprogrammierbare Verbindungselemente sind durch die Bezugszeichen 88a-88d angegeben und werden später anhand von Fig. 2B erläutert.
Ein Verbindungsleiter 86 von den mehreren Verbindungsleitern ist über einen Inverter 90 mit einem anderen Verbindungsleiter 84 verbunden. Wie für den Durchschnittsfachmann klar ist, macht die Gegenwart des Inverters 90 die Schaltungen mit den Logikfunktionsmodulen noch vielseitiger, indem ein ausgewählter Eingabeterm invertiert werden kann. Diese Vielseitigkeit könnte noch weiter erhöht werden, indem man den Verbindungsleiter 86 soweit verlängert, daß er andere Eingänge in derselben Funktionseinheit kreuzt, oder indem man ihn zu einem Bestandteil des örtlichen Verbindungskanals macht, um Verbindungen zu anderen Funktionseinheiten zu ermöglichen. Der Ausgang des Inverters 90 kann außerdem über zusätzliche Antischmelzsicherungen mit einem der Eingänge der Gates 52 und 68 verbunden werden.
Wie außerdem aus Fig. 2A hervorgeht, schneiden die Verbindungsleiter 78, 80, 82 und 84 die horizontalen Verbindungsleiter 92, 94, 96 und 98 in einem oberen allgemeinen Verbindungskanal und die horizontalen Verbindungsleiter 100, 102, 104 und 106 in einem unteren allgemeinen Verbindungskanal. Die Eingänge 56, 58, 72 und 74 des ersten und des zweiten Gate kreuzen außerdem die horizontalen Verbindungsleiter 92, 94, 96, 98, 100, 102, 104 und 106. Weitere benutzerprogrammierbare Verbindungselemente sind an den Schnittpunkten dieser Leiter angeordnet und können programmiert werden, um wahlweise Verbindungen herzustellen, wie in der Technik bekannt ist.
Der Durchschnittsfachmann wird erkennen, daß die in Fig. 2A dargestellte spezielle Anordnung lediglich der Veranschaulichung dient, und daß andere Anordnungen mit einer anderen Anzahl von Verbindungsleitern und mit einem anderen Schema zum Besetzen der Leiterschnittpunkte mit benutzerprogrammierbaren Verbindungselementen möglich sind.
Die kombinatorische Einheit 40 für das in Fig. 2A dargestellte programmierbare Logikmodul ist eine kompakte und flexible Schaltung, die eine große Vielzahl von kombinatorischen Logikfunktionen ausführen kann. Anhand von Fig. 2B ist nun eine Tabelle dargestellt, die die Ausgangszustände des Modulblocks für die kombinatorischen Logikfunktionen gemäß Fig. 2A zeigt als Funktion der Zustände seiner Eingänge bei einer kleinen Abtastung der zur Verfügung stehenden kombinatorischen Funktionen, die mit dieser Einheit möglich sind. Der Durchschnittsfachmann wird ohne weiteres die übrigen möglichen Funktionen ermitteln können. Ein solcher Fachmann wird auch ohne weiteres erkennen, daß eine Vielzahl von Implementierungen für bestimmte dieser Funktionen möglich sind. Wie aus der Tabelle von Fig. 2B hervorgeht, stellen A0 und B0 den ersten und den zweiten Eingang 56 bzw. 58 des UND-Gate 52 dar, A1 und B1 stellen den ersten und den zweiten Eingang 72 bzw. 74 des ODER-Gate 68 dar. Die Eingangsleitungen L0, L1, L2 und L3 stellen Verbindungsleiter 78, 80, 82 und 84 dar. Die Eingänge D0, D1, D2 und D3 stellen die Dateneingangsknoten 48, 50, 60 und 62 des ersten und des zweiten Multiplexers 42 bzw. 44 dar. Schließlich stellt die Notation !L3 in den Einträgen unter dem Begriff "Intern" den Ausgang des Inverters 90 auf dem Verbindungsleiter 86 dar. Wenn er die Einträge unter L0, L1, L2 und L3 zusammen mit den Einträgen unter D0, D1, D2 und D3 liest, kann der Durchschnittsfachmann ohne weiteres feststellen, welche benutzerprogrammierbaren Verbindungselemente zu programmieren sind, um die gewünschte Logikfunktion zu implementieren.
Die Einträge in Fig. 2B sind unkompliziert. Um zum Beispiel das in Fig. 2A dargestellte programmierbare Logikmodul als UND-Gate mit vier Eingängen zu konfigurieren, werden die folgenden Verbindungen hergestellt. Die Eingabeterme "a" und "b" werden dem ersten und dem zweiten Eingang des UND-Gate 52 auf den Leitungen 56 und 58 geliefert. Der Eingabeterm "c" wird einem der Eingänge 72 des ODER-Gate 68 geliefert, und eine logische Null wird dem anderen Eingang 74 des ODER-Gate 68 geliefert. Logikpegel "0" werden den Verbindungsleitern 78, 80 und 82 geliefert, und der Eingabeterm "d" wird dem Verbindungsleiter 84 geliefert.
Aus einer Untersuchung der Einträge in der ersten Zeile der Tabelle von Fig. 2B geht hervor, daß D0 (erster Dateneingangsknoten 48 für den ersten Eingang des ersten Multiplexers 42) mit dem Verbindungsleiter 78 verbunden ist. Dies kann erreicht werden durch Programmieren des benutzerprogrammierbaren Verbindungselements 88a am Schnittpunkt des Verbindungsleiters 78 und des ersten Dateneingangsknotens 48. Analog dazu ist D1 (zweiter Dateneingangsknoten 50 für den zweiten Eingang des ersten Multiplexers 42) mit dem Verbindungsleiter 80 verbunden. Dies kann erreicht werden durch Programmieren des benutzerprogrammierbaren Verbindungselements 88b am Schnittpunkt des Verbindungsleiters 80 und des zweiten Dateneingangsknotens 50. Analog dazu ist D2 (dritter Dateneingangsknoten 60 für den ersten Eingang des zweiten Multiplexers 44) mit dem Verbindungsleiter 82 verbunden. Dies kann erreicht werden durch Programmieren des benutzerprogrammierbaren Verbindungselements 88c am Schnittpunkt des Verbindungsleiters 82 und des dritten Dateneingangsknotens 60. Analog dazu ist D3 (vierter Dateneingangsknoten 62 für den zweiten Eingang des zweiten Multiplexers 44) mit dem Eingabeterm "d" auf dem Verbindungsleiter 84 verbunden. Diese Verbindung wird hergestellt durch Programmieren des benutzerprogrammierbaren Verbindungselements 88d am Schnittpunkt des Verbindungsleiters 84 und des vierten Dateneingangsknotens 62.
Anhand von Fig. 2C ist nun eine bevorzugte Ausführungsform eines sequentiellen Logikbausteins 110 für eine Logikmodul gemäß der vorliegenden Erfindung in einem schematischen Blockformat dargestellt. Gemäß einer bevorzugten Ausführungsform der Erfindung umfaßt der sequentielle Logikbaustein drei Multiplexer und ein Daten-Flipflop. Ein erster Multiplexer 112 mit zwei Eingängen hat einen ersten Dateneingang, der mit einem ersten Dateneingangsknoten 114 verbunden ist, einen zweiten Dateneingang, der mit einem zweiten Dateneingangsknoten 116 verbunden ist, einen Steuereingang, der mit einem ersten Steuerknoten 118 verbunden ist, und einen Ausgang 120. Ein zweiter Multiplexer 122 mit zwei Eingängen hat einen ersten Dateneingang, der mit dem Ausgang 120 des ersten Multiplexers verbunden ist, einen zweiten Dateneingang, der mit dem Ausgang des Daten-Flipflops 124 verbunden ist, einen Steuereingang, der mit einem zweiten Steuerknoten 126 verbunden ist, und einen Ausgang 128, der mit dem Dateneingang des Daten-Flipflops 124 verbunden ist. Ein erster Multiplexer 130 mit vier Eingängen hat einen ersten Dateneingang, der mit einem ersten Takteingangsknoten 132 verbunden ist, einen zweiten Dateneingang, der mit dem Komplement des Signals auf dem ersten Takteingangsknoten 132 verbunden ist, einen dritten Dateneingang, der mit einem zweiten Takteingang an dem Knoten 134 verbunden ist, einen vierten Dateneingang, der mit dem Komplement des zweiten Takteingangssignals an dem Knoten 134 verbunden ist, einen ersten Steuereingang, der mit einem Taktwählknoten 136 verbunden ist, einen zweiten Steuereingang, der mit einem Taktpolaritätswählknoten 138 verbunden ist, und einen Ausgang 140, der mit dem Takteingang des Daten-Flipflops verbunden ist. Der Ausgang des Daten-Flipflops 124 ist durch den Puffer 142 gepuffert. Schließlich ist das Daten- Flipflop 124 auch noch mit Setz- und Rücksetzeingängen 144 bzw. 146 versehen.
Wie bei dem kombinatorischen Baustein 40 von Fig. 2A kann der sequentielle Baustein 110 von Fig. 2C mit der Schaltungsarchitektur des FPGA verbunden werden. Wie außerdem aus Fig. 2C hervorgeht, schneiden die verschiedenen Eingänge und Steuereingänge der Elemente des sequentiellen Bausteins 110 die horizontalen Verbindungsleiter 148, 150, 152 und 154 in einem oberen allgemeinen Verbindungskanal und die horizontalen Verbindungsleiter 156, 158, 160 und 162 in einem unteren allgemeinen Verbindungskanal. Benutzerprogrammierbare Verbindungselemente sind an den Schnittpunkten dieser Leiter angeordnet und können programmiert werden, um wahlweise Verbindungen herzustellen, wie in der Technik bekannt ist.
Dem Durchschnittsfachmann ist klar, daß der sequentielle Baustein 110 außerdem eine flexible Schaltung ist. Der erste Multiplexer 130 mit vier Eingängen dient zum Wählen und Steuern der Taktquelle, so daß das Daten-Flipflop 124 über einen Systemtakt an dem ersten Takteingangsknoten 132 angesteuert werden kann, den vorzugsweise alle solchen Bausteine auf einer integrierten Schaltung gemeinsam hätten, oder über ein Taktsignal von einem Taktknoten, das von anderen Signalen hergeleitet ist, die über die allgemeinen Verbindungskanäle an den zweiten Taktknoten 134 angelegt werden. Der mit dem ersten Multiplexer 130 mit vier Eingängen verbundene Steuersignal-Steuerknoten 138 des zweiten Multiplexers erlaubt die Wahl der Ansteuerung des Daten-Flipflops 124 mit Anstiegsflanke oder mit Abfallflanke. Wie für den Durchschnittsfachmann ohne weiteres klar sein wird, läßt sich diese Funktion auch leicht durch einen dritten Multiplexer mit zwei Eingängen oder ein EXKLUSIV-ODER-Gate implementieren.
Gemäß Fig. 2A und 2C wiederum ist ein weiterer Satz von Verbindungsleitern zum Verbinden der Eingänge und Ausgänge sowohl der kombinatorischen als auch der sequentiellen Bausteine 40 und 110 vorgesehen. Im Gegensatz zu den durch die Verbindungsleiter 92, 94, 96, 98, 100, 102, 104, 106, 148, 150, 152, 154, 156, 1158, 160 und 162 dargestellten allgemeinen Verbindungskanälen sind diese Verbindungsleiter örtliche Verbindungsleiter, die sich benachbarte Logikfunktionsbausteine teilen. Im Gegensatz zu den allgemeinen Verbindungsleitern sind außerdem die Ausgänge des kombinatorischen Bausteins 40 und des sequentiellen Bausteins 110 mit einzelnen örtlichen Verbindungsleitern fest verdrahtet.
Die örtlichen Verbindungsleiter haben in Fig. 2A und 2C dieselben Bezugszeichen. Bei der in Fig. 2A und 2C dargestellten veranschaulichenden Struktur sind vier örtliche Verbindungsleiter 164, 166, 168 und 170 dargestellt, wenngleich der Durchschnittsfachmann erkennen wird, daß die Anzahl der bei einer tatsächlichen Realisierung der Architektur zu verwendenden örtlichen Verbindungsleiter weitgehend eine Frage des gewählten Entwurfs und der Anzahl der kombinatorischen und sequentiellen Bausteine in den örtlich miteinander verbundenen Logikmodulen sein wird.
Der Ausgang des Puffers 76 des kombinatorischen Bausteins 40 ist mit dem örtlichen Verbindungsleiter 164 fest verdrahtet. Analog dazu ist der Ausgang des Puffers 142 des sequentiellen Bausteins 110 mit dem örtlichen Verbindungsleiter 166 fest verdrahtet. Ausgewählte weitere Daten- und Steuereingänge des kombinatorischen Bausteins 40 und des sequentiellen Bausteins 110 können mit den örtlichen Verbindungsleitern 164, 166, 168 und 170 über benutzerprogrammierbare Verbindungselemente verbunden werden, die als Kreise an den Schnittpunkten der Daten- und Steuereingänge des kombinatorischen Bausteins 40 und des sequentiellen Bausteins 110 und der örtlichen Verbindungsleiter 164, 166, 168 und 170 dargestellt sind.
Es wird zwar beansprucht, den kombinatorischen Baustein 40 von Fig. 2A zu verwenden, doch wird dem Durchschnittsfachmann klar sein, daß auch noch andere kombinatorische Bausteine bei der FPGA-Kernarchitektur verwendet werden können. Anhand von Fig. 3A-3F sind nun mögliche nichtbeanspruchte Strukturen für alternative Schaltungen mit kombinatorischen Bausteinen dargestellt.
Vorteilhafterweise sind drei Funktionseinheiten zu einem Logikmodul kombiniert. Diese drei Einheiten können identisch sein, d. h. das Logikmodul kann drei kombinatorische Bausteine oder drei sequentielle Bausteine umfassen oder gemischt sein, d. h. das Logikmodul kann einen kombinatorischen Baustein und zwei sequentielle Bausteine umfassen. Bei Logikmodulen, die Mischungen aus kombinatorischen und sequentiellen Bausteinen enthalten, kann es von Vorteil sein, den vorgepufferten Ausgang des kombinatorischen Bausteins intern mit einem der Eingänge des ersten Multiplexers des sequentiellen Bausteins zu verbinden. Eine solche Anordnung ist in Fig. 4A dargestellt.
Anhand von Fig. 4A ist nun das Logikfunktionsmodul 200 in einem schematischen Blockformat dargestellt. Bei der veranschaulichenden Ausführungsform von Fig. 4A umfaßt das Logikfunktionsmodul 200 einen kombinatorischen Baustein 40 und zwei sequentielle Bausteine 110a und 110b. Der Einfachheit halber werden die Elemente dieser in Fig. 4A dargestellten Bausteine mit den in Fig. 2A und 2C verwendeten Bezugszeichen bezeichnet, wenngleich nicht alle Elemente in Fig. 4A mit Bezugszeichen versehen sind, um die Zeichnung nicht unübersichtlich zu machen.
Ein oberer allgemeiner Verbindungskanal umfaßt allgemeine Verbindungsleiter 202, 204, 206, 208 und 210, von denen einige für Taktsignal- und Logikpegelfunktionen bestimmt sein können, und ein unterer allgemeiner Verbindungskanal umfaßt allgemeine Verbindungsleiter 212, 214, 216, 218 und 220, von denen einige ebenfalls für Taktsignal- und Logikpegelfunktionen bestimmt sein können. Ein örtlicher Verbindungskanal 222 umfaßt örtliche Verbindungsleiter 224, 226, 228, 230, 232 und 234. Der Ausgang des Ausgabepuffers 76 des kombinatorischen Bausteins 40 ist mit dem örtlichen Verbindungsleiter 224 fest verdrahtet. Der Ausgang des Ausgabepuffers 142a des kombinatorischen Bausteins 110a ist mit dem örtlichen Verbindungsleiter 226 fest verdrahtet. Der Ausgang des Ausgabepuffers 142b des kombinatorischen Bausteins 110b ist mit dem örtlichen Verbindungsleiter 228 fest verdrahtet. Außerdem besteht eine interne festverdrahtete Verbindung zwischen dem vorgepufferten Ausgang des kombinatorischen Bausteins 40 und dem ersten Eingang 114a des Multiplexers 112a in dem sequentiellen Baustein 110a. Alternativ kann der vorgepufferte Ausgang des kombinatorischen Bausteins 40 mit dem Steuereingang des Multiplexers 112a fest verdrahtet sein.
Dem Durchschnittsfachmann ist klar, daß das Logikfunktionsmodul von Fig. 4A extrem flexibel ist und die Implementierung einer großen Vielzahl von kombinatorischen und sequentiellen Logikfunktionen erlaubt. Wenn mehrere dieser Logikfunktionsmodule 200 in einer Anordnung gemäß Fig. 1 angebracht sind, wird der Vorteil des örtlichen Verbindungskanals offensichtlich. Bei einer solchen Anordnung sind die Ausgänge der kombinatorischen und sequentiellen Elemente jeweils mit unterschiedlichen örtlichen Verbindungsleitern 224, 226, 228, 230, 232 und 234 fest verdrahtet. Weil die festverdrahteten Verbindungen die benutzerprogrammierbaren Verbindungselemente in den allgemeinen Verbindungskanälen umgehen, ist jegliche Zeitverzögerung, die solche Verbindungselemente durch sie hindurchlaufenden Signalen normalerweise auferlegen, ausgeschaltet, was eine Schaltung ergibt, die tatsächlich ein größeres, schnelleres, einzelnes Logikfunktionsmodul ist.
Fig. 4A veranschaulicht außerdem die besondere Vielseitigkeit, die das zusätzliche Vorhandensein des Inverters 90 von Fig. 2A dem Logikfunktionsmodul verleiht. Gemäß Fig. 4A kann der physisch in dem kombinatorischen Baustein enthaltene Inverter 90 zusammen mit dem kombinatorischen Baustein oder mit dem sequentiellen Baustein 110a oder 110b verwendet werden, indem man entsprechende Antischmelzsicherungen so programmiert, daß sein Ausgang mit den Dateneingängen und Steuereingängen der zu dem sequentiellen Baustein 110a gehörigen Datenmultiplexer 112a, 122a und der zu dem sequentiellen Baustein 11 Ob gehörigen Datenmultiplexer 112b und 122b sowie mit den Setz- und Rücksetzeingängen der Daten-Flipflops 124a und 124b in den sequentiellen Bausteinen verbunden wird.
Die Mischung und Anordnung der kombinatorischen und sequentiellen Komponenten von Paaren von Logikfunktionsmodulen kann vorteilhafterweise variiert werden. Dies wird in Fig. 4B-4D veranschaulicht, schematischen Darstellungen der Layouts von Paaren von Logikfunktionsmodulen, die durch örtliche Verbindungskanäle verbunden sind.
Gemäß Fig. 4B ist nun zunächst ein Paar von Logikfunktionsmodulen, das die Logikfunktionsmodule 200a und 200b umfaßt, durch einen örtlichen Verbindungsbus 222a verbunden. Das Logikfunktionsmodul 200a umfaßt einen ganz links angeordneten kombinatorischen Baustein 240, einen mittigen sequentiellen Baustein 242 und einen ganz rechts angeordneten kombinatorischen Baustein 244. Das Logikfunktionsmodul 200b umfaßt einen ganz links angeordneten kombinatorischen Baustein 246, einen mittigen sequentiellen Baustein 248 und einen ganz rechts angeordneten kombinatorischen Baustein 250.
Der Durchschnittsfachmann wird erkennen, daß die Ausgänge der kombinatorischen und sequentiellen Bausteine 240, 242, 244, 246, 248 und 250 mit jeweils unterschiedlichen örtlichen Verbindungsleitern des örtlichen Verbindungskanals 222a in der in Fig. 4A dargestellten Weise für einen einzelnen Logikfunktionsbaustein 200 festverdrahtet sind.
Weitere Variationen des erfindungsgemäßen Layouts des Paares von Logikmodulen sind in Fig. 4C und 4D dargestellt. Gemäß Fig. 4C ist ein Paar von Logikfunktionsmodulen, das die Logikfunktionsmodule 200c und 200d umfaßt, durch den örtlichen Verbindungsbus 222b verbunden. Das Logikfunktionsmodul 200c umfaßt einen ganz links angeordneten kombinatorischen Baustein 252, einen mittigen sequentiellen Baustein 254 und einen ganz rechts angeordneten kombinatorischen Baustein 256. Das Logikfunktionsmodul 200d umfaßt einen ganz links angeordneten sequentiellen Baustein 258, einen mittigen sequentiellen Baustein 260 und einen ganz rechts angeordneten sequentiellen Baustein 262. Gemäß Fig. 4D ist ein Paar von Logikfunktionsmodulen, das die Logikfunktionsmodule 200e und 200f umfaßt, durch den örtlichen Verbindungsbus 222c verbunden. Das Logikfunktionsmodul 200e umfaßt einen ganz links angeordneten kombinatorischen Baustein 264, einen mittigen sequentiellen Baustein 266 und einen ganz rechts angeordneten sequentiellen Baustein 268. Das Logikfunktionsmodul 200f umfaßt einen ganz links angeordneten kombinatorischen Baustein 270, einen mittigen sequentiellen Baustein 272 und einen ganz rechts angeordneten kombinatorischen Baustein 274.
Die Verbindungsleiter der Schaltungsarchitektur können als Segmente geliefert werden. Es kann auch möglich gemacht werden, die Segmente zum Beispiel zu Prüfzwecken vorübergehend zu verbinden. Ferner können benutzerprogrammierbare Verbindungselemente bereitgestellt werden, um die Segmente programmierbar miteinander zu verbinden, um während des normalen Betriebs der integrierten Schaltung längere Verbindungsleiter herzustellen.
Gemäß Fig. 2A nun wiederum sind die Verbindungsleiter 78, 80, 82, 84 und 86 jeweils durch Schalttransistoren in Segmente unterteilt. Der Verbindungsleiter 78 ist also mit einem der Source/Drain-Anschlüsse des Schalttransistors 302 verbunden. Der andere Source/Drain-Anschluß des Schalttransistors 302 ist mit dem Verbindungsleiter 78a verbunden, der als sich nach unten erstreckende vertikale Verlängerung des Verbindungsleiters 78 angesehen werden kann. Analog dazu ist der Verbindungsleiter 80 mit einem der Source/Drain-Anschlüsse des Schalttransistors 304 verbunden. Der andere Source/Drain-Anschluß des Schalttransistors 304 ist mit dem Verbindungsleiter 80a verbunden, der als sich nach oben erstreckende vertikale Verlängerung des Verbindungsleiters 80 angesehen werden kann. Der Verbindungsleiter 82 ist mit einem der Source/Drain-Anschlüsse des Schalttransistors 306 verbunden. Der andere Source/Drain-Anschluß des Schalttransistors 306 ist mit dem Verbindungsleiter 82a verbunden, der als sich nach unten erstreckende vertikale Verlängerung des Verbindungsleiters 82 angesehen werden kann. Der Verbindungsleiter 84 ist mit einem der Source/Drain-Anschlüsse des Schalttransistors 308 verbunden. Der andere Source/Drain-Anschluß des Schalttransistors 308 ist mit dem Verbindungsleiter 84a verbunden, der als sich nach oben erstreckende vertikale Verlängerung des Verbindungsleiters 84 angesehen werden kann. Der Verbindungsleiter 86 ist mit einem der Source/Drain- Anschlüsse des Schalttransistors 310 verbunden. Der andere Source/Drain- Anschluß des Schalttransistors 310 ist mit dem Verbindungsleiter 86a verbunden, der als sich nach oben erstreckende vertikale Verlängerung des Verbindungsleiters 86 angesehen werden kann.
Gemäß Fig. 2A sind die Schalttransistoren vorzugsweise versetzt angeordnet, um die Schaltungsarchitektur vielseitiger zu machen. Die Schalttransistoren 302 und 306 befinden sich somit an einer vertikalen Position auf ihren zugehörigen Verbindungsleitern, während sich die Schalttransistoren 304, 308 und 310 an einer anderen vertikalen Position auf ihren zugehörigen Verbindungsleitern befinden. Die Gates der Schalttransistoren werden durch die Programm- und Prüfsteuerschaltung 30 (Fig. 1) angesteuert. Während die Gates der Schalttransistoren 302 und 306 mit einer gemeinsamen Gateleitung 312 verbunden sind und die Gates der Schalttransistoren 304, 308 und 310 mit einer gemeinsamen Gateleitung 314 verbunden sind, wird der Durchschnittsfachmann erkennen, daß auch noch andere Anordnungen möglich sind.
Dem Durchschnittsfachmann ist klar, daß die Verbindungsleiter 78a und 82a über benutzerprogrammierbare Verbindungselemente mit dem unter dem Logikfunktionsmodul 40 in der integrierten Schaltungsanordnung befindlichen Logikfunktionsmodul (in Fig. 2A nicht dargestellt) verbunden werden können, und daß die Verbindungsleiter 80a, 84a und 86a über benutzerprogrammierbare Verbindungselemente mit dem über dem Logikfunktionsmodul 40 in der integrierten Schaltungsanordnung befindlichen Logikfunktionsmodul (in Fig. 2A nicht dargestellt) verbunden werden können. Das spezielle, bei einer tatsächlichen, gemäß vorliegender Beschreibung gefertigten Architektur verwendete Segmentierungsschema wird etwas willkürlich und weitgehend eine Frage des gewählten Entwurfs in Abhängigkeit von dem speziellen Layout der Architektur sein.
Es wurden hier zwar Ausführungsformen und Anwendungen der vorliegenden Erfindung dargestellt und beschrieben, doch wäre es für einen Fachmann offensichtlich, daß noch viel mehr Modifikationen als die oben erwähnten möglich sind, ohne von den hierin vorgelegten erfindungsgemäßen Konzepten abzuweichen. Die Erfindung dürfte daher nur durch den Rahmen der beigefügten Ansprüche begrenzt sein.

Claims

1. Kombinatorischer Logikbaustein für eine FPGA, umfassend:

einen ersten Multiplexer (42) mit einem ersten Dateneingang, der mit einem ersten Dateneingangsleiter (48) verbunden ist, einem zweiten Dateneingang, der mit einem zweiten Dateneingangsleiter (50) verbunden ist, einem Steuereingang und einem Ausgang (54);

einen zweiten Multiplexer (44) mit einem ersten Dateneingang, der mit einem dritten Dateneingangsleiter (60) verbunden ist, einem zweiten Dateneingang, der mit einem vierten Dateneingangsleiter (62) verbunden ist, einem Steuereinganag und einem Ausgang (66);

einen dritten Multiplexer (46) mit einem ersten Dateneingang, der mit dem Ausgang (54) des ersten Multiplexers verbunden ist, einem zweiten Dateneingang, der mit dem Ausgang (66) des zweiten Multiplexers verbunden ist, einem Steuereingang und einem Ausgang (70);

ein erstes Logikgatter (52) mit einem ersten Eingang, der mit einem fünften Dateneingangsleiter (36) verbunden ist, einem zweiten Eingang, der mit einem sechsten Dateneingangsleiter (58) verbunden ist, und einem Ausgang, der mit den Steuereingängen des ersten und des zweiten Multiplexers (42, 44) verbunden ist;

ein zweites Logikgatter (68) mit einem ersten Eingang, der mit einem siebten Dateneingangsleiter (72) verbunden ist, einem zweiten Eingang, der mit einem achten Dateneingangsleiter (74) verbunden ist, und einem Ausgang, der mit dem Steuereingang des dritten Multiplexers (46) verbunden ist;

einen Ausgangspuffer (76) mit einem Eingang, der mit dem Ausgang (70) des dritten Multiplexers verbunden ist, und einem Ausgang, der mit einem Ausgangsleiter (164) verbunden ist;

mehrere Verbindungsleiter (78-86, 92-106), die die Daten- und Steuereingangsleiter (48, 50, 60, 62) des ersten, zweiten und dritten Multiplexers schneiden, wobei die mehreren Verbindungsleiter durch benutzerprogrammierbare Verbindungselemente wahlweise mit einzelnen Daten- und Steuereingangsleitern verbunden werden können; und

einen Inverter (90) mit einem Eingang, der mit einem ersten Verbindungsleiter (84) verbunden ist, und einem Ausgang, der mit einem zweiten Verbindungsleiter (86) verbunden ist.

2. Sequentieller Logikbaustein für eine FPGA, umfassend:

ein Daten-Flipflop (124) mit einem Dateneingang, einem Takteingang und einem Ausgang;

einen ersten Daten-Multiplexer (112) mit einem ersten Dateneingang, der mit einem ersten Dateneingangsleiter (114) verbunden ist, einem zweiten Dateneingang, der mit einem zweiten Dateneingangsleiter (116) verbunden ist, einem Steuereingang, der mit einem ersten Steuereingangsleiter (118) verbunden ist, und einem Ausgang;

einen zweiten Daten-Multiplexer (122) mit einem ersten Dateneingang, der mit dem Ausgang des Daten-Flipflops verbunden ist, einem zweiten Dateneingang, der mit dem Ausgang des ersten Multiplexers (112) verbunden ist, einem Steuereingang und einem Ausgang, der mit dem Dateneingang des Daten-Flipflops verbunden ist;

einen Ausgangspuffer (142) mit einem Eingang, der mit dem Ausgang des Daten- Flipflops (124) verbunden ist, und einem Ausgang, der mit einem Ausgangsleiter (166) verbunden ist; und

mehrere allgemeine Verbindungsleiter (148-162), wobei mindestens einige der allgemeinen Verbindungsleiter die Daten-, Takt- und Steuereingangsleiter (114, 116, 118, 126) des ersten und des zweiten Multiplexers (112, 122) schneiden, wobei die mehreren allgemeinen Verbindungsleiter durch benutzerprogrammierbare Verbindungselemente wahlweise mit einzelnen Daten-, Takt- und Steuereingangsleitern verbunden werden können.

3. Sequentieller Logikbaustein nach Anspruch 2, der ferner folgendes umfaßt:

einen Setzeingang, der mit einem Setzeingangsleiter (144) verbunden ist, wobei der Setzeingangsleiter mindestens einige der allgemeinen Verbindungsleiter (148- 154) schneidet und durch benutzerprogrammierbare Verbindungselemente mit mindestens einigen der allgemeinen Verbindungsleiter verbunden werden kann; und

einen Rücksetzeingang, der mit einem Rücksetzeingangsleiter (146) verbunden ist, wobei der Rücksetzeingangsleiter mindestens einige der allgemeinen Verbindungsleiter (156-170) schneidet und durch benutzerprogrammierbare Verbindungselemente mit mindestens einigen der allgemeinen Verbindungsleiter verbunden werden kann.

4. Programmierbares Logikmodul mit einem kombinatorischen Logikbaustein nach Anspruch 1 und einem sequentiellen Logikbaustein nach Anspruch 2 oder 3.

5. Programmierbares Logikmodul nach Anspruch 4, das ferner folgendes umfaßt: mehrere örtliche Verbindungsleiter (164-170), wobei ein erster örtlicher Verbindungsleiter (164) mit dem Ausgang des ersten Ausgangspuffers verbunden ist, ein zweiter örtlicher Verbindungsleiter (166) mit dem Ausgang des zweiten Ausgangspuffers verbunden ist, mindestens einige der örtlichen Verbindungsleiter (164-170) die Daten-, Takt- und Steuereingangsleiter der Multiplexer der kombinatorischen und sequentiellen Logikmodule schneiden und die mehreren allgemeinen Verbindungsleiter durch benutzerprogrammierbare Verbindungselemente wahlweise mit einzelnen Daten-, Takt- und Steuereingangsleitern verbunden werden können.

6. Programmierbares Logikmodul nach Anspruch 5, das ferner folgendes umfaßt:

ein zweites Daten-Flipflop (124b) mit einem Dateneingang, einem Takteingang und einem Ausgang;

einen sechsten Daten-Multiplexer (112b) mit einem ersten Dateneingang, der mit einem zehnten Dateneingangsleiter verbunden ist, einem zweiten Dateneingang, der mit einem elften Dateneingangsleiter verbunden ist, einem Steuereingang, der mit einem vierten Steuereingangsleiter verbunden ist, und einem Ausgang;

einen siebten Daten-Multiplexer (122b) mit einem ersten Dateneingang, der mit dem Ausgang des zweiten Daten-Flipflops verbunden ist, einem zweiten Dateneingang, der mit dem Ausgang des vierten Multiplexers verbunden ist, einem Steuereingang, der mit einem fünften Steuereingangsleiter verbunden ist, und einem Ausgang, der mit dem Dateneingang des zweiten Flipflops verbunden ist; und

einen dritten Ausgangspuffer (142b) mit einem Eingang, der mit dem Ausgang des zweiten Daten-Flipflops verbunden ist, und einem Ausgang, der mit einem Ausgangsleiter verbunden ist.

7. Programmierbares Logikmodul nach Anspruch 6, bei dem das zweite Daten-Flipflop ferner folgendes umfaßt:

einen Setzeingang, der mit einem Setzeingangsleiter verbunden ist, wobei der Setzeingangsleiter mindestens einige der allgemeinen Verbindungsleiter schneidet und durch benutzerprogrammierbare Verbindungselemente mit mindestens einigen der allgemeinen Verbindungsleiter verbunden werden kann; und

einen Rücksetzeingang, der mit einem Rücksetzeingangsleiter verbunden ist, wobei der Rücksetzeingangsleiter mindestens einige der allgemeinen Verbindungsleiter schneidet und durch benutzerprogrammierbare Verbindungselemente mit mindestens einigen der allgemeinen Verbindungsleiter verbunden werden kann.

8. Baustein nach Anspruch 1 oder Modul nach Anspruch 4, 5, 6 oder 7, bei dem das erste Logikgatter ein UND-Gatter ist und das zweite Logikgatter ein ODER-Gatter ist.

9. Baustein oder Modul nach einem der vorhergehenden Ansprüche, bei dem die benutzerprogrammierbaren Verbindungselemente Antischmelzsicherungen sind.