CN104699884B

CN104699884B - 布图设计系统以及使用该系统制造的半导体器件

Info

Publication number: CN104699884B
Application number: CN201410737765.3A
Authority: CN
Inventors: 金珍泰
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2013-12-05
Filing date: 2014-12-05
Publication date: 2019-07-12
Anticipated expiration: 2034-12-05
Also published as: TWI634444B; KR20150065436A; KR102143501B1; US20150161314A1; CN104699884A; TW201523313A; US9514260B2

Abstract

本公开提供了布图设计系统以及使用该系统制造的半导体器件。一种布图设计系统包括：存储单元，存储第一标准单元设计和第二标准单元设计；偏移模块，布置第一标准单元设计和第二标准单元设计以根据芯片设计要求产生中间设计，其中用于第一标准单元设计的第一区域和用于第二标准单元设计的第二区域在中间设计中通过填充设计而分离，该填充设计没有有源区。

Description

布图设计系统以及使用该系统制造的半导体器件

技术领域

本发明构思总地涉及布图设计系统(layout design system)以及使用该布图设计系统制造的半导体器件。

背景技术

几十年来，半导体器件的持续发展是以器件的尺寸不断减小以及构成部件的尺寸和间隔减小为特征的过程。半导体器件的设计和制造是极其复杂的过程，多年来已经发展了许多工具来帮助设计/制造的工程人员和技术人员。

与半导体器件的设计和制造相关的许多关键任务之一是准备一个或多个布图设计。随着现代半导体器件的尺寸继续减小以及随着构成部件的密度继续增加，布图设计的质量变得越来越重要。

发明内容

本发明构思的某些实施方式提供能够产生确保半导体器件的较大的可靠性的布图设计的布图设计系统。本发明构思的其他实施方式提供使用产生改善的布图设计的布图设计系统设计和制造的各种半导体器件。

本发明构思的附加的优点和特征将在以下结合附图的文字描述中被阐述。

在一个方面，本发明构思提供一种布图设计系统，其接收芯片设计要求并提供相应的芯片设计到能够存储该芯片设计的电路。该布图设计系统包括：处理器；存储单元，存储限定第一有源区的第一标准单元设计和限定第二有源区的第二标准单元设计，该第一有源区具有第一宽度，该第二有源区具有不同于第一宽度的第二宽度；以及偏移模块(displacement module)，与处理器协同操作并配置为在第一区域中布置第一标准单元设计和在第二区域中布置第二标准单元设计以根据芯片设计要求产生中间设计(intermediate design)，其中第一区域和第二区域在中间设计中通过填充设计(fillerdesign)分离，该填充设计不具有有源区，偏移模块还配置为在存储单元中存储中间设计。

在另一个方面，本发明构思提供一种布图设计系统，其接收芯片设计要求并提供相应的芯片设计到能够存储该芯片设计的电路。该布图设计系统包括：处理器；存储单元，存储限定第一有源区的第一标准单元设计和限定第二有源区的第二标准单元设计，该第一有源区具有第一宽度，该第二有源区具有不同于第一宽度的第二宽度；以及偏移模块，与处理器协同操作并配置为在第一区域中布置第一标准单元设计和在第二区域中布置第二标准单元设计以根据芯片设计要求产生中间设计，其中第一区域和第二区域在中间设计中通过不具有有源区的填充设计分离。

在另一个方面，本发明构思提供一种半导体器件，该半导体器件包括：第一区域，包括通过第一深沟槽隔离(DTI)分离并在第一方向上延伸的第一有源基底；第一正常栅极，形成在第一有源基底上并在交叉第一方向的第二方向上延伸；第二区域，包括通过第二DTI分离并在第一方向上延伸的第二有源基底；第二正常栅极，形成在第二有源基底上并在第二方向上延伸；第三区域，包括第三有源基底，第三有源基底布置在第一区域和第二区域之间、通过第一DTI和第二DTI分离并在第一方向上延伸；以及虚设栅极，形成在第三有源基底上并在第二方向上延伸，其中第三有源基底在第一方向上的宽度在第三区域中彼此不同。

附图说明

通过结合附图考虑以下详细说明，本发明构思的以上和其他的目的、特征和优点对于本领域技术人员将变得明显，在附图中：

图1是根据本发明构思的实施方式的布图设计系统的方框图；

图2是进一步示出图1的中间设计14的使用的布局图；

图3是示出图2的区域A的一些补充细节的布局图；

图4和图5是进一步示出使用图1的偏移模块20的相应的布局图；

图6是进一步示出使用图1的产生模块30的布局图；

图7是根据本发明构思的另一实施方式的布图设计系统的方框图；

图8是进一步示出在图7的系统中可使用的备选填充设计的概念设计；

图9是根据本发明构思的另一实施方式的布图设计系统的方框图；

图10是示出可使用根据本发明构思的实施方式的布图设计系统设计和制造的半导体器件的相应部分的布局图；

图11是沿图10的线B-B截取的截面图；

图12是沿图10的线C-C截取的截面图；

图13A和图13B是进一步示出使用根据本发明构思的实施方式的布图设计系统的使用的相应的布局图；

图14是示出可使用根据本发明构思的实施方式的布图设计系统设计和制造的另一半导体器件的相应部分的布局图；

图15是沿图14的线E-E截取的截面图；

图16是沿图14的线F-F截取的截面图；

图17是示出可包括在使用根据本发明构思的实施方式设计和制造的半导体器件中的存储器器件的一个示例的电路图；

图18是进一步示出图17的存储器器件的布局图；

图19是示出可包括在根据本发明构思的实施方式的半导体器件中的存储器器件的另一示例的另一电路图；

图20是可包括使用根据本发明构思的实施方式的布图设计系统设计和制造的一个或多个半导体器件的系统芯片(SoC)的方框图；

图21是进一步示出图20的中央处理单元1010的一种可能的构造的方框图；

图22是示出用于图20的SoC的封装半导体器件的器件截面；

图23是可包括使用根据本发明构思的实施方式设计和制造的半导体器件的电子系统的方框图；以及

图24、图25和图26是可包括使用根据本发明构思的实施方式的布图设计系统设计和制造的一个或多个半导体器件的各种系统的相应视图。

具体实施方式

通过考虑以下对实施方式的详细说明以及附图，本发明构思以及实现其的方法的优点和特征将被更好地理解。然而，本发明构思可以以许多不同的形式实现，而不应被解释为仅限于示出的实施方式。而是，提供这些实施方式使得本公开全面和完整，并将本发明构思的思想充分传达给本领域技术人员。本发明构思的范围由权利要求书限定。在附图中，为了清晰，已经夸大了某些层厚度和相对层厚度。在文字描述和附图中，相同的附图标记和标号始终用于表示相同或类似的元件。

将理解，当一元件或层被称为“在”另一元件或层“上”或“连接到”另一元件或层时，它可以直接“在”另一元件或层“上”或直接连接到另一元件或层，或者可以存在插入的元件或层。相反，当一元件被称为“直接”在另一元件或层“上”或者“直接连接到”另一元件或层时，没有插入的元件或层存在。如这里所用的，术语“和/或”包括一个或多个相关所列项目的任何及所有组合。

为了便于描述，这里可以使用空间关系术语诸如“在...之下”、“在...下面”、“下”、“上面”、“上”等来描述如附图所示的一个元件或特征与另一个(些)元件或特征的关系。将理解，空间关系术语旨在涵盖除附图所示的取向之外器件在使用或操作中的不同取向。例如，如果附图中的器件被翻转，则被描述为“在”其他元件或特征“下面”或“之下”的元件将取向为在其他元件或特征“之上”。因此，示范性术语“在...下面”能够涵盖之上和之下两种取向。器件可以被不同地取向(旋转90度或在其他的取向)，这里使用的空间关系描述符被相应地解释。

在描述本发明构思的上下文(特别是在权利要求书的上下文)中使用术语“一”和“该”以及类似的指示语将被解释为涵盖单数和复数两者，除非这里另外指示或与上下文明显矛盾。术语“包括”、“具有”、“包含”将被解释为开放性术语(即，表示“包括但不限于”)，除非另外指出。

将理解，尽管这里可以使用术语第一、第二等来描述各种元件，但是这些元件不应受到这些术语限制。这些术语仅用于将一个元件与另一元件区别开。因此，例如，以下讨论的第一元件、第一组件或第一部分可以被称为第二元件、第二组件或第二部分，而没有背离本发明构思的教导。

将参照透视图、截面图和/或平面图来描述本发明构思，附图中示出本发明构思的优选实施方式。因此，示范视图的轮廓可以根据制造工艺和/或公差而改变。也就是，本发明构思的实施方式并不旨在限制本发明构思的范围，而是涵盖可由于制造工艺的变化引起的所有变化和修改。因此，附图中示出的区域以示意性的形式示出，区域的形状通过图示的方式简单地呈现而不是作为限制。

除非另外限定，否则这里使用的所有术语(包括技术术语和科学术语)都具有与本发明构思所属领域的普通技术人员通常理解的相同的含义。应指出，这里提供的任何及所有示例或示范性术语的使用仅旨在更好地阐明本发明构思而不对本发明构思的范围进行限制，除非另外说明。此外，除非另外限定，否则在通用词典中定义的所有术语不应被过度地解释。

图1是示出根据本发明构思的实施方式的布图设计系统的方框图。

如这里所用的各个术语“单元”和“模块”表示能够执行所述功能和任务以及相关功能和任务的软件、固件和/或硬件组件(例如，门阵列、浮点门阵列(FPGA)和/或专用集成电路(ASIC)等)，如本领域技术人员将理解的。单元和/或模块可以全部或部分地配置或存储在可寻址存储介质中，并且还可以配置为由一个或多个逻辑、计算和/或处理电路执行。因此，某些单元和/或模块可以包括例如软件组件、面向对象的软件组件、类别组件和任务组件、工艺、功能、属性、步骤、子程序、程序代码段、驱动器、固件、微编码、电路、数据、数据库、数据结构、表、阵列和变量。由这样的单元和/或模块提供的功能可以被结合到较少的单元和/或模块中，或者被进一步分离成额外的单元和/或模块。

参照图1，布图设计系统1通常包括存储单元10、偏移模块20、产生模块30和处理器50。

某些标准单元设计12可以存储在存储单元10中。在半导体器件的布图设计的发展过程中，本领域技术人员通常熟悉标准单元设计的使用和规定。例如，“标准单元”可以被定义为形成区块(block)、器件或芯片设计中的最小单元的单元。例如，如果被设计的半导体器件是静态随机存取存储器(SRAM)或类似的逻辑器件，则在设计期间使用的标准单元可以是反相器单元。关于这点，图1的标准单元设计12被假定为能够制造至少标准单元的布图部分。如此后在一些补充细节中描述的，可在本发明构思的实施方式中存储和使用的标准单元设计12的某些示例将包括有源区和布置在有源区上的正常栅极区(normal gate area)。

虽然图1假定单个标准单元设计12被存储在存储单元10中，但是本发明构思的其他实施方式将存储(和使用)多个标准单元设计。也就是，在本发明构思的一些实施方式中，分别与区块、多个区块、组成器件和/或完成的半导体“芯片”相关的多个标准单元设计12可以存储在存储单元10中。标准单元设计12的集合可以被称为标准单元设计的“库”。

存储单元10也可以被用于存储从偏移模块20接收的中间设计14。中间设计14可以包括例如一个或多个标准单元设计12以及填充设计。关于这点，填充设计可以被布置为邻近于标准设计12并被指定为使得没有有源区布置在其中。一个或多个填充设计的使用将在后面更详细地描述。

如图1所提出的，标准单元设计12可以用作对偏移模块12的输入，中间设计14可以用作产生模块30的输入。

在某些实施方式中，存储单元10可以使用一个或多个非易失性存储器件(诸如，NAND型快闪存储器、NOR型快闪存储器、磁随机存取存储器(MRAM)、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)等)而全部或部分地实现。在其他的实施方式中，存储单元10可以包括硬盘驱动器或类似的磁存储器件。

偏移模块20可以用于根据定义的芯片设计要求19通过布置多个标准单元设计12中的一个或多个来产生中间设计14。这里，芯片设计要求19可以作为用户输入或作为存储单元10中的预存储数据文件而被提供到偏移模块20。

产生模块30可以用于利用例如处理器50产生中间设计14中的设计元件。在这样的实施方式中，由产生模块30产生的设计元件可以包括(例如)有源区和虚设栅极区。更具体地，在本发明构思的某些实施方式中，考虑到(例如)与一个或多个标准单元设计12(其与中间设计14有关)相关的有源区的宽度，产生模块30可以用于在一个或多个填充设计中产生一个或多个有源区。

在本发明构思的某些实施方式中，偏移模块20和产生模块30可以在能够由处理器50执行的软件中被不同地实现。如果偏移模块20和产生模块30两者都在软件中实现，则这些模块可以以代码形式存储在存储单元10中，或者可以以代码形式存储在与存储单元10分离的另一存储单元(未示出)中。

因此，在图1的工作示例中，处理器50可以用于执行实现偏移模块20和/或产生模块30的代码以提供此后描述的所需的功能和操作。虽然图1仅示出单个处理器50，但是本发明构思的其他实施方式将包括两个或更多个单独的处理单元(例如，多核处理器)。如果根据本发明构思的实施方式的布图设计系统在多核环境中操作，则整体执行效率可以被改善。虽然在图1中未示出，但是本领域技术人员将理解，处理器50可以包括高速缓冲存储器L1和L2以改善执行效率。

因此，关于图1描述的布图设计系统1能够根据芯片设计要求19通过布置一个或多个标准单元设计12而产生芯片设计40。由根据本发明构思的实施方式的布图设计系统提供的布图的比例可以根据需要而改变。例如，本发明构思的某些实施方式可以提供这样的布图设计系统，该布图设计系统能够如区块设计要求所指导地通过布置一个或多个标准单元设计而产生区块设计或多区块设计。

图2是作为存储在图1的存储单元10中的可能的中间设计14的示例的一个布局图。图3是图2所示的区域A的更详细的图示。图4和图5是进一步示出图1的偏移模块20的操作的各个布局图，图6是进一步示出图1的产生模块30的操作的布局图。

如以上关于图1所述的，偏移模块20可以根据所接收的芯片设计要求19来布置多个标准单元设计12，并通过(例如)布置一个或多个填充设计和多个标准单元设计而产生相应的中间设计14。图2示出根据芯片设计要求19的多个标准单元设计和填充设计13的布置的示例。

参照图2，第三标准单元设计12-3和第四标准单元设计12-4布置在中间设计14的上部和下部处。此外，第一标准单元设计12-1和第二标准单元设计12-2布置在第三标准单元设计12-3和第四标准单元设计12-4之间，其中第一标准单元设计12-1和第二标准单元设计12-2通过“布图间隙”彼此间隔开。

因此，填充设计13可以布置在第一标准单元设计12-1和第二标准单元设计12-2之间的布图间隙中。偏移模块20可以用于布置填充设计13，只要有源区设置在第一标准单元设计12-1和第二标准单元设计12-2之间的布图间隙中。此方法将参照图3更详细地描述。

参照图3，假定第一标准单元设计12-1包括在第一方向X上延伸的有源区AA，并且还包括在第二方向Y上延伸的正常栅极区NGA。还假定第二标准单元设计12-2包括在第一方向X上延伸的有源区AA以及在第二方向Y上延伸的正常栅极区NGA。

因此，在图3示出的示例中，没有有源区AA布置在填充设计13内，如偏移模块20所布置的。在没有有源区AA设置在限定的填充设计13中时，偏移模块20可以简单地提供所得的中间设计14到存储单元10。之后，产生模块30可以从存储在存储单元10中的中间设计14产生芯片设计40。

然而，在本发明构思的某些实施方式中，偏移模块20可以额外地产生与填充设计13相关的某些“布图标记”并提供包括这些布图标记的中间设计14。图4和图5示出此方法。

首先参照图4，偏移模块20可以用于产生第一、第二、第三和第四标记(MK1至MK4)，每个标记分别指示邻近填充设计13布置的有源区AA的相应宽度(W1、W2、W3和W4)。

具体地，偏移模块20可以用于在填充设计13的邻近第一标准单元设计12-1的边界上产生具有第一宽度W1的第一标记MK1，并在填充设计13的邻近第一标准单元设计12-1的边界上产生具有第三宽度W3的第三标记MK3。此外，偏移模块20可以用于在填充设计13的邻近第二标准单元设计12-2的边界上产生具有第二宽度W2的第二标记MK2，并在填充设计13的邻近第二标准单元设计12-2的边界上产生具有第四宽度W4的第四标记MK4。

参照图5，偏移模块20还可以用于测量第一标准单元设计12-1与第二标准单元设计12-2之间的节距P，并可以将第一至第四标记MK1至MK4延伸至对应于所测量的节距P的1/2的点。因此，第一至第四标记MK1至MK4的长度可以是所测量的节距P的1/2。

虽然图5示出其中偏移模块20将第一至第四标记MK1至MK4的长度延伸至所测量的节距P的1/2的示例，但是本发明构思的范围不限于此。第一至第四标记MK1至MK4的长度可以根据设计而被不同地修改。例如，在本发明构思的某些实施方式中，偏移模块20可以将第一标记MK1和第三标记MK3的长度延伸至所测量的节距P的1/4并可以将第二标记MK2和第四标记MK4的长度延伸至所测量的节距P的3/4。

之后，偏移模块20可以提供包括图5中示出的布图标记的中间设计14，然后产生模块30可以使用中间设计14产生芯片设计。例如，产生模块30(一旦被提供有中间设计14)可以产生包括一个或多个有源区和/或虚设栅极区的芯片设计40。

现在参照图6，产生模块30可以用于产生在由(例如)第一标准单元设计12-1和第二标准单元设计12-2限定的“初始”有源区之间延伸的一个或多个“扩展”有源区。注意到，由于扩展有源区邻近于填充设计13延伸，扩展有源区以与由第一标准单元设计12-1和第二标准单元设计12-2限定的初始有源区的相应的宽度一致的方式延伸跨过填充设计13的部分，如图5中示出的第一至第四标记(MK1至MK4)所指示的。以这样的方式，产生模块30可以用于使用建立的布图标记产生至少部分地设置在填充设计13中的扩展有源区。

因此，具体参照图5和图6，产生模块30可以用于产生：(1)第一扩展有源区AA1，从第一标准单元设计12-1延伸到填充设计13并具有由第一标记MK1指示的第一宽度W1；(2)第二扩展有源区AA2，从第二标准单元设计12-2朝向第一扩展有源区AA1延伸到填充设计13中并具有由第二标记MK2指示的第二宽度W2；(3)第三扩展有源区AA3，从第一标准单元设计12-1延伸到填充设计13中并具有由第三标记MK3指示的第三宽度W3；以及(4)第四扩展有源区AA4，从第二标准单元设计12-2朝向第三扩展有源区AA3延伸到填充设计13中并具有由第四标记MK4指示的第四宽度W4。

如图6所示，扩展有源区进入填充设计13中的具体长度可以根据相应的节距限定(definition)而改变。例如，通过分离第一标准单元设计12-1和第二标准单元设计12-2的节距P的1/2而限定的点可以用于为第一扩展有源区AA1、第二扩展有源区AA2、第三扩展有源区AA3和第四扩展有源区AA4共同地限定相应的长度。

随着扩展有源区的产生，产生模块30可以用于产生一个或多个虚设栅极区DGA，该一个或多个虚设栅极区DGA跨过一个或多个扩展有源区的设置在填充设计13中的部分而在第二方向Y上延伸。

图7是根据本发明构思的另一实施方式的布图设计系统的方框图，图8是示出由图7的布图设计系统产生的用于布图设计的可能的备选填充设计的示意图。在下文，将省略之前描述的元件和特征的重复解释，并将仅给出实施方式区别的要点。

参照图7和图8，多个备选的填充设计16也可以存储在布图设计系统2的存储单元10中。

具体地，如图8所示，包括具有不同形状的某些扩展有源区的第一至第八备选填充设计16-1至16-8可以存储在存储单元10中。

对于在图7中示出的本发明构思的实施方式，产生模块32使用存储在存储单元10中的多个备选填充设计16中的任一个来替换包括在中间设计14中的填充设计。也就是，产生模块32不必总是基于建立的标记和节距限定来产生特定的填充设计。而是，中间设计14可以通过选择存储在存储单元10中的与所需的具有确定(identified)宽度的扩展有源区最对应的一个或多个“库存(stock)”填充设计来产生。

虽然图7的实施方式假定产生模块32选择多个备选填充设计16中的任一个，但是本发明构思的范围不限于此。在本发明构思的其他实施方式中，偏移模块20可以用于选择存储的多个备选填充设计16中的一个或多个。

图9是示出根据本发明构思的另一实施方式的布图设计系统的方框图。

参照图9，在布图设计系统3中，偏移模块22和产生模块34提供在单个集成模块60中。因此，中间设计14可以从偏移模块22直接传送到产生模块34而没有被存储在存储单元10中。

图10是使用根据本发明构思的实施方式的布图设计系统设计的半导体器件的布局图。图11是沿图10的线B-B截取的截面图，图12是沿图10的线C-C截取的截面图。

参照图10、图11和图12，半导体器件4包括第一区域I、第二区域II和第三区域III。

第一区域I假定为根据图6的第一标准单元设计12-1制造第一标准单元SCI的区域。还假定第二区域II为根据图6的第二标准单元设计12-2制造第二标准单元SCII的区域。假定第三区域III是根据图6的填充设计13制造填充物F的区域。

所得的半导体器件4包括基板100、有源基底AB、有源鳍AF、栅绝缘层130、正常栅极NG和虚设栅极DG。

基板100可以是半导体基板，诸如包括从包括Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP的组中选择的一种或多种半导体材料的基板。有源基底AB也可以由半导体材料制成，在本发明构思的某些实施方式中，基板100和有源基底AB可以包括一种或多种相同的材料。

在本发明构思的某些实施方式中，绝缘基板可以用作基板100。具体地，可以使用绝缘体上硅(SOI)基板。在此情况下，有源鳍AF和有源基底AB可以通过在掩埋氧化物层上形成单晶硅并图案化单晶硅而形成。在这种情况下，有源鳍AF和有源基底AB可以是外延层。在使用如上所述的SOI基板的情况下，在半导体器件4的操作过程中可以减少延迟时间。

有源基底AB可以形成在基板100上。有源基底AB可以形成为在第一方向X上延伸。在此实施方式中，有源基底AB可以形成在如图6所示的芯片设计的有源区中。也就是，有源基底AB的形状可以与如图6所示的芯片设计的有源区的形状基本上相同。

如图10、图11和图12所示，在第一区域I和第三区域III之间的边界上，有源基底AB在第一方向X上的宽度W11可以相同。此外，在第二区域II和第三区域III之间的边界上，有源基底AB在第一方向X上的宽度W12可以相同。

因此，布置在第三区域III中的有源基底AB的宽度可以彼此不同。具体地，在使用图6中示出的芯片设计来制造根据本实施方式的半导体器件4的情况下，有源基底AB的宽度可以在对应于第一区域I和第二区域II之间的节距的1/2的点处改变(见图5)。

有源基底AB可以通过深沟槽隔离(DTI)110分离。此外，有源鳍AF可以形成在有源基底AB上。

如所示的，有源鳍AF可以在第一方向X上延伸并可以形成在有源基底AB上。在这种情况下，有源鳍AF可以通过浅沟槽隔离(STI)120分离。在某些实施方式中，STI 120的深度可以小于(浅于)DTI 110的深度。

在本发明构思的某些实施方式中，有源鳍AF形成为两个一组(groups of two)，如所示出的。也就是，两个有源鳍AF可以形成在一个有源基底AB上。这是因为有源鳍AF通过使用两个虚设间隔物蚀刻有源基底AB而形成。然而，本发明构思的范围不限于此，有源鳍AF的布置可以根据需要来修改。

有源鳍AF的截面示出为具有渐缩的形状，其中有源鳍AF的截面的宽度随着从其上部到其下部而变宽，但是本发明构思的范围不限于此。在本发明构思的某些实施方式中，有源鳍AF的截面可以修改为具有矩形形状。此外，在本发明构思的其他实施方式中，有源鳍AF的截面可以具有切角形状。也就是，有源鳍AF的拐角部分可以被圆化。

栅绝缘层130可以形成在有源鳍AF上，并在第二方向Y上延伸。栅绝缘层130可以例如由具有高介电常数的材料制成。因此，在本发明构思的一些实施方式中，栅绝缘层130可以例如由诸如HfO₂、Al₂O₃、ZrO₂或TaO₂的材料制成。

在栅绝缘层130和有源鳍AF之间的区域中，界面层可以用来防止在栅绝缘层130和有源鳍AF之间形成差的界面。界面层可以包括介电常数k等于或低于9的低k材料层，例如，硅氧化物层(其中，k为约4)或硅氮氧化物层(其中，根据氧原子和氮原子的含量，k为约4至8)。此外，界面层可以由硅酸盐制成，或者可以由以上示例的层的组合制成。

如图12所示，栅绝缘层130可以形成为沿间隔物170的侧壁向上延伸。这是因为根据本实施方式的半导体器件4在后栅极工艺(gate last process)中制造。

功函数调节层140可以形成在栅绝缘层130上。功函数调节层140可以用于调节功函数。功函数调节层140可以由金属制成的单层形成或者由金属氮化物层和金属构成的双层形成。金属可以例如是Al、W、Ti或其组合，金属氮化物层可以是TiN、TaN或其组合，但是本发明构思不限于此。

正常栅极NG和虚设栅极DG可以形成在功函数调节层140上。在此实施方式中，正常栅极NG可以形成在图6中示出的芯片设计的正常栅极区NGA上，虚设栅极DG可以形成在图6中示出的芯片设计的虚设栅极区DGA上。因此，图6中示出的芯片设计的正常栅极NG的形状和正常栅极区NGA的形状可以基本上相同。此外，图6中示出的芯片设计的虚设栅极NG的形状和虚设栅极区NGA的形状可以基本上相同。

正常栅极NG和虚设栅极DG可以包括导电材料。在本发明构思的一些实施方式中，正常栅极NG和虚设栅极DG可以包括具有高导电性的金属，但是本发明构思不限于此。在本发明构思的一些实施方式中，正常栅极NG和虚设栅极DG可以由诸如多晶硅的非金属制成。

间隔物170可以布置在正常栅极NG和虚设栅极DG的至少一侧上。具体地，如图12所示，间隔物170可以布置在正常栅极NG和虚设栅极DG的两侧上。间隔物170可以包括氮化物层和氮氧化物层中的至少一个。虽然图12示出间隔物170的一个侧表面是弯曲的，但是本发明构思不限于此。间隔物170的形状可以被不同地修改而没有限制。例如，在本发明构思的一些实施方式中，间隔物170可以形成为“I”形或“L”形。

在位于正常栅极NG的两侧的有源鳍AF中，可以形成对于晶体管TR的操作所必须的源极区182和漏极区184。虽然图12示出源极区182和漏极区184形成在有源鳍AF中，但是本发明构思不限于此。根据需要，源极区182和漏极区184可以在形成于有源鳍AF中的沟槽中形成为外延层形状。

图13A和13B是在比较示例的情形下示出根据本发明构思的实施方式的布图设计系统的某些效果的相应的视图。也就是，图13A和13B示出使用常规布图设计系统开发的布图设计的示范的芯片设计99。

参照图13A和13B，芯片设计99可以包括第一标准单元设计12-1、第二标准单元设计12-2以及布置在第一标准单元设计12-1和第二标准单元设计12-2之间的填充设计93。

在根据本发明构思的实施方式的上述布图设计系统中，当布置填充设计13(在图3中)时，填充设计13(在图3中)布置为包括各种扩展有源区，该各种扩展有源区形成为根据相应的标记MK1到MK4(在图5中)从相邻的标准单元设计12-1和12-2延伸。因此，布置在填充设计13(在图6中)中的有源区的宽度在相邻的标准单元设计12-1和12-2与相邻的填充设计13(在图6中)之间的边界处不改变，而是在填充设计13(在图6中)内改变。

然而，如果包括预定有源区AA的填充设计93如图13A和13B所示布置在相邻的标准单元设计12-1和12-2之间，则有源区AA的宽度在标准单元设计12-1和12-2与相邻的填充设计93之间的边界上改变。

如果使用如上所述的芯片设计99制造半导体器件，则在有源区AA的台阶高度区域D中，有源基底AB的形状会与根据工艺条件设计的形状稍有不同地变化。例如，有源基底AB会被采用的制造工艺过蚀刻。因此，有源基底AB会在被设计来改变有源区AA的宽度的部分中形成为圆形形状。

如果有源基底AB被过蚀刻，则后来形成在标准单元设计12-1和12-2与相邻的填充设计93之间的边界附近的晶体管T会遭受功能问题。换句话说，产品可靠性不能被适当地保证。

然而，由根据本发明构思的实施方式的布图设计系统产生的布图设计具有与邻近于填充设计13布置的有源区相关的适当的宽度，使得所述宽度在标准单元设计12-1和12-2与相邻的填充设计13之间的边界处不是突然地改变。而是，该宽度在填充设计13(在图6中)内改变以防止这样的问题的发生。因此，可以产生提供更好的产品可靠性的布图设计。

图14是使用根据本发明构思的实施方式的布图设计系统设计的另一半导体器件的布局图。图15是沿图14的线E-E截取的截面图，图16是沿图14的线F-F截取的截面图。

参照图14、15和16，半导体器件5与之前描述的半导体器件4的不同之处在于杂质区160形成在有源区中。

也就是，在此实施方式中，图6中示出的有源区变成杂质区160，该杂质区160通过相对于基板100进行掺杂工艺而形成。如所示出的，杂质区160可以通过形成在基板100中的STI 162而分离。

在这种情况下，栅绝缘层130不是如上所述沿间隔物170的侧壁向上延伸，而是可以仅形成在正常栅极NG和虚设栅极DG的下部上，因为半导体器件5使用先栅极工艺(gatefirst process)制造。

参照图14，即使在半导体器件5中，杂质区160的宽度在其中形成填充物F的第三区域III与其中形成标准单元SC的第一区域I之间的边界处或在第三区域III与其中形成标准单元SC的第二区域II之间的边界上不改变，而是在第三区域III中改变。因此，减小了布置在第一区域I与第三区域III之间的边界处或在第二区域II与第三区域III之间的边界处的晶体管TR受工艺条件影响的风险。因此，能够改善半导体器件5的可靠性。

图17是示出在可被并入到根据本发明构思的实施方式设计的半导体器件中的存储器器件的一个示例的电路图。图18是用于图17的存储器器件的布局图。图19是示出可被并入到根据本发明构思的实施方式设计的半导体器件中的存储器器件的另一电路图。

在下文，将给出SRAM存储器器件的示例，但是本发明构思的范围不限于此。

参照图17，存储器器件81a包括并联连接在电源节点VCC与接地节点VSS之间的一对反相器INV1和INV2、连接到相应的反相器INV1和INV2的输出节点的第一传输晶体管PS1和第二传输晶体管PS2。第一传输晶体管PS1和第二传输晶体管PS2可以连接到位线BL和互补位线BLb。第一传输晶体管PS1的栅极和第二传输晶体管PS2的栅极可以连接到字线WL。

第一反相器INV1包括串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，第二反相器INV2包括第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以是PFET晶体管，第一下拉晶体管PD1和第二下拉晶体管PD2可以是NFET晶体管。

此外，第一反相器INV1和第二反相器INV2可以以如下的方式构成一个闩锁电路，其中第一反相器INV1的输入节点连接到第二反相器INV2的输出节点，第二反相器INV2的输入节点连接到第一反相器INV1的输出节点。

这里，再次参照图18，彼此间隔开的第一有源鳍210、第二有源鳍220、第三有源鳍230和第四有源鳍240形成为在一个方向(例如，图15中的上/下方向)上伸长。第二有源鳍220和第三有源鳍230的延伸长度可以短于第一有源鳍210和第四有源鳍240的延伸长度。

此外，第一栅电极251、第二栅电极252、第三栅电极253和第四栅电极254在另一方向(例如，图15中的右/左方向)上伸长，并形成为交叉第一至第四有源鳍210至240。具体地，第一栅电极251可以形成为完全交叉第一有源鳍210和第二有源鳍220并部分地交叠第三有源鳍230的垂直末端。第三栅电极253可以形成为完全交叉第四有源鳍240和第三有源鳍230并部分地交叠第二有源鳍220的垂直末端。第二栅电极252和第四栅电极254可以形成为分别交叉第一有源鳍210和第四有源鳍240。

如所示出的，第一上拉晶体管PU1限定在第一栅电极251和第二有源鳍220彼此交叉的区域附近，第一下拉晶体管PD1限定在第一栅电极251和第一有源鳍210彼此交叉的区域附近，第一传输晶体管PS1限定在第二栅电极252和第一有源鳍210彼此交叉的区域附近。第二上拉晶体管PU2限定在第三栅电极253和第三有源鳍230彼此交叉的区域附近，第二下拉晶体管PD2限定在第三栅电极253和第四有源鳍240彼此交叉的区域附近，第二传输晶体管PS2限定在第四栅电极254和第四有源鳍240彼此交叉的区域附近。

虽然没有明确地示出，但是源/漏极可以形成在第一至第四栅电极251至254以及第一至第四有源鳍210、220、230和240彼此交叉的区域的两侧，多个接触250可以以相同的方式形成。

此外，共用接触261可以同时连接第二有源鳍220、第三栅电极253和布线271。共用接触262可以同时连接第三有源鳍230、第一栅电极251和布线272。

这里，第一至第四栅电极251至254以及第一至第四有源鳍210、220、230和240可以通过使用根据本发明构思的实施方式的布图设计系统1至3产生的设计来形成。

上述的存储器器件81a是包括6个晶体管的6T SRAM，但是本发明构思的范围不限于此。在下文，参照图19，另一存储器器件被类似地描述。

参照图19，存储器器件81b包括并联连接在电源节点VDD和接地节点VSS之间的第一和第二反相器INV1和INV2、连接到相应的反相器INV1和INV2的输出节点的第一选择晶体管PS1和第二选择晶体管PS2、由第一反相器INV1的输出控制的驱动晶体管DT、以及连接到驱动晶体管DT的输出节点的传输晶体管PT。也就是，在此实施方式中，存储器器件81b可以是由8个晶体管构成的8T SRAM。

第一选择晶体管PS1和第二选择晶体管PS2可以连接到位线BL和互补位线BLb。第一选择晶体管PS1的栅极和第二选择晶体管PS2的栅极可以连接到写字线WWL。

驱动晶体管DT和传输晶体管PT可以用于读取存储在由第一反相器INV1和第二反相器INV2构成的闩锁电路中的数据。驱动晶体管DT的栅极可以连接到第一反相器INV1的输出节点，传输晶体管PT的栅极可以连接到读字线RWL。如所示出的，驱动晶体管DT的输出可以连接到接地节点VSS，传输晶体管PT的输出可以连接到读位线RBL。

通过上述电路构造，在根据本实施方式的存储器器件中，存储在SRAM器件中的数据能够通过两个端口(例如，双端口)存取。首先，通过选择写字线WWL、位线BL和互补位线BLb，数据能够被写入由第一反相器INV1和第二反相器INV2构成的闩锁电路或者能够从该闩锁电路读取。此外，通过选择读写线RWL和读位线RBL，存储在由第一反相器INV1和第二反相器INV2构成的闩锁电路中的数据能够被读取。也就是，此路径可以用作第二端口。

在上述的SRAM器件中，基于第二端口的数据读取能够独立于基于第一端口的操作而进行，因此对存储在闩锁电路中的数据没有影响。换句话说，读取存储在闩锁电路中的数据和在闩锁电路中写入数据可以独立地进行。

图20是示出可包括由根据本发明构思的实施方式的布图设计系统设计的一个或多个半导体器件的系统芯片(SoC)的方框图。图21是进一步示出图20的中央处理单元1010的方框图，图22是示出用于图20的半导体器件的一种封装方法的截面图。

参照图20，SoC系统1000通常包括应用处理器1001和DRAM 1060。

应用处理器1001可以包括中央处理单元(CPU)1010、多媒体系统1020、总线1030、存储器系统1040和外围电路1050。

CPU 1010可以执行驱动SoC系统1000所需的操作。在本发明构思的一些实施方式中，CPU可以配置在包括多个核的多核环境中。

在本发明构思的一些实施方式中，如图21所示，CPU 1010可以包括第一丛集(cluster)1012和第二丛集1016。

第一丛集1012可以布置在CPU 1010内部，并可以包括n个(这里，n是自然数)第一核1014。在图21中，为了解释的方便，示例了第一丛集1012包括四个(即，n＝4)第一核1014a至1014d，但是本发明构思不限于此。

以相同的方式，第二丛集1016可以布置在CPU 1010内部，并可以包括n个第二核1018。如所示出的，第二丛集1016可以与第一丛集1012分离地布置。这里，为了解释的方便，示例了第二丛集1016包括四个(即，n＝4)第二核1018a至1018d，但是本发明构思不限于此。

图21示出包括在第一丛集1012中的第一核1014的数量与包括在第二丛集1016中的第二核1018的数量彼此相等，但是本发明构思不限于此。在本发明构思的一些实施方式中，包括在第一丛集1012中的第一核1014的数量与包括在第二丛集1016中的第二核1018的数量可以彼此不同。

此外，图21示出仅第一丛集1012和第二丛集1016布置在CPU 1010中，但是本发明构思不限于此。根据需要，可以在CPU 1010中与第一丛集1012和第二丛集1016分离地额外布置包括第三核(未示出)的第三丛集(未示出)。

在此实施方式中，包括在第一丛集1012中的第一核1014的每单位时间的操作量与包括在第二丛集1016中的第二核1018的每单位时间的操作量可以彼此不同。

在本发明构思的一些实施方式中，第一丛集1012可以例如是小丛集，第二丛集1016可以是大丛集。在这种情况下，包括在第一丛集1012中的第一核1014的每单位时间的操作量可以小于包括在第二丛集1016中的第二核1018的每单位时间的操作量。

因此，在包括于第一丛集1012中的所有第一核1014都能够执行操作的情况下，每单位时间的操作量可以小于在包括于第二丛集1016中的所有第二核1018都能够执行操作的情况下的每单位时间的操作量。

在此实施方式中，包括在第一丛集1012中的第一核1014a、1014b、1014c和1014d的每单位时间的操作量可以彼此相等，包括在第二丛集1016中的第二1018a、1018b、1018c和1018d的每单位时间的操作量也可以彼此相等。也就是，例如，如果假设第一核1014a至1014d中的每个的每单位时间的操作量是10，则第二核1018a至1018d中的每个的每单位时间的操作量可以是40。

功率管理单元1019可以根据需要使能(enable)第一丛集1012和第二丛集1016或禁止第一丛集1012和第二丛集1016。具体地，如果需要第一丛集1012的操作，则功率管理单元1019可以使能第一丛集1012并可以禁止第二丛集1016。相反，如果需要第二丛集1016的操作，则功率管理单元1019可以使能第二丛集1016并可以禁止第一丛集1012。此外，如果要执行的操作量能够通过包括在第一丛集1012中的第一核1014a充分地处理，则功率管理单元1019可以使能第一丛集1012，具体地，可以使能第一核1014a并可以禁止第一丛集1012中的第二核1014b至1014d，并且可以禁止第二丛集1016。换句话说，根据本实施方式的功率管理单元1019可以确定第一丛集1012和第二丛集1016是否整体被使能，并可以确定包括在第一丛集1012中的第一核1014a至1014d以及包括在第二丛集1016中的第二核1018a至1018d是否被分别使能。

在本发明构思的一些实施方式中，功率管理单元1019可以通过对第一丛集1012和第二丛集1016和/或包括在其中的核1014a至1014d和1018a至1018d的电力供应而使能第一丛集1012和第二丛集1016和/或包括在其中的核1014a至1014d和1018a至1018d以操作它们。此外，功率管理单元1019可以通过中断对第一丛集1012和第二丛集1016和/或包括在其中的核1014a至1014d和1018a至1018d的电力供应而禁止第一丛集1012和第二丛集1016和/或包括在其中的核1014a至1014d和1018a至1018d以中断它们的操作。

如上所述，功率管理单元1019能够根据SoC系统1000的操作环境通过仅使能特定的丛集1012和1016和/或多个核1014a至1014d和1018a至1018d而管理SoC系统1000的整个功耗。

再次参照图20，多媒体系统1020可以用于执行SoC系统1000中的各种类型的多媒体功能。多媒体系统1020可以包括3D引擎模块、视频编解码器、显示系统、照相机系统和后置处理器。

总线1030可以用于CPU 1010、多媒体系统1020、存储器系统1040和外围电路1050以进行彼此的数据通信。在本发明构思的一些实施方式中，总线1030可以具有多层结构。具体地，总线1030可以是多层先进高性能总线(AHB)或多层先进可扩展接口(AXI)，但是本发明构思的范围不限于此。

存储器系统1040可以提供其中应用处理器1001连接到外部存储器(例如，DRAM1060)以进行高速操作的必要环境。在本发明构思的一些实施方式中，存储器系统1040可以包括用于控制外部存储器(例如，DRAM 1060)的单独控制器(例如，DRAM控制器)。

外围电路1050可以提供其中SoC系统1000被平稳地连接到外部装置(例如，主板)的必要环境。因此，外围电路1050可以包括能使外部装置与SoC系统1000兼容的各种接口。

DRAM 1060可以用作应用处理器1001的操作所需的操作存储器。在本发明构思的一些实施方式中，DRAM 1060可以布置在应用处理器1001外部。具体地，DRAM 1060可以与应用处理器1001封装为层叠封装(PoP)形式，如图22所示。

参照图22，这样的半导体封装可以包括封装基板PS、DRAM 1060和应用处理器1001。

封装基板PS可以包括多个封装球PB。多个封装球PB可以通过在封装基板PS内部的信号线电连接到应用处理器1001的芯片球CB，并且还可以通过在封装基板PS内部的信号线电连接到接合球(joint ball)JB。

另一方面，DRAM 1060可以通过引线接合电连接到接合球JB，如所示出的。

应用处理器1001可以布置在DRAM 1060的下部上。应用处理器1001的芯片球CB可以通过接合球JB电连接到DRAM 1060。

虽然图22示出DRAM 1060布置在应用处理器1001外部，但是本发明构思的范围不限于此。根据需要，DRAM 1060可以布置在应用处理器1001内部。

如上所述的SoC系统1000的构成元件中的至少一个可以使用根据本发明构思的实施方式的布图设计系统1到3来制造。此外，如上所述的根据本发明构思的实施方式的半导体器件4和5可以被提供作为SoC系统1000的构成元件之一。

接下来，参照图23，将描述包括根据本发明构思的实施方式的半导体器件的电子系统。

图23是可包括使用根据本发明构思的实施方式的布图设计系统设计的一个或多个半导体器件的电子系统的方框图。

参照图23，电子系统1100包括控制器1110、输入/输出(I/O)器件1120、存储器1130、接口1140和总线1150。控制器1110、I/O器件1120、存储器1130和/或接口1140可以通过总线1150彼此联接。总线1150对应于数据通过其传输的路径。

控制器1110可以包括微处理器、数字信号处理器、微控制器和能够执行类似功能的逻辑元件中的至少一种。I/O器件1120可以包括键区、键盘和显示器件。存储器1130可以存储数据和/或指令。接口1140可以用于将数据传送到通信网络或从通信网络接收数据。接口1140可以是有线或无线的类型。例如，接口1140可以包括天线或有线/无线收发器。

虽然未示出，但是电子系统1100还可以包括高速DRAM和/或SRAM作为操作存储器用于改善控制器1110的操作。在这种情况下，作为操作存储器，可以采用根据本发明构思的上述实施方式的半导体器件1至6中的任何一个。此外，根据本发明构思的上述实施方式的半导体器件1至6中的任何一个可以被提供在存储器1130中，或者可以被提供作为控制器1110或I/O器件1120的一部分。

电子系统1100可以应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动式电话、数字音乐播放器、存储卡或能够在无线环境中发送和/或接收信息的所有电子装置。

图24、25和26是示出可包括使用根据本发明构思的实施方式的布图设计系统设计的一个或多个半导体器件的某些装置的视图。

图24示出平板PC 1200。图25示出笔记本计算机1300，图26示出智能电话1400。根据本发明构思的实施方式的半导体器件4和5中的至少一个可以使用在平板PC 1200、笔记本计算机1300或智能电话1400中。

此外，对于本领域技术人员将是明显的，使用根据本发明构思的实施方式的布图设计系统设计的一个或多个半导体器件可以被包括在示出的装置中。当然，平板PC 1200、笔记本计算机1300和/或智能电话1400还可以包括另外设计的半导体器件。在本发明构思的某些其他实施方式中，使用布图设计系统设计的一种或多种半导体可以被实现为计算机、超级移动PC(UMPC)、工作站、上网本、PDA、无线电话、移动式电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑盒子、数码相机、3D电视机、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字视频录像机或者数字视频播放器。

尽管为了说明的目的已经描述了本发明构思的某些实施方式，但是本领域技术人员将理解，各种修改、增加和替换是可能的，而没有背离本发明构思的如权利要求书所限定的范围。

本申请要求于2013年12月5日提交的韩国专利申请No.10-2013-0150758的优先权，其主题通过引用合并于此。

Claims

1.一种布图设计系统，接收芯片设计要求并提供相应的芯片设计到能够存储所述芯片设计的电路，所述布图设计系统包括：

处理器；

存储单元，存储限定第一有源区的第一标准单元设计和限定第二有源区的第二标准单元设计，所述第一有源区具有第一宽度，所述第二有源区具有不同于所述第一宽度的第二宽度；和

偏移模块，与所述处理器协同操作并配置为在第一区域中布置所述第一标准单元设计和在第二区域中布置所述第二标准单元设计以根据所述芯片设计要求产生中间设计，其中所述第一区域和所述第二区域在所述中间设计中通过填充设计而分离，该填充设计不具有有源区，所述偏移模块进一步配置为在所述存储单元中存储所述中间设计；在所述填充设计和所述第一区域之间的第一边界处产生与所述第一宽度对应的第一标记并在所述填充设计和所述第二区域之间的第二边界处产生与所述第二宽度对应的第二标记，使得所述第一标记和所述第二标记被限定在所述中间设计中；以及在所述存储单元中存储所述中间设计。

2.如权利要求1所述的布图设计系统，其中所述偏移模块进一步配置为测量跨过所述填充设计而使所述第一标准单元设计和所述第二标准单元设计分离的节距，并根据所述节距为所述第一标记限定第一长度以及为所述第二标记限定第二长度。

3.如权利要求2所述的布图设计系统，其中所述偏移模块将所述第一长度和所述第二长度的每个限定为所述节距的1/2。

4.如权利要求1所述的布图设计系统，还包括：

产生模块，与所述处理器协同操作，并配置为从所述存储单元接收所述中间设计，所述产生模块还配置为通过以下方式修改所述中间设计：产生具有所述第一宽度并从所述第一边界延伸第一长度到由所述填充设计限定的填充区域中的第一扩展有源区以及产生具有所述第二宽度并从所述第二边界延伸第二长度到所述填充区域中以与所述第一扩展有源区相遇的第二扩展有源区，所述产生模块还配置为根据所修改的中间设计产生所述芯片设计并将所述芯片设计提供到能够存储所述芯片设计的所述电路。

5.如权利要求4所述的布图设计系统，其中所述偏移模块还配置为产生所述中间设计，该中间设计具有设置在所述第一区域和所述第二区域中的至少一个中的正常栅极区，以及

所述产生模块还配置为产生所述芯片设计，该芯片设计具有设置在所述填充区域中并平行于所述正常栅极区布置的虚设栅极区。

6.如权利要求4所述的布图设计系统，其中所述偏移模块和所述产生模块中的至少一个通过使用所述处理器执行软件来实现，以及

所述软件存储在所述存储单元中。

7.如权利要求4所述的布图设计系统，其中所述存储单元存储多个备选的填充设计，所述多个备选的填充设计包括具有不同形状的有源区和扩展有源区，并且

所述产生模块还配置为通过选择存储在所述存储单元中的所述多个备选的填充设计中的一个来修改所述填充设计。

8.一种布图设计系统，接收芯片设计要求并提供相应的芯片设计到能够存储所述芯片设计的电路，所述布图设计系统包括：

处理器；

存储单元，存储限定第一有源区的第一标准单元设计和限定第二有源区的第二标准单元设计和不具有有源区的填充设计，所述第一有源区具有第一宽度，所述第二有源区具有不同于所述第一宽度的第二宽度；

偏移模块，与所述处理器协同操作并配置为将所述第一标准单元设计布置在第一区域中并将所述第二标准单元设计布置在第二区域中以根据所述芯片设计要求产生中间设计，其中所述第一区域和第二区域在所述中间设计中通过所述填充设计而分离；在所述填充设计和所述第一区域之间的第一边界处产生与所述第一宽度对应的第一标记并在所述填充设计和所述第二区域之间的第二边界处产生与所述第二宽度对应的第二标记，使得所述第一标记和所述第二标记被限定在所述中间设计中；以及在所述存储单元中存储所述中间设计。

9.如权利要求8所述的布图设计系统，其中所述偏移模块还配置为测量跨越所述填充设计而使所述第一标准单元设计和所述第二标准单元设计分离的节距，并根据所述节距为所述第一标记限定第一长度以及为所述第二标记限定第二长度。

10.如权利要求9所述的布图设计系统，其中所述偏移模块将所述第一长度和所述第二长度的每个限定为所述节距的1/2。

11.如权利要求8所述的布图设计系统，还包括：

产生模块，与所述处理器协同操作，配置为从所述偏移模块接收所述中间设计，所述产生模块还配置为通过以下方式修改所述中间设计：产生具有所述第一宽度并从所述第一边界延伸第一长度到由所述填充设计限定的填充区域中的第一扩展有源区以及产生具有所述第二宽度并从第二边界延伸第二长度到所述填充区域中以与所述第一扩展有源区相遇的第二扩展有源区，所述产生模块还配置为根据所修改的中间设计产生所述芯片设计并将所述芯片设计提供到能够存储所述芯片设计的电路。

12.如权利要求11所述的布图设计系统，其中所述偏移模块还配置为产生所述中间设计，该中间设计具有设置在所述第一区域和所述第二区域中的至少一个中的正常栅极区，并且

13.如权利要求11所述的布图设计系统，其中所述偏移模块和所述产生模块由所述处理器访问的单个集成模块共同提供。

14.如权利要求11所述的布图设计系统，其中所述存储单元存储多个备选的填充设计，所述多个备选的填充设计包括具有不同形状的有源区和扩展有源区，并且

15.一种半导体器件，包括：

第一区域，包括由第一深沟槽隔离分离并在第一方向上延伸的第一有源基底；

第一正常栅极，形成在所述第一有源基底上并在交叉所述第一方向的第二方向上延伸；

第二区域，包括由第二深沟槽隔离分离并在所述第一方向上延伸的第二有源基底；

第二正常栅极，形成在所述第二有源基底上并在所述第二方向上延伸；

第三区域，包括第三有源基底，所述第三有源基底布置在所述第一区域和所述第二区域之间、由所述第一深沟槽隔离和所述第二深沟槽隔离分离并在所述第一方向上延伸；以及

虚设栅极，形成在所述第三有源基底上并在所述第二方向上延伸，

其中所述第三有源基底在所述第一方向上的宽度在所述第三区域中彼此不同。

16.如权利要求15所述的半导体器件，还包括：

有源鳍，形成在所述第一有源基底至所述第三有源基底上并在所述第一方向上延伸，其中所述有源鳍通过浅沟槽隔离分离。

17.如权利要求16所述的半导体器件，其中所述浅沟槽隔离的深度比所述第一深沟槽隔离和所述第二深沟槽隔离浅。

18.如权利要求15所述的半导体器件，其中所述第一有源基底在所述第一方向上的宽度和所述第三有源基底在所述第一方向上的宽度在所述第一区域和所述第三区域之间的边界上彼此相等，并且

所述第二有源基底在所述第一方向上的宽度和所述第三有源基底在所述第一方向上的宽度在所述第二区域和所述第三区域之间的边界上彼此相等。