CN105990444B - 包括有源鳍的半导体器件 - Google Patents

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Abstract

本发明提供了一种半导体器件，该半导体器件包括：第一有源鳍至第四有源鳍，它们彼此并排在第一方向上延伸；以及场绝缘膜，其覆盖第一有源鳍至第四有源鳍的下部，第一有源鳍和第二有源鳍从场绝缘膜突出第一高度，第三有源鳍从场绝缘膜突出与第一高度不同的第二高度，并且第一有源鳍与第二有源鳍之间的间隔不同于第三有源鳍与第四有源鳍之间的间隔。

Description

包括有源鳍的半导体器件
相关申请的交叉引用
本申请要求于2015年3月20日提交的韩国专利申请No.10-2015-0038686的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本公开涉及一种包括有源鳍的半导体器件。
背景技术
已提出了多栅极晶体管作为一种用于增大半导体器件的密度的可能的缩放技术，其中具有鳍形或纳米线形状的多沟道有源图案(或硅体)形成在衬底上并且栅极形成在多沟道有源图案的表面上。
因为这种多栅极晶体管使用三维沟道，所以通常容易执行缩放。此外，即使多栅极晶体管的栅极长度不增大，也可提高电流控制能力。而且，可有效地抑制沟道区的电位受漏极电压影响的短沟道效应(SCE)。
发明内容
根据本公开的一方面，提供了一种半导体器件，包括：第一有源鳍至第四有源鳍，它们彼此并排在第一方向上延伸；以及场绝缘膜，其覆盖第一有源鳍至第四有源鳍的下部，其中，第一有源鳍和第二有源鳍从场绝缘膜突出第一高度，其中，第三有源鳍从场绝缘膜突出与第一高度不同的第二高度，并且其中，第一有源鳍与第二有源鳍之间的间隔与第三有源鳍与第四有源鳍之间的间隔不同。
根据本公开的另一方面，提供了一种半导体器件，包括：第一节点，其构造为接收第一电压；第二节点，其构造为接收与第一电压不同的第二电压；以及上拉晶体管和下拉晶体管，它们串联在第一节点与第二节点之间，其中，下拉晶体管包括：第一有源鳍，其从场绝缘膜突出第一高度并且在第一方向上延伸；以及第一栅电极，其在与第一方向交叉的第二方向上延伸并且设置在第一有源鳍上，并且上拉晶体管包括：第二有源鳍，其从场绝缘膜突出与第一高度不同的第二高度并且在第一方向上延伸；以及第二栅电极，其在第二方向上延伸并且设置在第二有源鳍上。
根据本公开的另一方面，提供了一种半导体器件，包括：衬底，其包括第一区和第二区；第一有源鳍和第二有源鳍，它们在第一区中彼此并排在第一方向上延伸；第三有源鳍和第四有源鳍，它们在第二区中彼此并排在第一方向上形成；以及栅电极，其在与第一方向交叉的第二方向上延伸，其中，第一有源鳍和第二有源鳍包括第一化合物半导体层和第二化合物半导体层，第二化合物半导体层设置在第一化合物半导体层上并且与第一化合物半导体层不同，第三有源鳍和第四有源鳍包括第一化合物半导体层和第三化合物半导体层，第三化合物半导体层设置在第一化合物半导体层上并且与第一化合物半导体层和第二化合物半导体层不同，并且第一有源鳍与第二有源鳍之间的第一间隔与第三有源鳍与第四有源鳍之间的第二间隔不同。
根据本公开的另一方面，提供了一种半导体器件，包括：衬底，其包括第一区和第二区；第一有源鳍和第二有源鳍，它们在第一区中彼此并排在第一方向上延伸；第三有源鳍和第四有源鳍，它们在第二区中彼此并排在第一方向上形成；场绝缘膜，其覆盖第一有源鳍至第四有源鳍的下部；以及栅电极，其在与第一方向交叉的第二方向上延伸，其中，第一有源鳍和第二有源鳍包括第一化合物半导体层和第二化合物半导体层，第二化合物半导体层设置在第一化合物半导体层上并且与第一化合物半导体层不同，第三有源鳍和第四有源鳍包括第一化合物半导体层和第三化合物半导体层，第三化合物半导体层设置在第一化合物半导体层上并且与第一化合物半导体层和第二化合物半导体层不同，并且第一有源鳍和第二有源鳍从场绝缘膜突出的第一高度与第三有源鳍和第四有源鳍从场绝缘膜突出的第二高度不同。
在阅读以下附图和具体实施方式后，根据本发明构思的实施例的其它方法、系统和/或装置对于本领域技术人员之一将更清楚或变得更清楚。所有这种另外的方法、系统和/或装置都旨在被包括在本说明书中并落入本发明构思的范围内，并且由权利要求保护。而且，本文公开的所有实施例旨在可分离地实施或者按照任何方式和/或组合来结合实施。
附图说明
通过参照附图描述本公开的详细示例实施例，本公开的以上和其它方面和特征将变得更加清楚，其中：
图1是根据本公开的实施例的半导体器件的概念图；
图2是图1的存储器单元阵列区的概念图；
图3是图2的SRAM存储器单元区的电路图；
图4是图2的SRAM存储器单元区的布局图；
图5是示出图4的下拉晶体管的透视图；
图6A是示出图4的上拉晶体管的透视图；
图6B包括将图5所示的下拉晶体管与图6A所示的上拉晶体管进行比较的图；
图7是沿着图4的线A-A截取的剖视图；
图8是根据本公开的另一实施例的半导体器件的剖视图；
图9是根据本公开的又一实施例的半导体器件的电路图；
图10是根据本公开的又一实施例的半导体器件的布局图；
图11是根据本公开的又一实施例的半导体器件的概念图；
图12是包括根据本公开的实施例的半导体器件的SoC系统的框图；
图13是包括根据本公开的实施例的半导体器件的电子系统的框图；
图14至图16是可应用根据本公开的实施例的半导体器件的示例半导体系统；
图17至图20是示出用于制造根据本公开的实施例的半导体器件的方法的中间阶段图；以及
图21和图22是示出用于制造根据本公开的另一实施例的半导体器件的方法的中间阶段图。
具体实施方式
通过以下参照优选实施例和附图的详细描述可更容易地理解本公开的优点和特征以及实现它们的方法。然而，本公开可按照许多不同形式实现，并且不应理解为限于本文阐述的实施例。相反，提供这些实施例是为了使得本公开将是彻底和完整的，并且将把本公开的范围完全传递给本领域技术人员，并且本公开将仅通过权利要求限定。在附图中，为了清楚起见，夸大层和区的厚度。
本文所用的术语仅是为了描述特定实施例，而不旨在限制本发明构思。如本文所用的那样，除非上下文明确地另外指明，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。还应该理解，术语“包括”和/或“包括……的”当用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
应该理解，当一个元件或层被称作“位于”另一元件或层“上”、“连接至”或“结合至”另一元件或层时，所述一个元件或层可直接位于另一元件或层上、连接至或结合至所述另一元件或层，或者可存在中间元件或层。相反，当一个元件被称作“直接位于”另一元件或层“上”、“直接连接至”或“直接结合至”另一元件或层时，则不存在中间元件或层。如本文所用的那样，术语“和/或”包括相关所列项之一或多个的任何和所有组合。
应该理解，虽然本文中可使用术语第一、第二等来描述多个元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、组件、区、层或部分与另一个区、层或部分区分开。因此，下面讨论的第一元件、第一组件、第一区、第一层或第一部分可被称作第二元件、第二组件、第二区、第二层或第二部分，而不脱离本发明构思的教导。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语，以描述附图中所示的一个元件或特征与另一个(一些)元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的器件的除图中所示的取向之外的不同取向。例如，如果图中的器件颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。因此，示例性术语“在……之下”可涵盖“在……之上”和“在……之下”这两个取向。器件可按照其它方式取向(旋转90度或位于其它取向)，并且将相应地解释本文所用的空间相对描述语。
本文参照作为理想示例性实施例(和中间结构)的示意图的剖视图来描述实施例。这样，作为例如制造技术和/或公差的结果的附图中的形状的变化是可以预见的。因此，这些实施例不应被理解为限于本文示出的区的具体形状，而是包括例如由制造工艺导致的形状的偏差。例如，示为矩形的注入区将通常具有圆形或弯曲特征和/或在其边缘具有注入浓度的梯度，而非从注入区至非注入区二值变化。同样地，通过注入形成的掩埋区可在掩埋区与通过其发生注入的表面之间的区中导致一些注入。因此，图中示出的区实际上是示意性的，并且它们的形状不旨在示出装置的区的实际形状，并且不旨在限制本发明构思的范围。
除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员之一通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关技术和本说明书的上下文中的含义一致的含义，而不应该按照理想化或过于正式的含义解释它们。
如通过本发明的实体应该理解的那样，根据本文所述的各个实施例的器件和形成器件的方法可在诸如集成电路的微电子器件中实现，根据本文所述的各个实施例的多个器件集成在相同的微电子器件中。因此，在微电子器件中，本文所示的剖视图可在不一定正交的两个不同的方向上复制。因此，实现根据本文所述的各个实施例的器件的微电子器件的平面图可包括按照基于微电子器件的功能性的阵列和/或二维图案布置的多个器件。
根据本文所述的各个实施例的器件可根据微电子器件的功能性散布于其它器件之间。而且，根据本文所述的各个实施例的微电子器件可在可与所述两个不同方向正交的第三方向上复制，以提供三维集成电路。
因此，本文所示的剖视图可对根据本文所述的各个实施例的在平面图中沿着两个不同方向延伸和/或在立体图中在三个不同方向上延伸的多个器件提供支持。例如，当在器件/结构的剖视图中示出了单个有源区时，该器件/结构可包括其上的多个有源区和晶体管结构(或存储器单元结构、栅极结构等，视情况而定)，如器件/结构的平面图所示的那样。
图1是根据本发明构思的实施例的半导体器件的概念图。图2是图1的存储器单元阵列区的概念图。
参照图1，半导体器件1可包括存储器单元阵列区MR和外围电路区PR。具体地说，存储器单元阵列区MR和外围电路区PR可设置在半导体器件1的衬底100上。
存储器元件可设置在存储器单元阵列区MR中。这种存储器元件的示例可包括SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)、NAND或NOR闪速存储器、MRAM(磁性随机存取存储器)、PRAM(相变随机存储器)、RRAM(电阻式随机存取存储器)等，但是本发明构思的实施例不限于此。
用于驱动设置在存储器单元阵列区MR中的存储器元件所需的元件可设置在外围电路区PR中。这种元件的示例可包括输入/输出缓冲器(I/O缓冲器)、读电路、写电路等，但是本发明构思的实施例不限于此。
参照图2，存储器单元阵列区MR可包括多个存储器单元区。
下面将描述将SRAM元件设置在存储器单元阵列区MR的每个存储器单元区中的示例，但是本发明构思的实施例不限于此。也就是说，下面将描述存储器单元阵列区MR包括多个SRAM存储器单元区SMC1、SMC2的示例，但是本发明构思的实施例不限于此。
如图所示，多个SRAM存储器单元区SMC1、SMC2可通过按照格栅形状排列来进行布置，并且具有阵列形式。SRAM单元可设置在SRAM存储器单元区SMC1、SMC2中的每一个中。
下面，将参照图3至图7更详细地描述SRAM单元。
图3是图2的SRAM存储器单元区的电路图。图4是图2的SRAM存储器单元区的布局图。图5是示出图4的下拉晶体管的透视图。图6A是示出图4的上拉晶体管的透视图。图6B提供了将图5所示的下拉晶体管与图6A所示的上拉晶体管进行比较的图。图7是沿着图4的线A-A截取的剖视图。
首先，参照图3，半导体器件1可包括并联在电源节点VCC与地节点VSS之间的一对反相器INV1、INV2以及连接至反相器INV1、INV2中的每一个的输出节点的第一导通晶体管PS1和第二导通晶体管PS2。
第一导通晶体管PS1和第二导通晶体管PS2可分别连接至位线BL和互补位线BLb。第一导通晶体管PS1和第二导通晶体管PS2的栅极可连接至字线WL。
第一反相器INV1可包括串联在电源节点VCC与地节点VSS之间的第一上拉晶体管PU1和第一下拉晶体管PD1，并且第二反相器INV2可包括串联在电源节点VCC与地节点VSS之间的第二上拉晶体管PU2和第二下拉晶体管PD2。
在一个实施例中，第一上拉晶体管PU1和第二上拉晶体管PU2可为PFET晶体管，第一下拉晶体管PD1和第二下拉晶体管PD2可为NFET晶体管。
此外，第一反相器INV1的输入节点可连接至第二反相器INV2的输出节点，第二反相器INV2的输入节点可连接至第一反相器INV1的输出节点，从而第一反相器INV1和第二反相器INV2构成单个锁存电路。
现在参照图3至图7，在第一方向X上彼此间隔开的第一有源鳍210、第二有源鳍212、第三有源鳍220、第四有源鳍230、第五有源鳍240和第六有源鳍242可在第二方向Y上纵向延伸。
在一些实施例中，如图所示，第三有源鳍220和第四有源鳍230的延伸长度可比其余有源鳍210、212、240、242的延伸长度更短。
第一有源鳍210和第二有源鳍212可彼此间隔开第一间隔L1。此外，第五有源鳍240和第六有源鳍242可彼此间隔开第一间隔L1。
第三有源鳍220和第四有源鳍230可彼此间隔开第二间隔L2。这里，第二间隔L2可大于第一间隔L1。也就是说，第一间隔L1可小于第二间隔L2。
因此，与第三有源鳍220和第四有源鳍230相比，第一有源鳍210和第二有源鳍212可设为彼此邻近，并且与第三有源鳍220和第四有源鳍230相比，第五有源鳍240和第六有源鳍242可设为彼此邻近。
第一栅电极251、第二栅电极252、第三栅电极253和第四栅电极254可在第一方向X上纵向延伸。
第一栅电极251可在第一方向X上与第四栅电极254间隔开，并且可在第二方向Y上与第二栅电极252、第三栅电极253间隔开。第二栅电极252可在第一方向X上与第三栅电极253间隔开，并且可在第二方向Y上与第一栅电极251和第四栅电极254间隔开。
第一栅电极251可与第一有源鳍至第四有源鳍(210、212、220、230)交叉。第二栅电极252可与第一有源鳍210和第二有源鳍212交叉。第三栅电极253可与第三有源鳍至第六有源鳍(220、230、240、242)交叉。第四栅电极254可与第五有源鳍240和第六有源鳍242交叉。
具体地说，第一栅电极251可与第一有源鳍至第三有源鳍(210、212、220)完全交叉，并且可与第四有源鳍230的端部部分地重叠。第三栅电极253可与第四有源鳍至第六有源鳍(230、240、242)完全交叉，并且可与第三有源鳍220的端部部分地重叠。
如图所示，第一下拉晶体管PD1可限定在第一栅电极251与第一有源鳍210和第二有源鳍212交叉的区中。
第一下拉晶体管PD1可包括第一有源鳍210和第二有源鳍212、第一栅电极251、第一功函数调整层292、栅极绝缘膜132、间隔件115和第一杂质外延层130。
第一有源鳍210和第二有源鳍212可在第三方向Z上从衬底100突出，以在第二方向Y上延伸。
在一些实施例中，衬底100可包括半导体材料。半导体材料可由例如选自由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP构成的组中的一种或多种材料构成。
然而，本发明构思的实施例不限于这些示例，并且在一些其它实施例中，衬底100可为绝缘衬底。也就是说，例如，衬底100可为SOI(绝缘体上硅)衬底。因此，如果衬底100是SOI，则可提高半导体器件的响应速度。
第一有源鳍210和第二有源鳍212中的每一个可具有长边和短边。
在图4中，第一有源鳍210和第二有源鳍212的长边方向示为第二方向Y，第一有源鳍210和第二有源鳍212的短边方向示为第一方向X，但是本发明构思的实施例不限于此。
在一些其它实施例中，第一有源鳍210和第二有源鳍212的长边方向可为第一方向X，第一有源鳍210和第二有源鳍212的短边方向可为第二方向Y。
第一有源鳍210和第二有源鳍212可为衬底100的一部分，并且可包括从衬底100生长的外延层。
在一些实施例中，第一有源鳍210和第二有源鳍212可包含半导体材料。在这种情况下，例如，第一有源鳍210和第二有源鳍212可包含Si、SiGe等。
在一些实施例中，第一有源鳍210和第二有源鳍212可包含与衬底100相同的材料。例如，当衬底100包含Si时，第一有源鳍210和第二有源鳍212也可包含Si。
然而，本发明构思的实施例不限于此，并且衬底100与第一有源鳍210和第二有源鳍212可包含彼此不同的材料。
例如，当衬底100包含Si时，第一有源鳍210和第二有源鳍212可包含与Si不同的半导体材料。在这种情况下，例如，第一有源鳍210和第二有源鳍212可通过外延生长工艺形成在衬底100上。
第一场绝缘膜110可形成在衬底100上，以覆盖第一有源鳍210和第二有源鳍212的侧壁的一部分并且暴露出第一有源鳍210和第二有源鳍212的上部。也就是说，如图所示，第一场绝缘膜110可覆盖第一有源鳍210和第二有源鳍212的下部。
第一场绝缘膜110可形成为具有第一高度H1。因此，第一有源鳍210和第二有源鳍212可从第一场绝缘膜110向上突出第三高度H3。
在一些实施例中，例如，第一场绝缘膜110可包含氧化物膜、氧氮化物膜或氮化物膜之一，但是本发明构思的实施例不限于此。
与第一有源鳍210和第二有源鳍212交叉的栅极绝缘膜132、第一功函数调整层292和第一栅电极251可设置在第一有源鳍210和第二有源鳍212上。
如图5所示，栅极绝缘膜132可形成在第一有源鳍210和第二有源鳍212的上表面上，并且可沿着间隔件115的侧壁形成为从衬底100突出的形状。换句话说，栅极绝缘膜132的至少一端可从衬底100向上延伸。
由于例如通过栅极置换工艺形成该实施例的第一下拉晶体管PD1，所以可提供栅极绝缘膜132的这种形状。
此外，如图7所示，可沿着第一场绝缘膜110的上表面以及第一有源鳍210和第二有源鳍212的侧表面和上表面形成栅极绝缘膜132。
栅极绝缘膜132可包含其介电常数大于二氧化硅膜的介电常数的高介电材料。例如，栅极绝缘膜132可包含HfO2、ZrO2、LaO、Al2O3、Ta2O5等，但是本发明构思的实施例不限于此。
第一功函数调整层292可形成在栅极绝缘膜132上。第一功函数调整层292可用于调整第一下拉晶体管PD1的功函数，并且第一栅电极251可用于传输从外部施加的栅极电压。此外，第一栅电极251可用于填充由第一功函数调整层292形成的空间。
在一些实施例中，第一功函数调整层292可包含第一金属，并且第一栅电极251可包含第二金属。
如图5所示，可按照沿着栅极绝缘膜132的上表面和第一栅电极251的侧表面向上延伸的形状形成第一功函数调整层292。由于例如通过栅极置换工艺形成当前实施例的第一下拉晶体管PD1，所以可提供第一功函数调整层292的这种形状。
此外，如图7所示，可沿着第一场绝缘膜110的上部以及第一有源鳍210和第二有源鳍212的侧壁和上部共形地布置第一功函数调整层292。
例如，第一功函数调整层292可包括N型功函数调整层。例如，第一功函数调整层292可包含TiN、TaN、TiC、TiAlC和TaC中的至少一个。
例如，第一栅电极251可包含W或Al。然而，本发明构思的实施例不限于此，并且可另外修改第一功函数调整层292和第一栅电极251的构造。
在一些其它实施例中，除金属以外，第一栅电极251可包含例如Si、SiGe等。
间隔件115可形成在第一栅电极251的至少一侧上。在本发明构思的一些实施例中，间隔件115可形成在第一栅电极251的两侧上。
虽然在附图中示出了柱形间隔件115，但是本发明构思的实施例不限于此。在一些其它实施例中，间隔件115的形状可按照任何方式不同地修改。
在该实施例中，间隔件115可包括例如氮化物膜。具体地说，间隔件115可包括氮化硅膜。然而，本发明构思的实施例不限于此，并且构成间隔件115的材料可按照任何方式修改。例如，在一些其它实施例中，间隔件115可包括氧化物膜或氧氮化物膜中的任一种。
第一杂质外延层130可在间隔件115的两侧上形成在第一有源鳍210和第二有源鳍212中。
在一些实施例中，第一杂质外延层130可形成在第一有源鳍210和第二有源鳍212被部分地蚀刻的区中。例如，可通过外延生长工艺将第一杂质外延层130形成在第一有源鳍210和第二有源鳍212上。
在一些实施例中，第一杂质外延层130可为提升的源极区或漏极区。也就是说，第一杂质外延层130的上表面可比第一有源鳍210和第二有源鳍212的上表面更高。
第一杂质外延层130可包含半导体材料。在一些实施例中，例如，第一杂质外延层130可包含Si，但是本发明构思的实施例不限于此。
在一些实施例中，第一杂质外延层130可包含与衬底100相同材料，或者包含张应力材料。例如，当衬底100包含Si时，第一杂质外延层130可包含Si或者晶格常数小于Si的晶格常数的材料(例如，SiC、SiP)。
张应力材料可通过将张应力施加至限定在第一有源鳍210和第二有源鳍212中的沟道区来提高沟道区中的载流子的迁移率。
虽然附图中未完全示出，但是第一杂质外延层130和第一栅电极251可被层间绝缘膜170覆盖。
再参照图4，第一上拉晶体管PU1可限定在第一栅电极251与第三有源鳍220交叉的区中。
第一上拉晶体管PU1可包括第三有源鳍220、第一栅电极251、第二功函数调整层294、栅极绝缘膜132、间隔件115和第二杂质外延层140。
因为第三有源鳍220、第一栅电极251、栅极绝缘膜132和间隔件115与先前描述的构造实质上相同，所以将不重复进行描述。
第二功函数调整层294可用于调整第一上拉晶体管PU1的功函数。在一些实施例中，第二功函数调整层294可包含第三金属，第三金属不同于在第一功函数调整层292中包含的第一金属。
例如，第二功函数调整层294可包括P型功函数调整层。例如，第二功函数调整层294可包含TiN、TaN、TiC、TiAlC和TaC中的至少一个。
第二杂质外延层140可包含压应力材料。例如，压应力材料可为其晶格常数大于Si的晶格常数的材料，并且例如，可为SiGe。
压应力材料可通过将压应力施加至限定在第三有源鳍220中的沟道区来提高沟道区中的载流子的迁移率。
第二场绝缘膜120可形成在衬底100上，以覆盖第三有源鳍220的侧壁的一部分并暴露出第三有源鳍220的上部。也就是说，如图所示，第二场绝缘膜120可覆盖第三有源鳍220的下部。第二场绝缘膜120和第一场绝缘膜110可包含实质上相同的材料。也就是说，在一些实施例中，第一场绝缘膜110和第二场绝缘膜120可一次形成为一体。
第二场绝缘膜120可形成为具有第二高度H2。这里，第二高度H2可低于第一场绝缘膜110的第一高度H1。换句话说，第一场绝缘膜110的第一高度H1可高于第二场绝缘膜120的第二高度H2。
因为在同时形成第一绝缘膜110和第二场绝缘膜120的处理中，第一有源鳍210与第二有源鳍212之间的间隔L1不同于第三有源鳍220与第四有源鳍230之间的间隔L2，所以第二场绝缘膜120的第二高度H2可低于第一场绝缘膜110的第一高度H1。
具体地说，因为第一有源鳍210与第二有源鳍212之间的间隔L1较窄，所以第一场绝缘膜110形成为相对较高。然而，因为第三有源鳍220与第四有源鳍230之间的间隔L2较宽，所以第二场绝缘膜120可形成为相对较矮。
根据第一场绝缘膜110和第二场绝缘膜120的形状，第三有源鳍220可从第二场绝缘膜120向上突出第四高度H4。这里，第四高度H4可以高于第一有源鳍210和第二有源鳍212的第三高度H3。换句话说，第一有源鳍210和第二有源鳍212从第一场绝缘膜110突出的第三高度H3可小于第三有源鳍220从第二场绝缘膜120突出的第四高度H4。
因此，在该实施例中，由NFET操作的第一有源鳍210和第二有源鳍212的沟道区小于由PFET操作的第三有源鳍220的沟道区。
因为电子在NFET中用作载流子并且空穴在PFET中用作载流子，所以如果NFET和PFET的沟道区相同，则NFET和PFET的工作特性会由于载流子的迁移率的差异而改变。
然而，在该实施例中，通过使得由NFET操作的第一有源鳍210和第二有源鳍212从第一场绝缘膜110稍微突出，并且通过使得由PFET操作的第三有源鳍220从第二场绝缘膜120显著突出，则可使得NFET与PFET之间在沟道区方面存在差异。
因此，因为可使NFET和PFET保持一致的工作特性，所以可提高半导体器件的工作特性。
再参照图4，第二上拉晶体管PU2可限定在第三栅电极253与第四有源鳍230交叉的区中。第二下拉晶体管PD2可限定在第三栅电极253与第五有源鳍240和第六有源鳍242交叉的区中。
因为第二上拉晶体管PU2可具有与上述第一上拉晶体管PU1的构造基本相同的构造，并且第二下拉晶体管PD2可具有与上述第一下拉晶体管PD1的构造基本相同的构造，所以将不重复进行描述。
如图4所示，半导体器件1可包括：第一区，其中限定了例如由NFET操作的第一下拉晶体管PD1和第二下拉晶体管PD2；和第二区，其中限定了例如由PFET操作的第一上拉晶体管PD1和第二上拉晶体管PD2。而且，此时，设置在第一区中的有源鳍(例如，210、212、240、242)之间的间隔L1可小于设置在第二区中的有源鳍(例如，220、230)之间的间隔L2。因此，设置在第一区中的有源鳍(例如，210、212、240、242)可从场绝缘膜(例如，110)突出相对小的量，而设置在第二区中的有源鳍(例如，220、230)可从场绝缘膜(例如，120)突出相对大的量。
第一导通晶体管PS1可限定在第二栅电极252与第一有源鳍210和第二有源鳍212交叉的区中。第二导通晶体管PS2可限定在第四栅电极254与第五有源鳍240和第六有源鳍242交叉的区中。
虽然未清楚地示出，但是大量触点250可形成在第一栅电极251至第四栅电极254与第一有源鳍至第六有源鳍(210、212、220、230、240、242)交叉的区的两侧上。
第一共享触点261可同时连接第三有源鳍220、第三栅极线253和布线271。第二共享触点262可同时连接第四有源鳍230、第一栅极线251和布线272。
图8是根据本发明构思的另一实施例的半导体器件的剖视图。下面，将主要描述与上述实施例的差异。
参照图8，半导体器件2的衬底和第一有源鳍至第六有源鳍与上述实施例的不同。
具体地说，由第一下拉晶体管PD1操作的第一有源鳍210a、296和第二有源鳍212a、296可包括第一化合物半导体层210a、212a和第二化合物半导体层296。
由第一上拉晶体管PU1操作的第三有源鳍220a、298可包括第一化合物半导体层220a和第三化合物半导体层298。
由第二上拉晶体管PU2操作的第四有源鳍230a、298可包括第一化合物半导体层230a和第三化合物半导体层298。
由第二下拉晶体管PD2操作的第五有源鳍240a、296和第六有源鳍242a、296可包括第一化合物半导体层240a、242a和第二化合物半导体层296。
衬底100a可与第一化合物半导体层210a、212a、220a、230a、240a、242a实质相同。也就是说，第一化合物半导体层210a、212a、220a、230a、240a、242a可包括与衬底100a相同的材料。
第一化合物半导体层210a、212a、220a、230a、240a、242a可以不同于设置在第一有源鳍和第二有源鳍的上区和第五有源鳍和第六有源鳍的上区中的第二化合物半导体层296。此外，第一化合物半导体层210a、212a、220a、230a、240a、242a可以不同于设置在第三有源鳍和第四有源鳍的上区中的第三化合物半导体层298。此外，设置在第一有源鳍和第二有源鳍的上区和第五有源鳍和第六有源鳍的上区中的第二化合物半导体层296可以不同于设置在第三有源鳍和第四有源鳍的上区中的第三化合物半导体层298。
在一些实施例中，第一化合物半导体层210a、212a、220a、230a、240a、242a可包括呈第一比率的第一半导体和第二半导体，第二化合物半导体层296可包括呈与第一比率不同的第二比率的第一半导体和第二半导体，并且第三化合物半导体层298可包括呈与第一比率和第二比率不同的第三比率的第一半导体和第二半导体。
另外，在一些其它实施例中，第一化合物半导体层210a、212a、220a、230a、240a、242a包括呈第一比率的第一半导体和第二半导体，第二化合物半导体层296包括第一半导体但不包括第二半导体，并且第三化合物半导体层298可包括呈与第一比率不同的第二比率的第一半导体和第二半导体。
在一些实施例中，第一半导体可包含例如Si，并且第二半导体可包含例如Ge。在这种情况下，第一化合物半导体层210a、212a、220a、230a、240a、242a包含Si和Ge，并且第二化合物半导体层296包含Si但不包含Ge，并且与第一化合物半导体层210a、212a、220a、230a、240a、242a相比，第三化合物半导体层298的Ge的比率可高于Si。然而，本发明构思的实施例不限于此，并且可通过另外修改来实施第一化合物半导体层至第三化合物半导体层(210a、212a、220a、230a、240a、242a、296、298)的示例。
图9是根据本发明构思的又一实施例的半导体器件的电路图。图10是根据本发明构思的又一实施例的半导体器件的布局图。
参照图9，半导体器件3的SRAM存储器单元区(图2的SMC1、SMC2)中的每一个可包括由八个晶体管组成的SRAM元件。
也就是说，SRAM存储器单元区(图2的SMC1、SMC2)中的每一个可包括并联在电源节点VDD与地节点VSS之间的第一反相器INV1和第二反相器INV2、连接至对应的反相器INV1、INV2的输出节点的第一选择晶体管PS1和第二选择晶体管PS2、由第一反相器INV1的输出控制的驱动晶体管DT以及连接至驱动晶体管DT的输出节点的导通晶体管PT。
第一选择晶体管PS1和第二选择晶体管PS2可分别连接至位线BL和互补位线BLb。第一选择晶体管PS1和第二选择晶体管PS2的栅极可连接至写字线WWL。
第一反相器INV1可包括串联在电源节点VDD与地节点VSS之间的第一上拉晶体管PU1和第一下拉晶体管PD1，第二反相器INV2可包括串联在电源节点VDD与地节点VSS之间的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可为PFET晶体管，第一下拉晶体管PD1和第二下拉晶体管PD2可为NFET晶体管。
此外，第一反相器INV1的输入节点可连接至第二反相器INV2的输出节点，第二反相器INV2的输入节点可连接至第一反相器INV的输出节点，以使得第一反相器INV1和第二反相器INV2构成单个锁存电路。
驱动晶体管DT和导通晶体管PT可用于读取存储在由第一反相器INV1和第二反相器INV2构成的锁存电路中的数据。驱动晶体管DT的栅极可连接至第一反相器INV1的输出节点，导通晶体管PT的栅极可连接至读字线RWL。驱动晶体管D1的输出可连接至地节点VSS，如图所示，并且导通晶体管PT的输出可连接至读位线RBL，如图所示。
通过这种电路构造，在根据实施例的半导体器件3中，可通过两个端口(例如，双端口)对存储在SRAM元件中的数据执行访问。
首先，通过选择写字线WWL、位线BL和互补位线BLb，可在由第一反相器INV1和第二反相器INV2构成的锁存电路上写数据，或者读取存储在锁存电路中的数据。也就是说，该路径可用作第一端口。
而且，通过选择读字线RWL和读位线RBL，可读取存储在由第一反相器INV1和第二反相器INV2构成的锁存电路中的数据。也就是说，该路径可用作第二端口。
在SRAM元件中，分别执行利用第一端口写数据的操作和利用第二端口读数据的操作。因此，可独立地执行读取存储在锁存电路中的数据的操作和在锁存电路上写数据的操作。
接着，参照图9和图10，各个SRAM存储器单元区(例如，SMC1)可包括九个有源鳍F1至F9、五个栅电极G1至G5以及多个触点300、302、304、306、308、310、312、314、316、318、320、322、324、326。
第一有源鳍F1至第九有源鳍F9可设置为在第二方向Y上延伸的形状。
第一栅电极G1与第一有源鳍F1至第三有源鳍F3重叠，并且可设置为在第一方向X上延伸的形状。第一下拉晶体管PD1限定在第一有源鳍F1和第二有源鳍F2与第一栅电极G1交叉的区中，并且第一上拉晶体管PU1可形成在第三有源鳍F3与第一栅电极G1交叉的区中。
第一下拉晶体管PD1的源极可连接至第二触点302。这里，第二触点302可连接至地节点VSS。第一上拉晶体管PU1的源极可连接至第五触点308。这里，第五触点308可连接至电源节点VDD。第一下拉晶体管PD1的漏极和第一上拉晶体管PU1的漏极可连接至第一触点300。也就是说，第一下拉晶体管PD1和第一上拉晶体管PU1可共享第一触点300。
第一有源鳍F1和第二有源鳍F2可设置为彼此间隔开第三间隔L3。这里，第三间隔L3可以不同于第四间隔L4，这将在以下描述。具体地说，第三间隔L3可小于第四间隔L4。
同时，第一选择晶体管PS1可形成在第一有源鳍F1和第二有源鳍F2与第二栅电极G2交叉的区中。第一选择晶体管PS1的漏极可连接至第一触点300。也就是说，第一下拉晶体管PD1、第一上拉晶体管PU1和第一选择晶体管PS1可共享第一触点300。第一选择晶体管PS1的源极可连接至第四触点306。而且，第四触点306可连接至位线BL。同时，第二栅电极G2可连接至第三触点304。第三触点304可连接至写字线WWL。
这里，第一下拉晶体管PD1和第一选择晶体管PS1可利用两个有源鳍F1、F2形成，并且第一上拉晶体管PU1可利用一个有源鳍F3形成。因此，第一下拉晶体管PD1和第一选择晶体管PS1的大小可大于第一上拉晶体管PU1的大小。
第六触点310可通过第三有源鳍F3连接至第一触点300。第六触点310可连接至第五栅电极G5。第五栅电极G5可设为与第四有源鳍F4至第九有源鳍F9交叉，并且具有在第一方向X上延伸的形状。
第二上拉晶体管PU2可限定在第四有源鳍F4和第五栅电极G5彼此交叉的区中，第二下拉晶体管PD2可限定在第五有源鳍F5和第六有源鳍F6与第五栅电极G5交叉的区中，并且驱动晶体管DT可限定在其中第七有源鳍F7至第九有源鳍F9与第五栅电极G5交叉的区中。
第五有源鳍F5和第六有源鳍F6可设置为彼此间隔开第三间隔L3。这里，第三间隔L3可以不同于第四间隔L4，这将在以下描述。具体地说，第三间隔L3可小于第四间隔L4。
因为第一触点300预先通过第三有源鳍F3和第六触点310连接至第五栅电极G5，所以可将第一上拉晶体管PU1、第一下拉晶体管PD1和第一选择晶体管PS1的输出施加至第二上拉晶体管PU2、第二下拉晶体管PD2和驱动晶体管DT的栅极。
第二上拉晶体管PU2的漏极和第二下拉晶体管PD2的漏极可连接至第七触点312和第十四触点326。第七触点312可连接至第一栅电极G1。因此，可将第二上拉晶体管PU2的输出和第二下拉晶体管PD2的输出施加至第一上拉晶体管PU1的栅极和第一下拉晶体管PD1的栅极。
第二上拉晶体管PU2的源极可连接至第八触点314。第八触点314可连接至电源节点VDD。第二下拉晶体管PD2的源极和驱动晶体管DT的源极可连接至第十三触点324。而且，第十三触点324可连接至地节点VSS。
第三有源鳍F3和第四有源鳍F4可设置为彼此间隔开第四间隔L4。这里，第四间隔L4可以不同于上述第三间隔L3。具体地说，第四间隔L4可大于第三间隔L3。因此，与包括在用作PFET的第一上拉晶体管PU1和第二上拉晶体管PU2中的第一有源鳍F1和第二有源鳍F2以及第五有源鳍F5和第六有源鳍F6相比，包括在用作NFET的第一下拉晶体管PD1和第二下拉晶体管PD2中的第三有源鳍F3和第四有源鳍F4可形成为从场绝缘膜进一步突出。因此，第三有源鳍F3和第四有源鳍F4中的沟道区的比率大于第一有源鳍F1和第二有源鳍F2以及第五有源鳍F5和第六有源鳍F6中的沟道区的比率，并且因此，第一上拉晶体管PU1和第二上拉晶体管PU2以及第一下拉晶体管PD1和第二下拉晶体管PD2的工作特性可一起得到改进。
第二选择晶体管PS2可形成在第五有源鳍F5和第六有源鳍F6与第三栅电极G3交叉的区中，并且导通晶体管PT可形成在第七有源鳍F7至第九有源鳍F9与第四栅电极G4交叉的区中。
第二选择晶体管PS2的源极可连接至第九触点316。第九触点316可连接至互补位线BLb。第二选择晶体管PS2的漏极可连接至第十四触点326。因为第十四触点326预先通过第四有源鳍F4连接至第七触点312，所以可将第二选择晶体管PS2的输出施加至第一上拉晶体管PU1的栅极和第一下拉晶体管PD1的栅极。同时，如图所示，第三栅电极G3可连接至第十触点318。第十触点318可连接至写字线WWL。换句话说，第十触点318和第三触点304可彼此电连接。
导通晶体管PT的源极可连接至第十一触点320。第十一触点320可连接至读位线RBL。导通晶体管PT的漏极可连接至驱动晶体管DT的漏极。
第四栅电极G4可连接至第十二触点322。第十二触点322可连接至读字线RWL。
在该实施例中，SRAM存储器单元区SMC1和SRAM存储器单元区SMC2可共享第十二触点322和第十三触点324。然而，本发明构思的实施例不限于此，并且可通过按照各种方式修改来实施这些。例如，在一些其它实施例中，SRAM存储器单元区SMC1和SRAM存储器单元区SMC2中的每一个可经另一触点连接至写字线RWL和地节点VSS中的每一个，而不用彼此共享触点。
同时，可利用三个有源鳍F7至F9形成驱动晶体管DT和导通晶体管PT，可利用两个有源鳍F5、F6形成第二下拉晶体管PD2和第二选择晶体管PS2，并且可利用一个有源鳍F4形成第二上拉晶体管PU2。因此，驱动晶体管DT和导通晶体管PT的大小可大于第二下拉晶体管PD2和第二选择晶体管PS2的大小，并且第二下拉晶体管PD2和第二选择晶体管PS2的大小可大于第二上拉晶体管PU2的大小。换句话说，设置在SRAM存储器单元区SMC1与SRAM存储器单元区SMC2之间的边界处的晶体管的大小可大于远离SRAM存储器单元区SMC1与SRAM存储器单元区SMC2之间的边界的晶体管的大小。
图11是根据本发明构思的又一实施例的半导体器件的概念图。下面，将主要描述与上述实施例的差异。
参照图11，根据实施例的半导体器件4可包括逻辑区410和SRAM形成区420。用于半导体器件4的操作的逻辑元件形成在逻辑区410中，并且SRAM元件可形成在SRAM形成区420中。
在本发明构思的一些实施例中，根据本发明构思的上述实施例的半导体器件中的任一个可设置在SRAM形成区420中。另外，在本发明构思的一些其它实施例中，根据本发明构思的上述实施例的半导体器件中的任一个可在SRAM形成区420中彼此结合地设置。
图11示出了示例逻辑区410和SRAM形成区420，但不限于此。例如，本发明构思的实施例也可应用于形成有除逻辑区410以外的存储器的区(例如，DRAM、MRAM、RRAM、PRAM等)。
图12是包括根据本发明构思的一些实施例的半导体器件的SoC系统的框图。
参照图12，SoC系统1000包括应用处理器1001和DRAM 1060。
应用处理器1001可包括中央处理单元1010、多媒体系统1020、多级连接总线1030、存储器系统1040和外围电路1050。
中央处理单元1010可执行驱动SoC系统1000所需的计算。在本发明构思的一些实施例中，中央处理单元1010可构造为包括多个核的多核环境。
在一个实施例中，例如，中央处理单元1010可具有包括SRAM的高速缓存。高速缓存可包括L1高速缓存、L2高速缓存等。例如，可采用根据本发明构思的上述实施例的半导体器件作为高速缓存的组件。
多媒体系统1020可用于在SoC系统1000中执行各种多媒体功能。多媒体系统1020可包括3D引擎模块、视频编解码器、显示系统、相机系统、后处理器等。
多级连接总线1030可用于执行中央处理单元1010、多媒体系统1020、存储器系统1040和外围电路1050的互数据通信。在本发明构思的一些实施例中，多级连接总线1030可具有多层结构。具体地说，作为多级连接总线1030的示例，可使用多层AHB(多层先进高性能总线)或多层AXI(多层先进可扩展接口)，但是本发明构思的实施例不限于此。
存储器系统1040可提供应用处理器1001连接至外部存储器(例如，DRAM 1060)以执行高速操作的环境。在本发明构思的一些实施例中，存储器系统1040可包括用于控制外部存储器(例如，DRAM 1060)的另一控制器(例如，DRAM控制器)。
外围电路1050可提供SoC系统1000平稳地连接至外部装置(例如，主板)的环境。因此，外围电路1050可设有使得连接至SoC系统1000的外部装置能够兼容的各种接口。
DRAM 1060可用作操作应用处理器1001所需的操作存储器。在本发明构思的一些实施例中，如图所示，DRAM 1060可设置在应用处理器1001以外。具体地说，DRAM 1060可按照PoP(封装件层叠)的形式与应用处理器1001封装在一起。
SoC系统1000的组件中的至少一个可包括根据本发明构思的上述实施例的半导体器件中的至少一个。
图13是包括根据本发明构思的实施例的半导体器件的电子系统的框图。
参照图13，根据本发明构思的实施例的电子系统可包括控制器1110、输入/输出装置(I/O)1120、存储器装置1130、接口1140和总线1150。控制器1110、输入/输出装置1120、存储器装置1130和/或接口1140可经总线1150结合在一起。总线1150对应于数据在其中移动的路径。
控制器1110可包括微处理器、数字信号处理器、微控制器和能够与这些元件执行相似的功能的逻辑元件中的至少一个。输入/输出装置1120可包括键区、键盘、显示装置等。存储器装置1130可存储数据和/或指令字。接口1140可执行将数据转移至通信网络或者从通信网络接收数据的功能。接口1140可为有线形式或无线形式。例如，接口1140可包括天线或者有线或无线收发器。
虽然未示出，但是电子系统1100还可包括作为操作存储器的高速DRAM和/或SDRAM，用于改进控制器1110的操作。例如，当电子系统1100包括高速SRAM时，根据本发明构思的上述实施例的半导体器件可用于这种高速SRAM中。
根据本发明构思的上述实施例的半导体器件可设置在存储器装置1130内部或者可设置为控制器1110、输入/输出装置(I/O)1120等的一部分。
电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或者可在无线环境下发送和/或接收信息的所有电子产品。
图14至图16示出了可应用根据本发明构思的实施例的半导体器件的示例半导体系统。
图14是示出平板PC 1200的图，图15是示出笔记本计算机1300的图，并且图16是示出智能电话1400的图。根据本发明构思的上述实施例的半导体器件可用于平板PC 1200、笔记本计算机1300、智能电话1400等中。
此外，本领域技术人员将会清楚的是，根据本发明构思的上述实施例的半导体器件也可应用于未示出的其它集成电路装置。
也就是说，虽然仅示出了PC 1200、笔记本计算机1300和智能电话1400作为根据上述实施例的半导体系统的示例，但是根据本发明构思的半导体系统的实施例不限于此。
在本发明构思的一些实施例中，可通过计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、无线电话、移动电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑盒子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器等来实现半导体系统。
图17至图20是示出用于制造根据本发明构思的实施例的半导体器件的方法的中间阶段图。
参照图17，提供包括第一区I和第二区II的衬底100。第一区I可为例如形成N型半导体元件的区，第二区II可为例如形成P型半导体元件的区，但是本发明构思的实施例不限于此。
衬底100可包括半导体材料。例如，半导体材料可由选自由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP构成的组中的一种或多种材料制成。
然而，本发明构思的实施例不限于这些示例，并且在一些其它实施例中，衬底100可为绝缘衬底。也就是说，衬底100可为例如SOI(绝缘体上硅)衬底。因此，如果衬底100是SOI，则可提高半导体器件的响应速度。
接着，在衬底100上形成掩模膜196。
例如，掩模膜196可包括氮化硅膜，但是本发明构思的实施例不限于此。
参照图18，对掩模膜196和衬底100进行蚀刻以形成第一有源鳍F101至第六有源鳍F106。虽然第一有源鳍F101至第六有源鳍F106的截面形状在图18中示为梯形形状，但是本发明构思的实施例不限于此。
当形成第一有源鳍F101至第六有源鳍F106时，可在第一区I中以第一间隔L1形成第一有源鳍F101和第二有源鳍F102以及第五有源鳍F105和第六有源鳍F106，并且可在第二区II中以大于第一间隔L1的第二间隔L2形成第三有源鳍F103和第四有源鳍F104。也就是说，可在作为形成N型半导体元件的区的第一区中以窄间隔L1形成有源鳍F101、F102、F105、F106，并且可在作为形成P型半导体元件的区的第二区II中以宽间隔L2形成有源鳍F105、F106。
接着，参照图19，场绝缘膜103形成在衬底100上。随后，使场绝缘膜103平坦化至去除掩模膜196。例如，场绝缘膜103可包括二氧化硅膜、氮化硅膜、氧氮化硅膜等。
接着，参照图20，蚀刻场绝缘膜(图19的103)以使得场绝缘膜(图19的103)的上表面变得低于有源鳍F101至F106的上表面。此时，因为形成在第二区II中的第三有源鳍F103与第四有源鳍F104之间的间隔L2比形成在第一区I中的第一有源鳍F101与第二有源鳍F102之间以及第五有源鳍F105与第六有源鳍F106之间的间隔L1更宽，所以场绝缘膜(图19的103)的上表面的高度可通过负载效应而改变。
具体地说，场绝缘膜(图19的103)在第一区I中被轻微地蚀刻，从而可形成第一场绝缘膜110，场绝缘膜(图19的103)在第二区II中被大量蚀刻，从而可形成第二场绝缘膜120。因此，形成在第一区I中的第一有源鳍F101和第二有源鳍F102以及第五有源鳍F105和第六有源鳍F106可从第一场绝缘膜110突出第三高度H3，形成在第二区II中的第三有源鳍F103和第四有源鳍F104可从第二场绝缘膜120突出比第三高度H3更高的第四高度H4。
在一些实施例中，第一区I可为形成SRAM的下拉晶体管的NFET区，并且第二区II可为形成SRAM的上拉晶体管的PFET区，但是本发明构思的实施例不限于此。
图21和图22是示出用于制造根据本发明构思的另一实施例的半导体器件的方法的中间阶段图。下面，将主要描述与上述实施例的差异。
参照图21，提供第一化合物半导体层100a，其包括第一区I和第二区II。这里，第一区I可为例如形成N型半导体元件的区，第二区II可为例如形成P型半导体元件的区，但是本发明构思的实施例不限于此。
例如，第一化合物半导体层100a可包含SiGe，但是本发明构思的实施例不限于该示例。
接着，将第二化合物半导体层296形成在第一区I上，并且将第三化合物半导体层298形成在第二区II上。
在一些实施例中，第二化合物半导体层296可包括呈不同比率的第一化合物半导体层100a与半导体材料。此外，第三化合物半导体层298可包括呈不同比率的第一化合物半导体层100a和第二化合物半导体层296与半导体材料。
例如，当第一化合物半导体层100a包含SiGe时，第二化合物半导体层296包含Si而不包含Ge，并且与第一化合物半导体层100a相比，第三化合物半导体层298的Ge的比率高于Si。然而，本发明构思的实施例不限于此，并且可通过按照各种方式修改来实施。
接着，将掩模膜196形成在衬底100上。例如，掩模膜196可包括氮化硅膜，但是本发明构思的实施例不限于此。
接着，参照图22，蚀刻掩模膜196和第一化合物半导体层至第三化合物半导体层(100a、296、298)，以形成第一有源鳍F201至第六有源鳍F206。
当形成第一有源鳍F201至第六有源鳍F206时，第一有源鳍F201和第二有源鳍F202以及第五有源鳍F205和第六有源鳍F206可以第一间隔L1形成在第一区I中，第三有源鳍F203和第四有源鳍F204可以第二间隔L2形成在第二区II中，第二间隔L2大于第一间隔L1。也就是说，在作为形成N型半导体元件的区的第一区I中，可以窄间隔L1形成有源鳍F201、F202、F205、F206，并且在作为形成P型半导体元件的区的第二区II中，可以宽间隔L2形成有源鳍F205、F206。
此时，形成在第一区I中的有源鳍F201、F202、F205、F206可包括：下区，其包括第一化合物半导体层100a；以及上区，其包括第二化合物半导体层296。此外，形成在第二区II中的有源鳍F203、F204可包括：下区，其包括第一化合物半导体层100a；以及上区，其包括第三化合物半导体层298。
然后，因为上面已完整地描述了在第一化合物半导体层100a上形成场绝缘膜(图19的103)以形成彼此具有不同高度的第一场绝缘膜(图20的110)和第二场绝缘膜(图20的120)的处理，所以将不提供重复描述。
作为具体实施方式的总结，本领域技术人员应该理解，在不实质脱离本公开的原理的情况下，可对优选实施例作出许多改变和修改。因此，本公开的所公开的实施例仅用作一般和描述性的意义，而非用于限制的目的。

Claims (20)

1.一种半导体器件，包括：
第一有源鳍至第四有源鳍，它们彼此并排在第一方向上纵向延伸；以及
场绝缘膜，其覆盖第一有源鳍至第四有源鳍的下部；
其中，第一有源鳍和第二有源鳍从场绝缘膜突出第一高度，
其中，第三有源鳍从场绝缘膜突出与第一高度不同的第二高度，
其中，第一有源鳍与第二有源鳍之间的间隔不同于第三有源鳍与第四有源鳍之间的间隔，
其中，场绝缘膜在第一有源鳍和第二有源鳍处的高度不同于场绝缘膜在第三有源鳍和第四有源鳍处的高度，
其中，第一有源鳍和第二有源鳍分别包括第一化合物半导体层和第二化合物半导体层，
其中，第三有源鳍和第四有源鳍分别包括第一化合物半导体层和第三化合物半导体层，
其中，场绝缘膜暴露出第二化合物半导体层的侧表面的一部分，并且完全暴露出第三化合物半导体层的侧表面，并且
其中，所述第二化合物半导体层的底表面与所述第三化合物半导体层的底表面形成在同一平面上。
2.根据权利要求1所述的半导体器件，其中，第一高度低于第二高度。
3.根据权利要求1所述的半导体器件，其中，第三有源鳍和第四有源鳍的长度不同于第一有源鳍和第二有源鳍的长度。
4.根据权利要求1所述的半导体器件，还包括：
第一栅电极，其在与第一方向交叉的第二方向上延伸，并且与第一有源鳍至第四有源鳍交叉；
第二栅电极，其在第二方向上延伸以与第三有源鳍和第四有源鳍交叉而不与第一有源鳍和第二有源鳍交叉，并且第二栅电极在第一方向上与第一栅电极间隔开。
5.根据权利要求4所述的半导体器件，其中，第一有源鳍和第二有源鳍与第一栅电极交叉以限定第一晶体管，
第三有源鳍与第一栅电极交叉以限定第二晶体管，并且
第四有源鳍与第二栅电极交叉以限定第三晶体管。
6.根据权利要求5所述的半导体器件，其中，第一晶体管的导电类型不同于第二晶体管和第三晶体管的导电类型。
7.根据权利要求6所述的半导体器件，其中，第一晶体管的导电类型是N型，并且第二晶体管和第三晶体管的导电类型是P型。
8.根据权利要求4所述的半导体器件，还包括：
第五有源鳍和第六有源鳍，它们与第一有源鳍至第四有源鳍并排在第一方向上延伸，
其中，第二栅电极与第五有源鳍和第六有源鳍交叉。
9.根据权利要求8所述的半导体器件，其中，第五有源鳍与第六有源鳍之间的间隔不同于第三有源鳍与第四有源鳍之间的间隔。
10.根据权利要求8所述的半导体器件，还包括：
杂质外延层，其形成在第一有源鳍至第六有源鳍上，
其中，形成在第一有源鳍和第二有源鳍以及第五有源鳍和第六有源鳍上的杂质外延层的导电类型不同于形成在第三有源鳍和第四有源鳍上的杂质外延层的导电类型。
11.根据权利要求4所述的半导体器件，还包括：
存储器单元阵列区；以及
外围区，
其中，存储器单元阵列区包括多个存储器单元区，并且
存储器单元区中的每一个包括第一有源鳍至第四有源鳍以及第一栅电极和第二栅电极。
12.一种半导体器件，包括：
第一节点，其构造为接收第一电压；
第二节点，其构造为接收与第一电压不同的第二电压；以及
上拉晶体管和下拉晶体管，它们串联在第一节点与第二节点之间，
其中，下拉晶体管包括：第一有源鳍，其从场绝缘膜突出第一高度并且在第一方向上纵向延伸；以及第一栅电极，其在与第一方向交叉的第二方向上延伸并且设置在第一有源鳍上，
其中，上拉晶体管包括：第二有源鳍，其从场绝缘膜突出与第一高度不同的第二高度并且在第一方向上纵向延伸；以及第二栅电极，其在第二方向上延伸并且设置在第二有源鳍上，
其中，场绝缘膜在第一有源鳍处的高度不同于场绝缘膜在第二有源鳍处的高度，
其中，第一有源鳍包括第一化合物半导体层和第二化合物半导体层，
其中，第二有源鳍包括第一化合物半导体层和第三化合物半导体层，
其中，场绝缘膜暴露出第二化合物半导体层的侧表面的一部分，并且完全暴露出第三化合物半导体层的侧表面，并且
其中，所述第二化合物半导体层的底表面与所述第三化合物半导体层的底表面形成在同一平面上。
13.根据权利要求12所述的半导体器件，其中，第一高度低于第二高度。
14.根据权利要求12所述的半导体器件，其中，第二有源鳍和第一有源鳍设置为彼此分离，并且
第一栅电极延伸至第二栅电极。
15.根据权利要求14所述的半导体器件，其中，第一有源鳍包括彼此分离以彼此并排在第一方向上延伸的第三有源鳍和第四有源鳍。
16.根据权利要求12所述的半导体器件，其中，第一有源鳍包括彼此并排在第一方向上延伸的第三有源鳍和第四有源鳍，
第二有源鳍包括彼此并排在第一方向上延伸的第五有源鳍和第六有源鳍，并且
第三有源鳍与第四有源鳍之间的间隔不同于第五有源鳍与第六有源鳍之间的间隔。
17.根据权利要求16所述的半导体器件，其中，第三有源鳍与第四有源鳍之间的间隔小于第五有源鳍与第六有源鳍之间的间隔。
18.一种半导体器件，包括：
衬底，其包括第一区和第二区；
第一有源鳍和第二有源鳍，它们在第一区中彼此并排在第一方向上纵向延伸；
第三有源鳍和第四有源鳍，它们在第二区中彼此并排在第一方向上纵向形成；
场绝缘膜，其覆盖第一有源鳍至第四有源鳍的下部；以及
栅电极，其在与第一方向交叉的第二方向上延伸，
其中，第一有源鳍和第二有源鳍包括第一化合物半导体层和第二化合物半导体层，第二化合物半导体层设置在第一化合物半导体层上并且与第一化合物半导体层不同，
其中，第三有源鳍和第四有源鳍包括第一化合物半导体层和第三化合物半导体层，第三化合物半导体层设置在第一化合物半导体层上并且与第一化合物半导体层和第二化合物半导体层不同，
其中，第一有源鳍和第二有源鳍从场绝缘膜突出的第一高度不同于第三有源鳍和第四有源鳍从场绝缘膜突出的第二高度，
其中，场绝缘膜在第一有源鳍和第二有源鳍处的高度不同于场绝缘膜在第三有源鳍和第四有源鳍处的高度，
其中，场绝缘膜暴露出第二化合物半导体层的侧表面的一部分，并且完全暴露出第三化合物半导体层的侧表面，并且
其中，所述第二化合物半导体层的底表面与所述第三化合物半导体层的底表面形成在同一平面上。
19.根据权利要求18所述的半导体器件，其中，第一化合物半导体层包括呈第一比率的第一半导体和第二半导体，
第二化合物半导体层包括呈第二比率的第一半导体和第二半导体，第二比率不同于第一比率，并且
第三化合物半导体层包括呈第三比率的第一半导体和第二半导体，第三比率不同于第一比率和第二比率。
20.根据权利要求18所述的半导体器件，还包括：
第一导电杂质外延层，其形成在第一有源鳍和第二有源鳍上，并且具有第一导电类型；以及
第二导电杂质外延层，其形成在第三有源鳍和第四有源鳍上，并且具有与第一导电类型不同的第二导电类型。
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