KR20150007906A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 제1 전압이 제공되는 제1 파워 레일과, 제1 불순물 영역을 접속되는 제1 소오스 전극, 제1 전압과 다른 제2 전압이 제공되는 제2 파워 레일과, 제2 불순물 영역에 접속되는 제2 소오스 전극, 제1 및 제2 불순물 영역 상에 제1 방향으로 연장되어 형성된 게이트 전극, 제1 불순물 영역 상에 형성된 제1 드레인 전극, 제2 불순물 영역 상에 형성된 제2 드레인 전극, 및 제1 드레인 전극과 제2 드레인 전극에 접속되고, 폐루프를 형성하는 연결 배선을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
일렉트로 마이그레이션(EM; Electro Migration)은 배선 등에서, 캐리어(carrier)에 의해 전극을 구성하는 원자가 이동하는 현상을 의미한다. 이렇게 전극을 구성하는 원자가 이동하게 되면, 배선 내에 보이드(void) 등이 발생될 수 있어, 배선의 전기 전도성이 약화될 수 있다.
따라서, 이러한 일렉트로 마이그레이션을 줄이기 위한 연구가 활발하게 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 일렉트로 마이그레이션이 저감된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 일렉트로 마이그레이션이 저감된 반도체 장치를 제조하는 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 전압이 제공되는 제1 파워 레일과, 제1 불순물 영역을 접속되는 제1 소오스 전극, 제1 전압과 다른 제2 전압이 제공되는 제2 파워 레일과, 제2 불순물 영역에 접속되는 제2 소오스 전극, 제1 및 제2 불순물 영역 상에 제1 방향으로 연장되어 형성된 게이트 전극, 제1 불순물 영역 상에 형성된 제1 드레인 전극, 제2 불순물 영역 상에 형성된 제2 드레인 전극, 및 제1 드레인 전극과 제2 드레인 전극에 접속되고, 폐루프를 형성하는 연결 배선을 포함한다.
본 발명의 몇몇 실시예에서, 상기 연결 배선은, 상기 제1 및 제2 소오스 전극, 게이트 전극, 제1 및 제2 드레인 전극보다 높게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 연결 배선은, U형상으로 형성된 제1 연결 배선과, 상기 제1 방향으로 연장되어 형성된 제2 연결배선을 포함하고, 상기 제2 연결 배선은, 상기 제1 연결 배선보다 높게 형성될 수 있다. 본 발명의 몇몇 실시예에서, 상기 제1 연결 배선은, 상기 제1 및 제2 드레인 전극의 일측으로 연장되어 형성된 제3 연결 배선과, 상기 제1 및 제2 드레인 전극의 타측으로 연장되어 형성된 제4 연결 배선을 포함하고, 상기 제4 연결 배선은 상기 제3 연결 배선보다 높게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 불순물 영역은 N형 불순물 영역을 포함하고, 상기 제2 불순물 영역은 P형 불순물 영역을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 전압은 전원 전압을 포함하고, 상기 제2 전압은 접지 전압을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 기판으로부터 돌출되어 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 액티브 핀을 더 포함하고, 상기 제1 및 제2 불순물 영역은 상기 액티브 핀 내에 형성될 수 있다. 본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 게이트 전극과 상기 액티브 핀 사이에 형성된 게이트 절연막과, 상기 게이트 전극의 일 측에 배치된 액티브 핀 상에 형성된 스페이서를 더 포함하되, 상기 게이트 절연막은, 상기 스페이서의 측벽을 따라 상부로 연장될 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 브리지(bridge) 배선을 더 포함하되, 상기 연결 배선은, 폐루프를 형성하는 제1 연결 배선과, 상기 제1 연결 배선과 분리되어 폐루프를 형성하는 제2 연결 배선을 포함하고, 상기 브리지 배선은 상기 제1 연결 배선과 상기 제2 연결 배선에 접속될 수 있다. 본 발명의 몇몇 실시예에서, 상기 브리지 배선은 상기 제1 및 제2 연결 배선보다 높게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제1 드레인 전극과 상기 제2 드레인 전극에 접속되고, U형상으로 형성된 연결 배선과, 상기 폐루프를 형성하는 연결 배선과 상기 U형상으로 형성된 연결 배선에 접속되는 브리지 배선을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 트랜지스터; 상기 제1 트랜지스터와 다른 제2 트랜지스터; 및 상기 제1 및 제2 트랜지스터의 출력단과 회로 요소(circuit element)에 접속되고, 폐루프(closed loop)를 형성하는 연결 배선을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 PMOS 트랜지스터를 포함하고, 상기 제2 트랜지스터는 NMOS 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터의 소오스 전극에는 제1 전압이 제공되고, 상기 제2 트랜지스터의 소오스 전극에는 상기 제1 전압과 다른 제2 전압이 제공될 수 있다. 본 발명의 몇몇 실시예에서, 상기 제1 전압은 전원 전압을 포함하고, 상기 제2 전압은 접지 전압을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 회로 요소는 저항, 커패시터, 인덕터, 다이오드, 트랜지스터 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는, 제1 전압이 인가되는 제1 파워 레일과 상기 제1 전압과 다른 제2 전압이 인가되는 제2 파워 레일 사이에, 직렬 접속될 수 있다. 본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는, 서로 병렬 연결된 복수의 제1 트랜지스터를 포함하고, 상기 제2 트랜지스터는, 서로 병렬 연결된 복수의 제2 트랜지스터를 포함할 수 있다. 본 발명의 몇몇 실시예에서, 상기 제1 전압은 전원 전압을 포함하고, 상기 제2 전압은 접지 전압을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는 인버터(inverter)를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 입력 신호의 전압 레벨을 반전시켜 출력하는 인버터; 상기 인버터의 출력을 제공받는 회로 요소; 및 상기 인버터의 출력을 상기 회로 요소에 제공하되, 폐루프를 형성하는 연결 배선을 포함한다.
본 발명의 몇몇 실시예에서, 상기 인버터는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하고, 상기 연결 배선은 상기 PMOS 트랜지스터와 NMOS 트랜지스터 보다 높게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 회로 요소는, 비트 라인에 접속된 제1 단과, 상기 인버터의 출력에 접속된 제2 단과, 워드 라인에 접속된 게이트 단을 포함하는 패스 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, SRAM(Static Random Access Memory)을 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 스탠다드 셀(standard cell)을 준비하고, 상기 스탠다드 셀을 이용하여 반도체 장치를 제조하는 것을 포함하되, 상기 스탠다드 셀은, PMOS 트랜지스터와, NMOS 트랜지스터와, 상기 PMOS 및 NMOS 트랜지스터의 출력단과 회로 요소(circuit element)에 접속되고, 폐루프(closed loop)를 형성하는 연결 배선을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 레이아웃도이다.
도 2는 도 1의 드레인 전극과 연결 배선만을 도시한 부분 레이아웃도이다.
도 3은 도 1의 A-A선을 따라 절단한 단면도이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 회로도이다.
도 5는 도 4에 도시된 회로의 상세 회로도이다.
도 6 및 도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면들이다.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 9는 도 8의 B1 영역에 대한 부분 사시도이다.
도 10은 본 발명의 제3 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 11은 도 10의 B2 영역에 대한 부분 사시도이다.
도 12는 본 발명의 제4 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 13은 본 발명의 제5 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 14는 본 발명의 제6 실시예에 따른 반도체 장치의 레이아웃도이다.
도 15는 도 14의 C영역에 대한 부분 사시도이다.
도 16은 도 15의 D-D선을 따라 절단한 단면도이다.
도 17는 도 15의 E-E선을 따라 절단한 단면도이다.
도 18은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 19는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 무선 통신 디바이스를 도시한 블록도이다.
도 21a는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 21b는 도 21a의 중앙처리부의 개략적인 구성을 도시한 블록도이다.
도 21c는 도 21a의 반도체 장치가 패키징된 모습을 도시한 도면이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 23 내지 도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 26은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 레이아웃도이다. 도 2는 도 1의 드레인 전극과 연결 배선만을 도시한 부분 레이아웃도이다. 도 3은 도 1의 A-A선을 따라 절단한 단면도이다. 도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 회로도이다. 도 5는 도 4에 도시된 회로의 상세 회로도이다.
이하에서는 본 실시예에 따른 반도체 장치(1)의 일 예로, 인버터(inverter)를 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다.
도 1 내지 도 5를 참조하면, 반도체 장치(1)는, 제1 및 제2 불순물 영역(12, 14), 게이트 전극(22), 제1 및 제2 소오스 전극(24a, 24b), 제1 및 제 드레인 전극(26a, 26b), 및 연결 배선(64)을 포함한다.
제1 불순물 영역(12)과 제2 불순물 영역(14)은 도시된 것과 같이 X방향으로 연장된 형상으로 형성될 수 있다. 이러한 제1 불순물 영역(12)과 제2 불순물 영역(14)은 기판 내부 또는 상부에 형성될 수 있다. 이 때, 제1 불순물 영역(12)과 제2 불순물 영역(14)이 형성되는 기판은 반도체 기판일 수 있다. 이러한 반도체 기판은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다.
한편, 본 발명의 몇몇 실시예에서, 제1 불순물 영역(12)과 제2 불순물 영역(14)은 반도체 물질로 이루어진 에피층(epitaxial layer)일 수 있다. 이 때, 이러한 에피층은 예를 들어 절연 기판 상에 형성될 수 있다. 다시 말해, 제1 불순물 영역(12)과 제2 불순물 영역(14)은 SOI(Silicon On Insulator)로도 구성될 수 있다.
이렇게 제1 불순물 영역(12)과 제2 불순물 영역(14)이 SOI로 구성될 경우, 반도체 장치(1)의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다.
본 실시예에서, 제1 불순물 영역(12)과 제2 불순물(14) 영역은 서로 다른 도전형을 가질 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 제1 불순물 영역(12)은 N형 불순물 영역을 포함하고, 제2 불순물 영역(14)은 P형 불순물 영역을 포함할 수 있다.
제1 및 제2 불순물 영역(12, 14) 상에는 Y방향으로 연장되어 형성된 게이트 전극(22)이 배치될 수 있다. 게이트 전극(22)은 도시된 것과 같이, 제1 및 제2 불순물 영역(12, 14)을 가로지르도록 배치될 수 있다.
게이트 전극(22)은 도전 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 게이트 전극(22)은 폴리 실리콘을 포함할 수 있다. 또한, 본 발명의 다른 몇몇 실시예에서, 게이트 전극(22)은 메탈을 포함할 수도 있다.
게이트 전극(22)과 제1 및 제2 불순물 영역(12, 14) 사이에는 게이트 절연막(20)이 형성될 수 있다. 이러한 게이트 절연막(20)은 산화막으로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 게이트 절연막(20)은 예를 들어, SiO2, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
게이트 전극(22)은 소자 분리막(16)에 의해 서로 분리될 수 있다. 이러한 소자 분리막(16)은 제1 및 제2 불순물 영역(12, 14) 내에 형성될 수 있다. 본 발명의 몇몇 실시예에서, 소자 분리막(16)은 얕은 소자 분리막(STI; Shallow Trench Isolation)을 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 본 발명의 다른 몇몇 실시예에서, 소자 분리막(16)은 깊은 소자 분리막(DTI; Deep Trench Isolation)을 포함할 수도 있다.
게이트 전극(22)의 일 측에 배치된 제1 및 제2 불순물 영역(12, 14) 내에는 소오스 영역(17)이 형성될 수 있다. 그리고, 게이트 전극(22)의 타 측에 배치된 제1 및 제2 불순물 영역(12, 14) 내에는 드레인 영역(18)이 형성될 수 있다.
본 발명의 몇몇 실시예에서, 제1 불순물 영역(12) 내에 형성된 소오스 영역(17)과 드레인 영역(18)은 P형 불순물을 포함하고, 제2 불순물 영역(14) 내에 형성된 소오스 영역(17)과 드레인 영역(18)은 N형 불순물을 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 상기 도전형은 얼마든지 변형될 수 있다.
게이트 전극(22)의 양측에는 스페이서(21)가 배치될 수 있다. 본 발명의 몇몇 실시예에서, 스페이서(21)는 예를 들어, 질화막을 포함할 수 있다. 구체적으로, 스페이서(21)는 예를 들어, 실리콘 질화막(SiN)을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 3에는 스페이서(21)의 형상이 기둥 형상인 것만 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 필요에 따라 스페이서(21)의 형상은 이와 달리 L자형 등으로 얼마든지 변형될 수 있다.
제1 및 제2 불순물 영역(12, 14) 내에 형성된 소오스 영역(17), 드레인 영역(18), 게이트 절연막(20), 및 게이트 전극(22)은 하나의 트랜지스터(TR)를 구성할 수 있다. 따라서, 앞서 설명한 것과 같이, 제1 불순물 영역(12) 내에 형성된 소오스 영역(17)과 드레인 영역(18)이 P형 불순물을 포함하고, 제2 불순물 영역(14) 내에 형성된 소오스 영역(17)과 드레인 영역(18)이 N형 불순물을 포함하는 경우, 제1 불순물 영역(12) 상에는 PMOS 트랜지스터가 형성되고, 제2 불순물 영역(14) 상에는 NMOS 트랜지스터가 형성될 수 있다.
비록 도 1, 도 4 및 도 5에서는 제1 불순물 영역(12) 상에 8개의 PMOS 트랜지스터(MP1~MP8)가 형성되고, 제2 불순물 영역(14) 상에 8개의 NMOS 트랜지스터(MN1~MN8)가 형성된 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 인버터의 성능에 따라 형성되는 트랜지스터의 개수는 이와 다르게 얼마든지 변형될 수 있다.
제1 소오스 전극(24a)은 제1 불순물 영역(12) 내에 형성된 소오스 영역(17)에 접속되어 게이트 전극(22)의 일측에 형성될 수 있다. 이러한 제1 소오스 전극(24a)은, 파워 레일 컨택(34)을 통해 제1 전압(VDD)이 제공되는 제1 파워 레일(44)과 접속될 수 있다. 이에 따라, 제1 소오스 전극(24a)은 제1 전압(VDD)이 제공되는 제1 파워 레일(44)과 제1 불순물 영역(12) 내에 형성된 소오스 영역(17)을 전기적으로 접속시킬 수 있다.
제2 소오스 전극(24b)은 제2 불순물 영역(14) 내에 형성된 소오스 영역(17)에 접속되어 게이트 전극(22)의 일측에 형성될 수 있다. 이러한 제2 소오스 전극(24b)은, 파워 레일 컨택(34)을 통해 제2 전압(VSS)이 제공되는 제2 파워 레일(46)과 접속될 수 있다. 이에 따라, 제2 소오스 전극(24b)은 제2 전압(VSS)이 제공되는 제2 파워 레일(46)과 제2 불순물 영역(14) 내에 형성된 소오스 영역(17)을 전기적으로 접속시킬 수 있다.
본 발명의 몇몇 실시예에서, 제1 파워 레일(44)에 제공되는 제1 전압(VDD)은 전원 전압을 포함하고, 제2 파워 레일(46)에 제공되는 제2 전압(VSS)은 접지 전압을 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 이는 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 다른 몇몇 실시예에서, 제1 파워 레일(44)에 제공되는 제1 전압(VDD)은 제1 전원 전압을 포함하고, 제2 파워 레일(46)에 제공되는 제2 전압(VSS)은 제1 전원 전압 보다 작은 제2 전원 전압을 포함할 수도 있다.
제1 드레인 전극(26a)은, 제1 불순물 영역(12) 내에 형성된 드레인 영역(18)에 접속되어 게이트 전극(22)의 타측에 형성될 수 있다. 이러한 제1 드레인 전극(26a)은, 드레인 컨택(36)을 통해 연결 배선(interconnection line)(64)에 접속될 수 있다.
제2 드레인 전극(26b)은, 제2 불순물 영역(14) 내에 형성된 드레인 영역(18)에 접속되어 게이트 전극(22)의 타측에 형성될 수 있다. 이러한 제2 드레인 전극(26b) 역시 드레인 컨택(36)을 통해 연결 배선(64)에 접속될 수 있다.
한편, 제1 및 제2 소오스 전극(24a, 24b)과 제1 및 제2 드레인 전극(26a, 26b)은 도 3에 도시된 것과 같이 제1 층간 절연막(28)을 통해 서로 절연될 수 있다. 그리고, 드레인 컨택(36)은 제2 층간 절연막(38)을 통해 제1 및 제2 파워 레일(44, 46), 게이트 컨택(32), 분배 배선(distribution line)(42), 및 입력 컨택(52) 등과 서로 절연될 수 있다.
게이트 전극(22)은 게이트 컨택(32)을 통해 분배 배선(42)에 전기적으로 접속될 수 있다. 그리고, X방향으로 연장되어 형성된 분배 배선(42)은 입력 컨택(52)을 통해 입력 배선(input line)(62)에 전기적으로 접속될 수 있다.
본 발명의 몇몇 실시예에서, 입력 배선(62), 입력 컨택(52), 분배 배선(42), 게이트 컨택(32), 연결 배선(64), 드레인 컨택(36)은 도전성 물질을 포함할 수 있다. 이러한 도전성 물질의 예로는 메탈을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서 입력 배선(62)과 연결 배선(64)은 서로 동일한 높이에 형성될 수 있다. 그리고, 분배 배선(42), 제1 및 제2 파워 레일(44, 46)은 서로 동일한 높이에 형성될 수 있다. 이 때, 입력 배선(62)과 연결 배선(64)은 분배 배선(42), 제1 및 제2 파워 레일(44, 46) 보다 입력 컨택(52)의 높이만큼 높게 형성될 수 있다.
한편, 게이트 전극(22), 제1 및 제2 소오스 전극(24a, 24b), 제1 및 제2 드레인 전극(26a, 26b)은, 서로 동일한 높이에 형성될 수 있다. 이 때, 분배 배선(42), 제1 및 제2 파워 레일(44, 46)은, 게이트 전극(22), 제1 및 제2 소오스 전극(24a, 24b), 제1 및 제2 드레인 전극(26a, 26b) 보다, 게이트 컨택(32) 또는 파워 레일 컨택(34)의 높이만큼 높게 형성될 수 있다.
한편, 입력 배선(62)과 연결 배선(64)은, 게이트 전극(22), 제1 및 제2 소오스 전극(24a, 24b), 제1 및 제2 드레인 전극(26a, 26b) 보다, 드레인 컨택(36)의 높이만큼 높게 형성될 수 있다. 따라서, 드레인 컨택(36)의 높이는 게이트 컨택(32) 또는 파워 레일 컨택(34)의 높이보다 클 수 있다.
연결 배선(64)에는 회로 요소(72)가 전기적으로 접속될 수 있다. 비록 도면에 상세하게 도시하지는 않았으나, 이러한 회로 요소(72)는 연결 배선(64)에 비아(via)등으로 구성된 컨택(미도시)을 통해 접속될 수도 있고, 연결 배선(64)의 일부가 X방향으로 도시된 것보다 연장되어 회로 요소(72)에 접속될 수도 있다. 즉, 본 실시예에서, 연결 배선(64)에 회로 요소(72)가 접속되는 방법은 제한되지 않는다.
이러한 회로 요소(72)는 수동 회로 요소(passive circuit element)와 능동 회로 요소(active circuit element)를 포함할 수 있다. 수동 회로 요소의 예로는, 저항, 커패시커, 인덕터 등을 들 수 있고, 능동 회로 요소의 예로는, 다이오드 트랜지스터 등을 들 수 있으나, 본 발명이 이러한 예시에 제한되는 것은 아니다.
도 4를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 전압(VDD)과 제2 전압(VSS)에 의해 구동되는 인버터로 표현될 수 있다. 따라서, 입력 배선(62)에 제공된 입력 신호는 그 전압 레벨이 반전된 출력 신호로 생성되어 연결 배선(64)에 제공될 수 있다. 그리고, 이러한 출력 신호는, 폐루프(closed loop)로 형성된 연결 배선(64)을 거쳐 회로 요소(72)에 제공될 수 있다.
구체적으로, 도 5를 참조하면, 입력 배선(62)에 제공된 입력 신호의 전압 레벨은, 8개의 PMOS 트랜지스터(MP1~MP8)와 8개의 NMOS 트랜지스터(MN1~MN8)로 구성된 인버터에 의해 그 전압 레벨이 반전되어 출력 신호로 출력된다. 그리고, 이러한 출력 신호는 폐루프로 형성된 연결 배선(64)을 거쳐 회로 요소(72)에 제공되게 될 수 있다.
본 실시예에 따른 반도체 장치(1)에서는, 연결 배선(64)을 이와 같이 폐루프로 형성함으로써, 반도체 장치(1) 내의 일렉트로 마이그레이션을 저감시킬 수 있게 된다. 이하, 도 6 및 도 7을 참조하여, 이에 대해 보다 구체적으로 설명하도록 한다.
도 6 및 도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면들이다.
먼저, 도 6은 앞서 설명한 본 발명의 제1 실시예에 따른 반도체 장치(1)와 달리 연결 배선(96)이 폐루프를 형성하지 않는 반도체 장치(9a)에서의 전류 흐름을 도시한 도면이다. 도 6을 참조하면, 제1 및 제2 드레인 전극(91a, 91b)으로부터 드레인 컨택(92)을 통해 제공된 전류(I1)는 연결 배선(96) 내에서 도시된 것과 같이 한 방향으로만 흐르게 된다. 이에 따라, 연결 배선(96)을 구성하는 원자들은 반도체 장치(9a)가 동작하는 동안 한 방향(점선으로 도시된 방향)으로 지속적으로 힘을 받게 된다. 이렇게 연결 배선(96)을 구성하는 원자들이 한 방향(점선으로 도시된 방향)으로 지속적으로 힘을 받게되면, 연결 배선(96) 내에서 일렉트로 마이그레이션에 의한 보이드가 발생될 가능성이 높아지게 된다.
하지만, 도 7에 도시된 본 발명의 제1 실시예에 따른 반도체 장치(1)와 같이, 연결 배선(64)이 폐루프를 형성하도록 형성되면, 반도체 장치(1) 내에서의 전류 흐름이 분산되게 된다. 구체적으로, 도 7을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서는, 제1 및 제2 드레인 전극(26a, 26b)으로부터 드레인 컨택(36)을 통해 제공된 전류(I2, I3)가 연결 배선(64) 내에서 도시된 것과 같이 양 방향으로 분산되어 흐르게 된다. 이에 따라, 연결 배선(64)을 구성하는 원자들이 받는 힘은 앞서 설명한 반도체 장치(9a)의 경우에 비해 줄어들게 된다. 그리고 경우에 따라, 연결 배선(64)을 구성하는 일부 원자들은 반도체 장치(1)가 동작하는 동안 양 방향(점선으로 도시된 방향)으로 힘을 받게 된다. 따라서, 앞서 설명한 연결 배선이 폐루프를 형성하지 않는 경우에 비해, 연결 배선(64) 내에서 일렉트로 마이그레이션에 의한 보이드가 발생될 가능성이 매우 낮아지게 된다.
다음 도 8 및 도 9를 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치의 부분 레이아웃도이다. 도 9는 도 8의 B1 영역에 대한 부분 사시도이다. 이하에서는 앞서 설명한 실시예를 설명하면서 이미 설명한 내용에 대해서는 중복된 설명을 생략하고, 차이점을 위주로 설명하도록 한다.
도 8 및 도 9를 참조하면, 본 실시예에 따른 반도체 장치(2)의 연결 배선(66a, 66b)은 제1 연결 배선(66a)과 제2 연결 배선(66b)을 포함할 수 있다.
제1 연결 배선(66a)은 도시된 것과 같이 드레인 컨택(36)을 통해 제1 및 제2 드레인 전극(26, 26b)에 접속될 수 있다. 이러한 제1 연결 배선(66a)의 형상은 도시된 것과 같이 U형상일 수 있다. 구체적으로, 제1 연결 배선(66a)의 형상은 도시된 것과 같이 옆으로 누운 U형상일 수 있다.
제2 연결 배선(66b)은 제1 컨택(65)을 통해 제1 연결 배선(66a)에 접속될 수 있다. 이러한 제2 연결 배선(66b)은 도시된 것과 같이 Y방향으로 연장되어 형성될 수 있다. 제1 연결 배선(66a)이 제2 연결 배선(66b)과 제1 컨택(65)을 통해 접속됨으로써, 본 실시예에 따른 반도체 장치(2)의 연결 배선(66a, 66b)은 폐루프를 형성할 수 있다.
본 발명의 몇몇 실시예에서, 제2 연결 배선(66b)은 제1 연결 배선(66a)보다 높게 형성될 수 있다. 구체적으로, 제2 연결 배선(66b)은 제1 연결 배선(66a)보다 제1 컨택(65)의 높이만큼 높게 형성될 수 있다. 비록 도 9에서는 이해의 편의를 위해 층간 절연막을 생략하고 도시하였으나, 제1 및 제2 연결 배선(66a, 66b)과 제1 컨택(65)은 층간 절연막으로 둘러싸여 형성될 수 있다.
본 실시예에 따른 반도체 장치(2)에서도, 연결 배선(66a, 66b)이 폐루프를 형성하므로, 앞서 설명한 것과 같이 연결 배선(66a, 66b) 내에 일렉트로 마이그레이션이 저감될 수 있다. 나아가, 본 실시예에 따른 반도체 장치(2)에서는, 제2 연결 배선(66b) 하부에 제1 연결 배선(66a)과 접속되지 않는 독립적인 배선을 추가로 형성할 수 있는 장점이 있다.
다음 도 10 및 도 11을 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 10은 본 발명의 제3 실시예에 따른 반도체 장치의 부분 레이아웃도이다. 도 11은 도 10의 B2 영역에 대한 부분 사시도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 10 및 도 11을 참조하면, 본 실시예에 따른 반도체 장치(3)의 연결 배선(68a, 68b, 68c)은 제3 연결 배선(68a), 제4 연결 배선(68b), 및 제5 연결 배선(68c)을 포함할 수 있다.
제3 연결 배선(68a)은 도시된 것과 같이 드레인 컨택(36)을 통해 제1 및 제2 드레인 전극(26, 26b)에 접속될 수 있다. 제3 연결 배선(68a)은 도시된 것과 같이 제1 및 제2 드레인 전극(26, 26b)의 일측으로 연장되어 형성될 수 있다.
이러한 제3 연결 배선(68a)의 형상은 도시된 것과 같이 U형상일 수 있다. 구체적으로, 제3 연결 배선(68a)의 형상은 도시된 것과 같이 옆으로 누운 U형상일 수 있다.
제4 연결 배선(68b)은 도시된 것과 같이 X방향으로 연장된 형상으로 형성될 수 있다. 그리고, 제4 연결 배선(68b)은 도시된 것과 같이 제1 및 제2 드레인 전극(26, 26b)의 타측으로 연장되어 형성될 수 있다.
제4 연결 배선(68b)은 제2 컨택(67)을 통해 제3 연결 배선(68a)에 접속될 수 있다. 본 발명의 몇몇 실시예에서, 제4 연결 배선(68b)은 제3 연결 배선(68a)보다 높게 형성될 수 있다. 구체적으로, 제4 연결 배선(68b)은 제3 연결 배선(68a)보다 제2 컨택(67) 만큼 높게 형성될 수 있다.
제5 연결 배선(68c)은 제3 컨택(69)을 통해 제4 연결 배선(68b)에 접속될 수 있다. 이러한 제5 연결 배선(68c)은 도시된 것과 같이 Y방향으로 연장되어 형성될 수 있다. 제5 연결 배선(68c)이 제3 컨택(69)을 통해 제4 연결 배선(68b)에 접속되고, 제4 연결 배선(68b)이 제2 컨택(67)을 통해 제3 연결 배선(68a)에 접속됨으로써, 본 실시예에 따른 반도체 장치(3)의 연결 배선(68a, 68b, 68c)은 폐루프를 형성할 수 있다.
본 발명의 몇몇 실시예에서, 제5 연결 배선(68c)은 제4 연결 배선(68b)보다 높게 형성될 수 있다. 구체적으로, 제5 연결 배선(68c)은 제4 연결 배선(68b)보다 제3 컨택(69)의 높이만큼 높게 형성될 수 있다. 비록 도 11에서는 이해의 편의를 위해 층간 절연막을 생략하고 도시하였으나, 제3 내지 제5 연결 배선(68a, 68b, 68c)과 제2 및 제3 컨택(67, 69)은 층간 절연막으로 둘러싸여 형성될 수 있다.
본 실시예에 따른 반도체 장치(3)에서도, 연결 배선(68a, 68b, 68c)이 폐루프를 형성하므로, 앞서 설명한 것과 같이 연결 배선(68a, 68b, 68c) 내에 일렉트로 마이그레이션이 저감될 수 있다. 나아가, 본 실시예에 따른 반도체 장치(3)에서도, 제4 연결 배선(68b) 및 제5 연결 배선(68c) 하부에 제3 연결 배선(68a)과 접속되지 않는 독립적인 배선을 추가로 형성할 수 있는 장점이 있다.
다음 도 12를 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 12는 본 발명의 제4 실시예에 따른 반도체 장치의 부분 레이아웃도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 12는, 설명의 편의를 위해 도 1에서, 제1 및 제2 파워 레일(44, 46)과 연결 배선(64a, 64b)을 분리하여 따로 도시한 레이아웃도이다. 다시 말해, 도 1의 제1 파워 레일(44)과 제2 파워 레일(46)에 형성된, 게이트 전극(22), 제1 및 제2 소오스 전극(24a, 24b), 제1 및 제2 드레인 전극(26a, 26b) 등은 그 도시가 생략되었다.
도 12를 참조하면, 본 실시예에 따른 반도체 장치(4)의 제1 파워 레일(44)은, 제2 파워 레일(46) 하부에도 배치될 수 있다. 그리고, 연결 배선(64a, 64b)은, 서로 분리되어 폐루프를 형성하는 제6 연결 배선(64a)과, 제7 연결 배선(64b)을 포함할 수 있다.
제6 연결 배선(64a) 하부의 제1 파워 레일(44)과 제2 파워 레일(46) 사이에는 앞서 설명한 것과 같이 복수의 PMOS 트랜지스터 및 NMOS 트랜지스터가 형성될 수 있다. 그리고, 제7 연결 배선(64b) 하부의 제1 파워 레일(44)과 제2 파워 레일(46) 사이에도 앞서 설명한 것과 같이 복수의 PMOS 트랜지스터 및 NMOS 트랜지스터가 형성될 수 있다.
한편, 브리지 배선(64c)은 제6 연결 배선(64a)과, 제7 연결 배선(64b)을 접속시킬 수 있다. 구체적으로, 브리지 배선(64c)은 브리지 컨택(64d)을 통해 제6 연결 배선(64a)과 제7 연결 배선(64b)에 접속될 수 있다. 브리지 배선(64c)은 제6 연결 배선(64a)과, 제7 연결 배선(64b) 보다 높게 형성될 수 있다. 구체적으로, 브리지 배선(64c)은 브리지 컨택(64d)의 높이만큼 제6 연결 배선(64a)과, 제7 연결 배선(64b)보다 높게 형성될 수 있다.
이러한 브리지 배선(64c)에 의해, 제6 연결 배선(64a) 하부의 제1 파워 레일(44)과 제2 파워 레일(46) 사이에 형성된 복수의 트랜지스터와, 제7 연결 배선(64b) 하부의 제1 파워 레일(44)과 제2 파워 레일(46) 사이에 형성된 복수의 트랜지스터는 서로 병렬 연결 될 수 있다. 다시 말해, 도 12에 도시된 구성을 채용함으로써, 앞서 설명한 실시예들에 따른 반도체 장치(1~3)에 비해 보다 많은 개수의 트랜지스터를 포함하는 반도체 장치(4)를 형성할 수 있게 된다.
비록, 도 12에는 3개의 브리지 배선(64c)이 제6 연결 배선(64a)과, 제7 연결 배선(64b)을 접속시키는 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 브리지 배선(64c)의 개수는 얼마든지 변형될 수 있다.
또한, 도 12에는 서로 분리되어 폐루프를 형성하는 제6 연결 배선(64a)과, 제7 연결 배선(64b)이 Y방향으로 배치된 것이 도시되어 있으나, 역시 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 서로 분리되어 폐루프를 형성하는 제6 연결 배선(64a)과, 제7 연결 배선(64b)은 X방향으로 배치될 수도 있다.
다음 도 13을 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 13은 본 발명의 제5 실시예에 따른 반도체 장치의 부분 레이아웃도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 13 역시, 설명의 편의를 위해 도 1에서, 제1 및 제2 파워 레일(44, 46)과 연결 배선(64a, 64b)을 분리하여 따로 도시한 레이아웃도이다. 다시 말해, 도 1의 제1 파워 레일(44)과 제2 파워 레일(46)에 형성된, 게이트 전극(22), 제1 및 제2 소오스 전극(24a, 24b), 제1 및 제2 드레인 전극(26a, 26b) 등은 그 도시가 생략되었다.
도 13을 참조하면, 본 실시예에 따른 반도체 장치(5)의 연결 배선(64e, 64f)은, 폐루프를 형성하는 제8 연결 배선(64e)과, U형상으로 형성된 제9 연결 배선(64f)을 포함할 수 있다.
제8 연결 배선(64e) 하부의 제1 파워 레일(44)과 제2 파워 레일(46) 사이에는 앞서 설명한 것과 같이 복수의 PMOS 트랜지스터 및 NMOS 트랜지스터가 형성될 수 있다. 그리고, 제9 연결 배선(64f) 하부의 제1 파워 레일(44)과 제2 파워 레일(46) 사이에도 앞서 설명한 것과 같이 복수의 PMOS 트랜지스터 및 NMOS 트랜지스터가 형성될 수 있다.
한편, 브리지 배선(64g)은 제8 연결 배선(64e)과, 제9 연결 배선(64f)을 접속시킬 수 있다. 구체적으로, 브리지 배선(64g)은 브리지 컨택(64h)을 통해 제8 연결 배선(64e)과, 제9 연결 배선(64f)에 접속될 수 있다. 브리지 배선(64g)은 제8 연결 배선(64e)과, 제9 연결 배선(64f) 보다 높게 형성될 수 있다. 구체적으로, 브리지 배선(64g)은 브리지 컨택(64h)의 높이만큼 제8 연결 배선(64e)과 제9 연결 배선(64f)보다 높게 형성될 수 있다.
이러한 브리지 배선(64g)에 의해, 제8 연결 배선(64e) 하부의 제1 파워 레일(44)과 제2 파워 레일(46) 사이에 형성된 복수의 트랜지스터와, 제9 연결 배선(64f) 하부의 제1 파워 레일(44)과 제2 파워 레일(46) 사이에 형성된 복수의 트랜지스터는 서로 병렬 연결 될 수 있다. 다시 말해, 도 13에 도시된 구성을 채용함으로써, 앞서 설명한 실시예들에 따른 반도체 장치(1~3)에 비해 보다 많은 개수의 트랜지스터를 포함하는 반도체 장치(5)를 형성할 수 있게 된다.
비록, 도 13에는 폐루프를 형성하는 제8 연결 배선(64e)과, U형상으로 형성된 제9 연결 배선(64f)이 Y방향으로 배치된 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 제8 연결 배선(64e)과 제9 연결 배선(64f)은 X방향으로 배치될 수도 있다.
다음 도 14 내지 도 17을 참조하여, 본 발명의 제6 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 14는 본 발명의 제6 실시예에 따른 반도체 장치의 레이아웃도이다. 도 15는 도 14의 C영역에 대한 부분 사시도이다. 도 16은 도 15의 D-D선을 따라 절단한 단면도이다. 도 17는 도 15의 E-E선을 따라 절단한 단면도이다.
이하에서는 본 실시예에 따른 반도체 장치(6)가 핀형 트랜지스터(FinFET)를 포함하는 것을 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 기술적 사상은, 도시된 핀형 트랜지스터 외에도 입체 형상을 갖는 다른 반도체 소자(예를 들어, 나노 와이어를 이용한 트랜지스터 등)를 포함하는 반도체 장치에도 적용될 수 있다.
도 14 내지 도 17을 참조하면, 본 실시예에 따른 반도체 장치(6)는 X방향으로 연장되어 형성된 액티브 핀(F1, F2)을 더 포함할 수 있다.
액티브 핀(F1, F2)은 액티브 층(100)으로부터 제3 방향(Z)돌출된 형상으로 형성될 수 있다. 본 발명의 몇몇 실시예에서, 액티브 핀(F1, F2)은 액티브 층(100)의 일부가 식각되어 형성된 것일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 액티브 층(100)은 반도체 기판일 수 있다. 이렇게 액티브 층(100)이 반도체 기판으로 이루어질 경우, 반도체 기판은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다.
한편, 본 발명의 다른 몇몇 실시예에서, 액티브 층(100)은 반도체 물질로 이루어진 에피층(epitaxial layer)일 수 있다. 이 때, 이러한 에피층은 예를 들어 절연 기판 상에 형성될 수 있다. 다시 말해, 액티브 층(100)은 SOI(Silicon On Insulator) 기판으로 구성될 수 있다.
액티브 핀(F1, F2)은 도시된 것과 같이 X방향으로 연장되어 배치될 수 있다. 그리고, 액티브 핀(F1, F2)은 도시된 것과 같이 Y방향으로 서로 이격되어 배치될 수 있다.
본 실시예에서, 액티브 핀(F1, F2)은 도시된 것과 같이 2개씩 그룹핑되어 형성될 수 있다. 이렇게 액티브 핀(F1, F2)이 2개씩 그룹핑되어 형성되는 것은, 맨드렐(mandrel)이라고 지칭되는 하나의 더미 게이트로부터 2개의 액티브 핀(F1, F2)이 형성되기 때문일 수 있다.
본 실시예에서, 앞서 설명한 제1 및 제2 불순물 영역(도 1의 12, 14)은 이러한 액티브 핀(F1, F2) 내에 형성될 수 있다.
소자 분리막(101)은 액티브 핀(F1, F2)의 측면을 덮을 수 있다. 구체적으로, 소자 분리막(101)은 도 15 등에 도시된 것과 같이 액티브 핀(F1, F2)의 하부를 덮을 수 있다. 본 발명의 몇몇 실시예에서, 소자 분리막(101)은 예를 들어, 절연막일 수 있다. 더욱 구체적으로, 소자 분리막(101)은 예를 들어, 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘 산질화막(SiON) 등일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도면에서는 액티브 핀(F1, F2)의 단면 형상이 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상인 것이 도시되어 있으나, 본 발명이 이러한 형상에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 액티브 핀(F1, F2)의 단면 형상은 사각형으로 변형될 수도 있다. 또한 본 발명의 다른 몇몇 실시예에서, 액티브 핀(F1, F2)의 단면 형상은 모따기된 형상일 수 있다. 즉, 액티브 핀(F1, F2)의 모서리 부분이 둥글게 된 형상일 수 있다
게이트 구조물(192)은 도시된 것과 같이 액티브 핀(F1, F2) 상에, Y방향으로 연장되어 배치될 수 있다. 그리고, 스페이서(115)는 게이트 구조물(192)의 양측에 배치될 수 있다. 스페이서(115)는 액티브 핀(F1, F2) 상에, Y방향으로 연장되어 배치될 수 있다.
본 실시예에서, 액티브 핀(F1, F2)의 일부에는 트랜지스터가 형성될 수 있다. 이러한 트랜지스터는, 게이트 구조물(192), 스페이서(115), 및 소오스/드레인(161)을 포함할 수 있다.
게이트 구조물(192)은, 액티브 핀(F1, F2) 상에 순차적으로 형성된 인터페이스막 (120), 게이트 절연막(132), 일함수 조절막(142) 및 게이트 전극(162)을 포함할 수 있다.
인터페이스막(120)은, 소자 분리막(101)과 액티브 핀(F1, F2) 상에 Y방향으로 연장된 형상으로 배치될 수 있다. 인터페이스막(120)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막(120)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
게이트 절연막(132)은 인터페이스막(120) 상에 배치될 수 있다. 구체적으로, 게이트 절연막(132)은 Y방향으로 연장되어 배치되되, 액티브 핀(F1, F2)의 상부 일부를 덮는 형상으로 배치될 수 있다. 그리고, 게이트 절연막(132)은 도 17에 도시된 것과 같이 게이트 전극(162)의 양 측에 배치된 스페이서(115)의 측벽을 따라 상부로 연장된 형상으로 배치될 수 있다. 본 실시예에서, 게이트 절연막(132)의 형상이 이러한 것은, 게이트 절연막(132)이 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성된 것이기 때문일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 게이트 절연막(132)의 형상은 얼마든지 다른 형태로 변형될 수 있다.
즉, 본 발명의 다른 몇몇 실시예에서, 게이트 절연막(132)의 형상은 게이트 퍼스트 공정(gate first process)을 사용함으로써, 도 17에 도시된 것과 달리 스페이서(115)의 측벽을 따라 상부로 연장되지 않을 수도 있다.
이러한 게이트 절연막(132)은 예를 들어, 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 게이트 절연막(132)은 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
게이트 절연막(132) 상에는 일함수 조절막(142)이 배치될 수 있다. 일함수 조절막(142)은 Y방향으로 연장되어 배치되되, 액티브 핀(F1, F2)의 상부 일부를 덮는 형상으로 배치될 수 있다. 그리고, 일함수 조절막(142)은 게이트 절연막(132)과 동일하게 스페이서(115)의 측벽을 따라 상부로 연장된 형상으로 배치될 수 있다. 본 실시예에서, 일함수 조절막(142)의 형상이 이러한 것은, 일함수 조절막(142)이 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성된 것이기 때문일 수 있다. 그러나, 역시 본 발명이 이에 제한되는 것은 아니며, 일함수 조절막(142)의 형상은 얼마든지 다른 형태로 변형될 수 있다.
일함수 조절막(142)은 트랜지스터의 일함수(work function)을 조절하는데 이용되는 막일 수 있다. 이러한 일함수 조절막(142)은 n형(n-type) 일함수 조절막과, p형(p-type) 일함수 조절막 중 적어도 하나일 수 있다. 본 실시예에 따른 일함수 조절막(142)이 n형 일함수 조절막일 경우, 일함수 조절막(142)은, 예를 들어, TiAl, TiAlN, TaC, TaAlN, TiC, HfSi 등 일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 제2 액티브 핀(F2) 상에 형성되는 일함수 조절막(142)은 예를 들어, TiAl, TiAlN, TaC, TaAlN, TiC, HfSi 등을 포함할 수 있다.
한편, 본 실시예에 따른 일함수 조절막(142)이 p형 일함수 조절막일 경우, 일함수 조절막(142)은, 예를 들어, 메탈 질화물을 포함할 수 있다. 구체적으로, 본 발명의 몇몇 실시예에서, 일함수 조절막(142)은 예를 들어, TiN, TaN 중 적어도 하나를 포함도록 구성될 수 있다. 더욱 구체적으로, 일함수 조절막(142)은 예를 들어, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등으로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 제1 액티브 핀(F1) 상에 형성되는 일함수 조절막(142)은 예를 들어, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등을 포함할 수 있다.
일함수 조절막(142) 상에는 게이트 전극(162)이 배치될 수 있다 게이트 전극(162)은 Y방향으로 연장되어 배치되되, 액티브 핀(F1, F2)의 상부 일부를 덮는 형상으로 배치될 수 있다.
게이트 전극(162)은 전도성이 높은 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 게이트 전극(162)은 메탈을 포함할 수 있다. 이러한 메탈의 예로는 Al, W 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
리세스(125)는 게이트 구조물(192) 양측의 액티브 핀(F1, F2) 내에 형성될 수 있다. 리세스(125)의 측벽은 경사져 있어서, 리세스(125)의 형상은 액티브 층(100)에서 멀어질수록 넓어질 수 있다. 도 15에 도시된 것처럼, 리세스(125)의 폭은 액티브 핀(F1, F2)의 폭보다 넓을 수 있다.
소오스/드레인(161)은 리세스(125) 내에 형성될 수 있다. 본 발명의 몇몇 실시예에서, 소오스/드레인(161)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 즉, 소오스/드레인(161)의 상면은 액티브 핀(F1, F2)의 상면보다 높을 수 있다. 또한, 소오스/드레인(161)과 게이트 구조물(192)은 스페이서(115)에 의하여 절연될 수 있다.
형성된 트랜지스터가 p형 트랜지스터인 경우, 소오스/드레인(161)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 액티브 핀(F1, F2)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. 본 발명의 몇몇 실시예에서, 제1 액티브 핀(F1) 상에 형성되는 소오스/드레인(161)은 예를 들어, 이러한 압축 스트레스 물질을 포함할 수 있다.
한편, 형성된 트랜지스터가 n형 트랜지스터인 경우, 소오스/드레인(161)은 액티브 층(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 액티브 층(100)이 Si를 포함할 때, 소오스/드레인(161)은 Si을 포함하거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 제2 액티브 핀(F2) 상에 형성되는 소오스/드레인(161)은 예를 들어, 이러한 인장 스트레스 물질을 포함할 수 있다.
본 실시예에서는, 액티브 핀(F1, F2)에 리세스(125)가 형성되고 리세스(125) 내에 소오스/드레인(161)이 형성된 예가 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 다른 몇몇 실시예에서, 소오스/드레인(161)은 액티브 핀(F1, F2) 내에 불순물이 직접 주입됨으로써 액티브 핀(F1, F2) 내에 형성될 수도 있다.
소오스/드레인(161) 상에는 제1 및 제2 소오스 전극(24a, 24b)과 제1 및 제2 드레인 전극(26a, 26b)이 형성될 수 있다. 구체적으로, 제1 액티브 핀(F1)에 형성된 소오스/드레인(161) 상에는 제1 소오스 전극(24a)과 제1 드레인 전극(26a)이 형성되고, 제2 액티브 핀(F2)에 형성된 소오스/드레인(161) 상에는 제2 소오스 전극(24b)과 제2 드레인 전극(26b)이 형성될 수 있다.
비록 도 15에서는, 이해의 편의를 위해 층간 절연막(102)의 일부만을 도시하였으나, 층간 절연막(102)은 소오스/드레인(161) 및 게이트 구조물(192)를 덮도록 배치될 수 있다.
본 실시예에서, 제1 액티브 핀(F1) 상에 형성된 복수의 PMOS 핀형 트랜지스터와, 제2 액티브 핀(F2) 상에 형성된 복수의 NMOS 핀형 트랜지스터는 앞서 도 1을 참조하여 설명한 것과 같이 인버터를 구성할 수 있다. 기타 다른 구성요소들에 대한 설명은, 앞서 도 1을 참조하여 충분히 설명한 바, 중복된 설명을 생략하도록 한다.
다음 도 18을 참조하여, 본 발명의 제7 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 18은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
이하에서는 본 실시예에 따른 반도체 장치(7)의 일예로, 6개의 트랜지스터로 구성된 6T SRAM 소자를 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다.
도 18을 참조하면, 반도체 장치(7)는 전원 노드(VCC)와 접지 노드(VSS) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BLb)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함할 수 있다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~6)은, 제1 인버터(INV1)와 제2 인버터(INV2) 중 적어도 하나로 채용될 수 있다. 구체적으로, 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2) 중 적어도 하나는, 제1 드레인 전극(예를 들어, 도 1의 26a)을 통해 연결 배선(예를 들어, 도 1의 64)에 접속되는 복수의 PMOS 트랜지스터로 구성될 수 있다. 또한, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2) 중 적어도 하나는, 제2 드레인 전극(예를 들어, 도 1의 26b)을 통해 연결 배선(예를 들어, 도 1의 64)에 접속되는 복수의 NMOS 트랜지스터로 구성될 수 있다.
다음 도 19를 참조하여, 본 발명의 제8 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 19는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
이하에서는 본 실시예에 따른 반도체 장치(8)의 일예로, 8개의 트랜지스터로 구성된 8T SRAM 소자를 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다.
도 19를 참조하면, 반도체 장치(8)는, 전원 노드(VDD)와 접지 노드(VSS) 사이에 병렬 연결된 제1 및 제2 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 선택 트랜지스터(PS1) 및 제2 선택 트랜지스터(PS2)와, 제1 인버터(INV1)의 출력에 의해 제어되는 드라이브(drvie) 트랜지스터(DT)와, 드라이브 트랜지스터(DT)의 출력 노드에 연결된 패스(pass) 트랜지스터(PT)를 포함할 수 있다.
제1 선택 트랜지스터(PS1)와 제2 선택 트랜지스터(PS2)는 각각 비트 라인(BL) 및 상보 비트 라인(BLb)과 연결될 수 있다. 제1 선택 트랜지스터(PS1)와 제2 선택 트랜지스터(PS2)의 게이트는 라이트 워드 라인(WWL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀-업(pull-up) 트랜지스터(PU1)와 제1 풀-다운(pull-down) 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀-업 트랜지스터(PU2)와 제2 풀-다운 트랜지스터(PD2)를 포함한다. 제1 풀-업 트랜지스터(PU1)와 제2 풀-업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀-다운 트랜지스터(PD1)와 제2 풀-다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
드라이브 트랜지스터(DT)와 패스 트랜지스터(PT)는 제1 인버터(INV1) 및 제2 인버터(INV2)로 구성된 래치회로에 저장된 데이터를 리드하는데 이용될 수 있다. 드라이브 트랜지스터(DT)의 게이트는 제1 인버터(INV1)의 출력 노드에 연결될 수 있으며, 패스 트랜지스터(PT)의 게이트는 리드 워드 라인(RWL)에 연결될 수 있다. 드라이브 트랜지스터(D1)의 출력은 도시된 것과 같이 접지 노드(VSS)에 연결될 수 있고, 패스 트랜지스터(PT)의 출력은 도시된 것과 같이 리드 비트 라인(RBL)에 연결될 수 있다.
이와 같은 회로 구성에 의해, 본 실시예에 따른 반도체 장치(8)에서는, 두 개의 포트(예를 들어, 더블 포트)를 통해 SRAM 소자에 저장된 데이터에 접근이 가능할 수 있다.
예를 들어, 먼저 라이트 워드 라인(WWL), 비트 라인(BL) 및 상보 비트 라인(BLb)을 선택함으로써, 제1 인버터(INV1) 및 제2 인버터(INV2)로 구성된 래치회로에 대헤 데이터를 라이트하거나, 래치회로에 저장된 데이터를 리드하는 것이 가능할 수 있다. 다음, 리드 워드 라인(RWL) 및 리드 비트 라인(RBL)을 선택함으로써 역시 제1 인버터(INV1) 및 제2 인버터(INV2)로 구성된 래치회로에 저장된 데이터를 리드하는 것이 가능할 수 있다.
이러한 SRAM 소자에서는 두 번째 포트에 기초하여 데이터를 읽는 동작이 첫 번째 포트의 동작과는 독립적으로 수행될 수 있기 때문에, 래치회로에 저장된 데이터에는 아무런 영향을 끼치지 않게 될 수 있다. 다시 말해, 래치회로에 저장된 데이터를 리드하는 동작과 래치회로에 데이터를 라이트하는 동작이 독립적으로 수행될 수 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~6)은, 제1 인버터(INV1)와 제2 인버터(INV2) 중 적어도 하나로 채용될 수 있다. 구체적으로, 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2) 중 적어도 하나는, 제1 드레인 전극(예를 들어, 도 1의 26a)을 통해 연결 배선(예를 들어, 도 1의 64)에 접속되는 복수의 PMOS 트랜지스터로 구성될 수 있다. 또한, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2) 중 적어도 하나는, 제2 드레인 전극(예를 들어, 도 1의 26b)을 통해 연결 배선(예를 들어, 도 1의 64)에 접속되는 복수의 NMOS 트랜지스터로 구성될 수 있다.
다음 도 20을 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 무선 통신 디바이스에 대해 설명하도록 한다.
도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 무선 통신 디바이스를 도시한 블록도이다.
도 20을 참조하면, 디바이스(900)는, 셀룰러 전화기, 스마트폰 단말기, 핸드셋, 개인 휴대 정보 단말기(PDA), 랩탑 컴퓨터, 비디오 게임 유닛 또는 기타 다른 디바이스일 수도 있다. 디바이스(900)는, 코드 분할 다중 액세스(CDMA), 이동 통신을 위한 글로벌시스템(GSM) 과 같은 시분할 다중 액세스(TDMA), 또는 기타 다른 무선 통신 표준을 사용할 수도 있다.
디바이스(900)는 수신 경로 및 송신 경로를 통해 양-방향 통신을 제공할 수 있다. 수신 경로 상에서 하나 이상의 기지국들에 의해 송신된 신호들은 안테나(911)에 의해 수신될 수도 있고 수신기(RCVR, 913)에 제공될 수도 있다. 수신기(913)는 수신 신호를 컨디셔닝 및 디지털화하고, 추가적인 프로세싱을 위해 디지털 섹션(920)에 샘플들을 제공할 수 있다. 송신 경로 상에서, 송신기(TMTR, 915)는 디지털 섹션(920)으로부터 송신된 데이터를 수신하고, 그 데이터를 프로세싱 및 컨디셔닝하고, 변조된 신호를 생성하며, 그 변조된 신호는 안테나(911)를 통해 하나 이상의 기지국들로 송신될 수 있다.
디지털 섹션(920)은 하나 이상의 디지털 신호 프로세서(DSP), 마이크로-프로세서, 감소된 명령 세트 컴퓨터(RISC) 등으로 구현될 수 있다. 또한, 디지털 섹션(920)은 하나 이상의 주문형 집적 회로 (ASIC) 또는 기타 다른 타입의 집적 회로(IC) 상에서 제조될 수도 있다.
디지털 섹션(920)은, 예를 들어, 모뎀 프로세서(934), 비디오 프로세서 (922), 애플리케이션 프로세서(924), 디스플레이 프로세서(928), 제어기/멀티코어 프로세서(926), 센트럴 프로세싱 유닛(930), 및 외부 버스 인터페이스(EBI, 932)와 같은 다양한 프로세싱 및 인터페이스 유닛들을 포함할 수 있다.
비디오 프로세서(922)는 그래픽 애플리케이션들에 대한 프로세싱을 수행할 수 있다. 일반적으로, 비디오 프로세서(922)는 임의의 세트의 그래픽 동작들에 대한 임의의 수의 프로세싱 유닛들 또는 모듈들을 포함할 수 있다. 비디오 프로세서(922)의 특정 부분은 펌웨어 및/또는 소프트웨어로 구현될 수도 있다. 예를 들어, 제어 유닛은 앞서 설명한 기능들을 수행하는 펌웨어 및/또는 소프트웨어 모듈들(예를 들어, 절차, 함수 등)로 구현될 수 있다. 펌웨어 및/또는 소프트웨어 코드들은 메모리에 저장될 수도 있고, 프로세서(예를 들어, 멀티-코어 프로세서(926))에 의해 실행될 수도 있다. 메모리는 프로세서 내에 구현될 수 있거나 프로세서 외부에 구현될 수도 있다.
비디오 프로세서(922)는 오픈 그래픽 라이브러리(OpenGL), Direct3D 등과 같은 소프트웨어 인터페이스를 구현할 수 있다. 센트럴 프로세싱 유닛(930)은 비디오 프로세서(922)와 함께 일련의 그래픽 처리 동작들을 수행할 수 있다. 제어기/멀티코어 프로세서(926)는 적어도 두 개의 코어를 포함하여 제어기/멀티코어 프로세서(926)가 처리해야하는 워크로드에 따라서 두 개의 코어에 워크로드를 배당하여 동시에 해당하는 워크로드를 처리할 수 있다.
비록 도면에서는 애플리케이션 프로세서(924)를 디지털 섹션(920)에 포함된 하나의 구성요소로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 디지털 섹션(920)은 하나의 애플리케이션 프로세서(924) 또는 애플리캐이션 칩으로 통합되어 구현될 수도 있다.
모뎀 프로세서(934)는 수신기(913) 및 송신기(915)와 디지털 섹션(920) 사이의 데이터 전달 과정에서 필요한 연산을 수행할 수 있다. 디스플레이 프로세서(928)는 디스플레이(910)를 구동시키는데 필요한 연산을 수행할 수 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~8)는, 도시된 프로세서들(922, 924, 926, 928, 930, 934)에 직접 채용되거나, 도시된 프로세서들(922, 924, 926, 928, 930, 934)의 연산에 이용되는 캐쉬 메모리 등으로 사용될 수 있다.
다음 도 21a 내지 도 21c를 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템에 대해 설명하도록 한다.
도 21a는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다. 도 21b는 도 21a의 중앙처리부의 개략적인 구성을 도시한 블록도이다. 도 21c는 도 21a의 반도체 장치가 패키징된 모습을 도시한 도면이다.
먼저 도 21a를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
한편, 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는, 도 21b에 도시된 것과 같이, 제1 클러스터(1012)와 제2 클러스터(1016)를 포함하도록 구성될 수도 있다.
제1 클러스터(1012)는 중앙처리부(1010) 내부에 배치될 수 있으며, 제1 클러스터(1012)는 n(여기서 n은 자연수)개의 제1 코어(1014)를 포함할 수 있다. 도 21b에서는, 설명의 편의를 위해 제1 클러스터(1012)가 4개(즉, n=4)의 제1 코어(1014a~d)를 포함하는 것을 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다.
제2 클러스터(1016)도 마찬가지로 중앙처리부(1010) 내부에 배치될 수 있으며, 제2 클러스터(1016) 역시 n개의 제2 코어(1018)를 포함할 수 있다. 이러한 제2 클러스터(1016)는 도시된 것과 같이 제1 클러스터(1012)와 서로 구분되어 배치될 수 있다. 여기에서도 설명의 편의를 위해 제2 클러스터(1016)가 4개(즉, n=4)의 제2 코어(1018a~d)를 포함하는 것을 예로 들 것이나, 본 발명이 이에 제한되는 것은 아니다.
한편, 도 21b에는 제1 클러스터(1012)에 포함된 제1 코어(1014)의 개수와 제2 클러스터(1016)에 포함된 제2 코어(1018)의 개수가 서로 동일한 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시에에서, 제1 클러스터(1012)에 포함된 제1 코어(1012)의 개수와 제2 클러스터(1016)에 포함된 제2 코어(1018)의 개수는 도시된 것과 달리 서로 다를 수도 있다.
또한, 도 21b에는 중앙처리부(1010) 내부에 제1 클러스터(1012)와 제2 클러스터(1016)만 배치된 것이 도시되어 있으나, 역시 본 발명이 이에 제한되는 것은 아니다. 필요에 따라, 중앙처리부(1010) 내부에는 제1 및 제2 클러스터(1012, 1016)와 구분되며 제3 코어(미도시)를 포함하는 제3 클러스터(미도시)가 추가적으로 배치될 수도 있다.
본 실시예에서, 제1 클러스터(1012)에 포함된 제1 코어(1014)의 단위 시간당 연산량과, 제2 클러스터(1016)에 포함된 제2 코어(1018)의 단위 시간당 연산량은 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 제1 클러스터(1012)는 예를 들어, 리틀 클러스터(little cluster)이고, 제2 클러스터(1016)는 빅 클러스터(big cluster)일 수 있다. 이 경우, 제1 클러스터(1012)에 포함된 제1 코어(1014)의 단위 시간당 연산량은, 제2 클러스터(1016)에 포함된 제2 코어(1018)의 단위 시간당 연산량 보다 작을 수 있다.
따라서, 제1 클러스터(1012)에 포함된 모든 제1 코어(1014)가 인에이블되어 연산을 수행하는 경우의 단위 시간당 연산량은, 제2 클러스터(1016)에 포함된 모든 제2 코어(1018)가 인에이블되어 연산을 수행하는 경우의 단위 시간당 연상량에 비해 작을 수 있다.
한편, 본 실시예에서, 제1 클러스터(1012)에 포함된 제1-1 내지 제1-4 코어(1014a~d) 간의 단위 시간당 연산량은 서로 동일할 수 있으며, 제2 클러스터(1016)에 포함된 제2-1 내지 제2-4 코어(1018a~d) 간의 단위 시간당 연산량도 서로 동일할 수 있다. 즉, 예를 들어, 제1-1 내지 제1-4 코어(1014a~d) 각각의 단위 시간당 연산량이 10이라고 가정하면, 제2-1 내지 제2-4 코어(1018a~d) 각각의 단위 시간당 연산량은 40일 수 있다.
파워 관리부(1019)는 제1 클러스터(1012)와 제2 클러스터(1016)를 필요에 따라 인에이블(enable)시키거나 디스에이블(disable)시킬 수 있다. 구체적으로, 파워 관리부(1019)는, 제1 클러스터(1012)에 의해 연산이 필요한 경우 제1 클러스터(1012)를 인에이블시키고, 제2 클러스터(1016)를 디스에이블시킬 수 있다. 그리고, 파워 관리부(1019)는 반대로, 제2 클러스터(1016)에 의해 연산이 필요한 경우 제2 클러스터(1016)를 인에이블시키고, 제1 클러스터(1012)를 디스에이블시킬 수 있다. 또한, 파워 관리부(1019)는, 수행해야될 연산량이 제1 클러스터(1012)에 포함된 제1-1 코어(1014a)를 통해 충분히 처리 가능한 경우, 제1 클러스터(1014a)는 인에이블시키고, 제2 클러스터(1016)는 디스에이블시키되, 제1 클러스터(1012) 내에서도, 제1-1 코어(1014a)는 인에이블시키고, 제1-2 내지 제1-4 코어(1014b~d)는 디스에이블시킬 수 있다. 다시 말해, 본 실시예에 따른 파워 관리부(1019)는 제1 및 제2 클러스터(1012, 1016) 전체에 대한 인에이블 여부를 결정할 수도 있고, 제1 클러스터(1012)에 포함된 제1-1 내지 제1-4 코어(1014a~d) 각각과, 제2 클러스터(1016)에 포함된 제2-1 내지 제2-4 코어(1018a~d) 각각에 대한 인에이블 여부를 결정할 수도 있다.
본 발명의 몇몇 실시예에서, 이러한 파워 관리부(1019)가 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)을 인에이블시키는 것은, 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)에 전원을 공급하여 이들을 동작시키는 것일 수 있다. 그리고, 파워 관리부(1019)가 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)을 디스에이블시키는 것은, 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)에 공급되는 전원을 차단하여 이들의 동작을 중단시키는 것일 수 있다.
이러한 파워 관리부(1019)는 SoC시스템(1000)의 동작 환경에 따라, 특정 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)만을 인에이블시킴으로써, SoC시스템(1000) 전체의 파워 소모를 관리할 수 있다.
다시 도 12a를 참조하면, 멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 도 21c에 도시된 것과 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
도 21c를 참조하면, 이러한 반도체 패키지는, 패키지 기판(PS), DRAM(1060), 어플리케이션 프로세서(1001)을 포함할 수 있다.
패키지 기판(PS)은 복수의 패키지 볼(PB)을 포함할 수 있다. 복수의 패키지 볼(PB)은 패키지 기판(PS) 내부의 신호 라인을 통해 어플리케이션 프로세서(1001)의 칩 볼(CB) 들과 전기적으로 접속될 수 있으며, 또한, 패키지 기판(PS) 내부의 신호 라인을 통해 조인트 볼(JB)과 전기적으로 접속될 수 있다.
한편, DRAM(1060)은 도시된 것과 같이 와이어 본딩을 통해 조인트 볼(JB)과 전기적으로 접속될 수 있다.
어플리케이션 프로세서(1001)은 DRAM(1060)하부에 배치될 수 있다. 어플리케이션 프로세서(1001)의 칩 볼(CB)들은 조인트 볼(JB)을 통해 DRAM(1060)과 전기적으로 연결될 수 있다.
한편, 도 21a에는 DRAM(1060)이 어플리케이션 프로세서(1001)의 외부에 배치된 것만 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 필요에 따라, DRAM(1060)은 어플리케이션 프로세서(1001)의 내부에도 배치될 수 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~8)는 이러한 SoC 시스템(1000)의 구성 요소 중 어느 하나로 제공될 수 있다.
다음 도 22를 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명하도록 한다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 22를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~8) 중 어느 하나가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~8) 중 어느 하나는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 23 내지 도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 23은 태블릿 PC(1200)을 도시한 도면이고, 도 24는 노트북(1300)을 도시한 도면이며, 도 25는 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~8) 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
다음 도 26을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 26은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 26을 참조하면, 먼저 스탠다드 셀(standard cell)을 제공한다(S100). 본 실시예에서, 이러한 스탠다드 셀은, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~8)의 레이아웃 중 어느 하나를 가질 수 있다. 구체적으로, 제공되는 스탠다드 셀은, 복수의 PMOS 및 NMOS 트랜지스터로 이루어진 인버터와, 인버터의 출력단에 접속되고 폐루프를 형성하는 연결 배선을 포함할 수 있다.
다음 도 26을 참조하면, 제공된 스탠다드 셀을 이용하여 반도체 장치를 제조한다(S110). 구체적으로, 제공된 스탠다드 셀을 이용하여, 반도체 기판 상에 증착, 식각 공정등을 수행함으로써, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~8) 중 어느 하나를 제조할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
22: 게이트 전극 24a, b: 소오스 전극
26a, b: 드레인 전극 64: 연결 배선

Claims (20)

  1. 제1 전압이 제공되는 제1 파워 레일과, 제1 불순물 영역을 접속되는 제1 소오스 전극;
    상기 제1 전압과 다른 제2 전압이 제공되는 제2 파워 레일과, 제2 불순물 영역에 접속되는 제2 소오스 전극;
    상기 제1 및 제2 불순물 영역 상에 제1 방향으로 연장되어 형성된 게이트 전극;
    상기 제1 불순물 영역 상에 형성된 제1 드레인 전극;
    상기 제2 불순물 영역 상에 형성된 제2 드레인 전극; 및
    상기 제1 드레인 전극과 상기 제2 드레인 전극에 접속되고, 폐루프를 형성하는 연결 배선을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 연결 배선은, 상기 제1 및 제2 소오스 전극, 게이트 전극, 제1 및 제2 드레인 전극보다 높게 형성되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 연결 배선은, U형상으로 형성된 제1 연결 배선과, 상기 제1 방향으로 연장되어 형성된 제2 연결배선을 포함하고,
    상기 제2 연결 배선은, 상기 제1 연결 배선보다 높게 형성되는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제1 연결 배선은, 상기 제1 및 제2 드레인 전극의 일측으로 연장되어 형성된 제3 연결 배선과, 상기 제1 및 제2 드레인 전극의 타측으로 연장되어 형성된 제4 연결 배선을 포함하고,
    상기 제4 연결 배선은 상기 제3 연결 배선보다 높게 형성되는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 불순물 영역은 N형 불순물 영역을 포함하고,
    상기 제2 불순물 영역은 P형 불순물 영역을 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 전압은 전원 전압을 포함하고,
    상기 제2 전압은 접지 전압을 포함하는 반도체 장치.
  7. 제 1항에 있어서,
    기판으로부터 돌출되어 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 액티브 핀을 더 포함하고,
    상기 제1 및 제2 불순물 영역은 상기 액티브 핀 내에 형성되는 반도체 장치.
  8. 제 7항에 있어서,
    상기 게이트 전극과 상기 액티브 핀 사이에 형성된 게이트 절연막과, 상기 게이트 전극의 일 측에 배치된 액티브 핀 상에 형성된 스페이서를 더 포함하되,
    상기 게이트 절연막은, 상기 스페이서의 측벽을 따라 상부로 연장되는 반도체 장치.
  9. 제 1항에 있어서,
    브리지(bridge) 배선을 더 포함하되,
    상기 연결 배선은,
    폐루프를 형성하는 제1 연결 배선과,
    상기 제1 연결 배선과 분리되어 폐루프를 형성하는 제2 연결 배선을 포함하고,
    상기 브리지 배선은 상기 제1 연결 배선과 상기 제2 연결 배선에 접속되는 반도체 장치.
  10. 제 9항에 있어서,
    상기 브리지 배선은 상기 제1 및 제2 연결 배선보다 높게 형성되는 반도체 장치.
  11. 제 1항에 있어서,
    상기 제1 드레인 전극과 상기 제2 드레인 전극에 접속되고, U형상으로 형성된 연결 배선과,
    상기 폐루프를 형성하는 연결 배선과 상기 U형상으로 형성된 연결 배선에 접속되는 브리지 배선을 더 포함하는 반도체 장치.
  12. 제1 트랜지스터;
    상기 제1 트랜지스터와 다른 제2 트랜지스터; 및
    상기 제1 및 제2 트랜지스터의 출력단과 회로 요소(circuit element)에 접속되고, 폐루프(closed loop)를 형성하는 연결 배선을 포함하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 제1 트랜지스터는 PMOS 트랜지스터를 포함하고,
    상기 제2 트랜지스터는 NMOS 트랜지스터를 포함하는 반도체 장치.
  14. 제 12항에 있어서,
    상기 제1 트랜지스터의 소오스 전극에는 제1 전압이 제공되고,
    상기 제2 트랜지스터의 소오스 전극에는 상기 제1 전압과 다른 제2 전압이 제공되는 반도체 장치.
  15. 제 12항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는,
    제1 전압이 인가되는 제1 파워 레일과 상기 제1 전압과 다른 제2 전압이 인가되는 제2 파워 레일 사이에, 직렬 접속되는 반도체 장치.
  16. 제 15항에 있어서,
    상기 제1 트랜지스터는, 서로 병렬 연결된 복수의 제1 트랜지스터를 포함하고,
    상기 제2 트랜지스터는, 서로 병렬 연결된 복수의 제2 트랜지스터를 포함하는 반도체 장치.
  17. 입력 신호의 전압 레벨을 반전시켜 출력하는 인버터;
    상기 인버터의 출력을 제공받는 회로 요소; 및
    상기 인버터의 출력을 상기 회로 요소에 제공하되, 폐루프를 형성하는 연결 배선을 포함하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 회로 요소는,
    비트 라인에 접속된 제1 단과, 상기 인버터의 출력에 접속된 제2 단과, 워드 라인에 접속된 게이트 단을 포함하는 패스 트랜지스터를 포함하는 반도체 장치.
  19. 제 17항에 있어서,
    상기 반도체 장치는, SRAM(Static Random Access Memory)을 포함하는 반도체 장치.
  20. 스탠다드 셀(standard cell)을 준비하고,
    상기 스탠다드 셀을 이용하여 반도체 장치를 제조하는 것을 포함하되,
    상기 스탠다드 셀은,
    PMOS 트랜지스터와,
    NMOS 트랜지스터와,
    상기 PMOS 및 NMOS 트랜지스터의 출력단과 회로 요소(circuit element)에 접속되고, 폐루프(closed loop)를 형성하는 연결 배선을 포함하는 반도체 장치의 제조 방법.
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