TWI635614B - 半導體裝置及其製造方法 - Google Patents

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TWI635614B TW103117759A TW103117759A TWI635614B TW I635614 B TWI635614 B TW I635614B TW 103117759 A TW103117759 A TW 103117759A TW 103117759 A TW103117759 A TW 103117759A TW I635614 B TWI635614 B TW I635614B
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丁健鈺
金珉修
韓相信
姜主賢
趙郁來
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Abstract

提供的是半導體裝置及該半導體裝置的製造方法。該半導體裝置包括一第一源極，其被配置成連接一第一電能軌至一第一雜質區域，該第一電能軌耦合至一第一電壓源；一第二源極，其被配置成連接一第二電能軌至一第二雜質區域，該第二電能軌耦合至一第二電壓源，該等第一與第二電壓源不同；一閘極，其位於該等第一與第二雜質區域上；一第一汲極，其位於該第一雜質區域上；一第二汲極，其位於該第二雜質區域上；以及一互連線，其連接至該第一汲極與該第二汲極，該互連線形成至少一閉合迴路。

Description

半導體裝置及其製造方法
此申請案主張2013年7月12日向USPTO提申之U.S.臨時申請案號61/845,555及2013年10月22日向韓國智慧財產局提申之韓國專利申請案號10-2013-0126065的優先權，各案內容以參照方式整體併入本案。
領域
例示具體例係關於半導體裝置及/或其製造方法。
相關技術說明
電遷移(EM)是電極原子藉由一舉例來說一線內載流子移動的現象。電極原子的移動可能在線內創造空隙，藉此惡化該線的導電性。
因此，正在積極進行研究，以減少電遷移。
概要
例示具體例的態樣係提供具有經減少電遷移之半導體裝置。
例示具體例的態樣亦提供具有經減少電遷移之 半導體裝置的製造方法。
然而，例示具體例的態樣並不限於本案所載列的態樣。藉由參照下文所提供的例示具體例詳細說明，例示具體例的上述與其他態樣對例示具體例所屬領域中具通常知識者將變得更加顯明。
根據至少一例示具體例，提供有一種包括下列之半導體裝置：一第一源極，其被配置成連接一第一電能軌至一第一雜質區域，該第一電能軌耦合至一第一電壓源；一第二源極，其被配置成連接一第二電能軌至一第二雜質區域，該第二電能軌耦合至一第二電壓源，該等第一與第二電壓源不同；一閘極，其位於該等第一與第二雜質區域上；一第一汲極，其位於該第一雜質區域上；一第二汲極，其位於該第二雜質區域上；以及一互連線，其連接至該第一汲極與該第二汲極，該互連線形成至少一閉合迴路。
根據另一例示具體例，提供有一種包括下列之半導體裝置：一第一電晶體；一第二電晶體，其不同於該第一電晶體；以及一互連線，其連接至該等第一與第二電晶體的各別輸出終端和一電路元件，該互連線形成至少一閉合迴路。
根據另一例示具體例，提供有一種包括下列之半導體裝置：一反相器，其被配置成反轉一輸入信號的一電壓位準並輸出具有該反轉電壓位準的該輸入信號；一電路元件，其被配置成接收該反相器之一輸出；以及一互連線，其被配置成提供該反相器之該輸出至該電路元件，該互連 線形成至少一閉合迴路。
根據另一例示具體例，提供有一種製造一半導體裝置的方法，該方法包括使用一標準單位製造一半導體裝置，其中該標準單位包括：一PMOS電晶體；一NMOS電晶體；以及一互連線，其連接至該PMOS電晶體與該NMOS電晶體的各別輸出終端和一電路元件，該互連線形成至少一閉合迴路。
至少一例示具體例揭示了一種包括下列之半導體裝置：一輸入線、一電路元件以及具有至少一閉合迴路部件的一互連線，該互連線耦合至複數個電晶體，該互連線與該等複數個電晶體被配置成選擇性地連接該輸入線至該電路元件。
至少另一例示具體例揭示了一種包括下列之半導體裝置：一輸入線、一電路元件以及耦合至複數個電晶體的一互連線，該等複數個電晶體被配置成沿著該互連線的一第一方向施加一第一電流及沿著該互連線的一第二方向施加一第二電流，該互連線與該等複數個電晶體被配置成選擇性地連接該輸入線至該電路元件。
1、2、3、4‧‧‧半導體裝置
5、6、7、8、9a‧‧‧半導體裝置
12、14‧‧‧雜質區域
16‧‧‧裝置隔離層
17‧‧‧源極區域
18‧‧‧汲極區域
20‧‧‧閘極絕緣層
21‧‧‧間隔件
22‧‧‧閘極
24a、24b‧‧‧源極
26a、26b‧‧‧汲極
28、38‧‧‧介面絕緣膜
32‧‧‧閘極接點
34‧‧‧電能軌接點
36‧‧‧汲極接點
42‧‧‧分配線
44、46‧‧‧電能軌
52‧‧‧輸入接點
62‧‧‧輸入線
64‧‧‧互連線
64a、64b、64e、64f‧‧‧互連線
64c、64g‧‧‧橋接線
64d、64h‧‧‧橋接接點
65、67、69‧‧‧接點
66a、66b‧‧‧互連線
68a、68b、68c‧‧‧互連線
72‧‧‧電路元件
91a、91b‧‧‧汲極
92‧‧‧汲極接點
96‧‧‧互連線
100‧‧‧主動層
101‧‧‧裝置隔離層
102‧‧‧介面絕緣膜
115‧‧‧間隔件
120‧‧‧介面層
125‧‧‧凹進處
132‧‧‧閘極絕緣層
142‧‧‧功函數控制層
161‧‧‧源極/汲極區域
162‧‧‧閘極
192‧‧‧閘極結構
900‧‧‧無線通訊裝置
910‧‧‧顯示器
911‧‧‧天線
913‧‧‧接收器(RCVR)
915‧‧‧發送器(TMTR)
920‧‧‧數位區段
922‧‧‧視頻處理器
924‧‧‧應用處理器
926‧‧‧多核心處理器
928‧‧‧顯示器處理器
930‧‧‧CPU
932‧‧‧外部匯流排介面
934‧‧‧數據機處理器
940‧‧‧外部記憶體
1000‧‧‧系統級晶片(SoC)系統
1001‧‧‧應用處理器
1010‧‧‧CPU
1012、1016‧‧‧叢集
1014、1014a-d‧‧‧核心
1018、1018a-d‧‧‧核心
1019‧‧‧電力管理單元
1020‧‧‧多媒體系統
1030‧‧‧匯流排
1040‧‧‧記憶體系統
1050‧‧‧周邊電路
1060‧‧‧動態隨機存取記憶體
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧I/O裝置
1130‧‧‧記憶體裝置
1140‧‧‧介面
1150‧‧‧匯流排
1200‧‧‧平板個人電腦
1300‧‧‧筆記型電腦
1400‧‧‧智慧型手機
BL‧‧‧位元線
BLb‧‧‧互補位元線
CB‧‧‧晶片球
DT‧‧‧驅動電晶體
F1、F2‧‧‧主動鰭狀結構
I1、I2、I3‧‧‧電流
IVN1、IVN2‧‧‧反相器
JB‧‧‧接合球
MN1-MN8‧‧‧NMOS電晶體
MP1-MP8‧‧‧PMOS電晶體
PB‧‧‧封裝球
PD1、PD2‧‧‧下拉式電晶體
PS‧‧‧封裝基材
PS1、PS2‧‧‧通過式電晶體
PS1、PS2‧‧‧選擇式電晶體
PT‧‧‧通過式電晶體
PU1、PU2‧‧‧上拉式電晶體
RBL‧‧‧讀取位元線
RWL‧‧‧讀取字元線
S100、S110‧‧‧步驟
TR‧‧‧電晶體
VCC‧‧‧電源節點
VDD‧‧‧電壓
VSS‧‧‧接地節點、電壓
WL‧‧‧字元線
WWL‧‧‧寫入字元線
藉由參照隨附圖式詳細地說明例示具體例，例示具體例的上述與其他態樣及特徵將而變得更加顯明，其中：圖1為根據例示具體例之半導體裝置的佈局圖；圖2為繪示圖1的第一與第二汲極以及互連線的 局部佈局圖；圖3為沿著圖1的A-A線所取的截面圖；圖4為根據圖1例示具體例之半導體裝置的電路圖；圖5為圖4電路圖的詳細版本；圖6與7為繪示根據圖1例示具體例之半導體裝置效果的圖式；圖8為根據一例示具體例之半導體裝置的局部佈局圖；圖9為圖8區域B1的局部透視圖；圖10為根據一例示具體例之半導體裝置的局部佈局圖；圖11為圖10區域B2的局部透視圖；圖12為根據一例示具體例之半導體裝置的局部佈局圖；圖13為根據一例示具體例之半導體裝置的局部佈局圖；圖14為根據一例示具體例之半導體裝置的佈局圖；圖15為圖14區域C的局部透視圖；圖16為沿著圖15的D-D線所取的截面圖；圖17為沿著圖15的E-E線所取的截面圖；圖18為根據一例示具體例之半導體裝置的電路圖； 圖19為根據一例示具體例之半導體裝置的電路圖；圖20為包括根據例示具體例之半導體裝置的無線通訊裝置的方塊圖；圖21A為包括根據例示具體例之半導體裝置的系統級晶片(SoC)系統的方塊圖；圖21B為圖21A中央處理單元(CPU)的示意方塊圖；圖21C為繪示圖21A半導體裝置經封裝後的圖式；圖22為繪示包括根據例示具體例之半導體裝置的電子系統的方塊圖；圖23至25為繪示可應用根據例示具體例之半導體裝置的半導體系統例子的圖式；以及圖26為繪示根據一例示具體例之半導體裝置製造方法的流程圖。
詳細說明
藉由參照下列較佳具體例的詳細說明及隨附圖式，可更加容易暸解例示具體例及其完成方法的優點與特徵。然而，例示具體例可以眾多不同形式來具體化且不應被解讀成侷限於本案所載列的具體例。反之，提供該等具體例係俾使本揭示內容完善及完整且例示具體例之概念將完全地傳達給熟習此藝者，例示具體例將僅由隨附申請專 利範圍界定。在圖式中，層與區域的厚度被誇大以表清晰。
將暸解到的是當一元件或層被稱作「位在」另一元件或層「上」或「連接至」另一元件或層時，其可直接位在該另一元件或層上或連接至該另一元件或層，或者可存在中介元件或層。相反地，當一元件被稱作「直接位在」另一元件「上」或「直接連接至」另一元件或層時，則不存在有中介元件或層。通篇中的類似編號係指類似元件。本案所使用的「及/或」一詞係包括相關列舉物件當中一或多者的任何及所有組合。
空間性相對用詞，例如「位在…下面(beneath)」、「位在…下方(below)」、「下(lower)」、「位在…上方(above)」、「上(upper)」等等可在本案中使用，以供發明說明易於描述一元件或特徵和(多個)另一元件或(多個)特徵如圖式所例示般的關係。將暸解到的是，空間性相對用詞係意圖涵蓋除了圖式中所繪方位以外的使用中或操作中裝置的不同方位。舉例來說，假使圖式中的裝置是翻倒的，被描述成「位在」其他元件或特徵「下方」或「下面」的元件則會定位成「位在」其他元件或特徵「上方」。於是，「位在…下方」之例示性用詞可包含上方及下方之方位。裝置可另外定位(旋轉90度或以其他方位旋轉)，而本案所用的空間性相對說明可相應地詮釋。
在說明例示具體例的上下文(尤其是下列專利申請範圍上下文)所使用的"一(a)"與"一(an)"與"該(the)"用詞及類似指涉詞應被解讀為涵括單數和複數，除非本案另有 指明或與上下文明顯抵觸。"包含(comprising)"、"具有(having)"、"包括(including)及"含有(containing)"用詞應被解讀為開放式用詞(即，意指"包括，但不限於")，除非另有註記。
將暸解到的是，儘管第一、第二等等用詞在本案中可用來描述各式元件，但該等元件不應受限於該等用詞。該等用詞僅是用來區別一元件和另一元件。於是，舉例來說，下文所討論的第一元件、第一組件或第一區塊可在不脫離例示具體例之教示下被命名為第二元件、第二組件或第二區塊。
例示具體例將參照透視圖、截面圖、及/或平面圖來說明，該等圖式展示例示具體例。於是，例示圖的輪廓可根據製造技術及/或公差而變動。亦即，例示具體例並非意圖限制例示具體例之範疇，而是涵括由於製程改變可能導致的所有改變與修飾。於是，圖式所展示的區域係以示意形式例示且區域形狀係僅以例示方式呈現而非作為限制。
除非另有定義，否則本案所使用的所有技術性與科學性用詞係具有例示具體例所屬領域中具通常知識者所普遍認知的相同意義。要注意到的是本案所提供使用的任何與所有實施例、或例示性用詞僅意圖更佳地闡明例示具體例而非限制例示具體例之範疇，除非另有規定。再者，除非另有定義，否則在一般使用的字典裡所定義的所有用詞不可過度詮釋。
根據一例示具體例之半導體裝置現在將參照圖1至5說明。
圖1為根據一例示具體例之半導體裝置1的佈局圖。圖2為繪示圖1的第一與第二汲極26a與26b以及互連線64的局部佈局圖。圖3為沿著圖1的A-A線所取的截面圖。圖4為根據圖1例示具體例之半導體裝置1的電路圖。圖5為圖4電路圖的詳細版本。
反相器(inverter)在此後將作為說明根據當前例示具體例之半導體裝置1的例子。然而，半導體裝置1並不限於反相器。
參照圖1至5，半導體裝置1包括第一與第二雜質區域12與14、閘極22、第一與第二源極24a與24b、第一與第二汲極26a與26b、以及互連線64。
第一雜質區域12與第二雜質區域14可以X方向延伸。第一雜質區域12與第二雜質區域14可形成在基材的內部或上面。在此，該內部或上面形成有第一雜質區域12與第二雜質區域14的基材可為半導體基材。該半導體基材可由選自於由下列所構成之群組的一或多個半導體材料形成：Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP。
在例示具體例中，第一雜質區域12與第二雜質區域14每一者可為由半導體材料所形成的磊晶層。該磊晶層可形成在譬如絕緣基材上。換言之，第一雜質區域12與第二雜質區域14每一者可形成為絕緣體覆矽(SOI)。
形成為SOIs的第一雜質區域12與第二雜質區域 14可減少半導體裝置1操作過程的延遲時間。
在當前的例示具體例中，第一雜質區域12與第二雜質區域14可具有不同導電類型。在一例示具體例中，第一雜質區域12可包括N-型雜質區域，第二雜質區域14可包括P-型雜質區域。
閘極22可布置在第一與第二雜質區域12與14上並以Y方向延伸。如圖1所示，閘極22可橫跨第一與第二雜質區域12與14。
閘極22可包括導電材料。在一例示具體例中，閘極22可包括多晶矽。在一些其他具體例，閘極22可包括金屬。
閘極絕緣層20可形成在閘極22和第一與第二雜質區域12與14之間。閘極絕緣層20可由氧化物層形成。在一些例示具體例中，閘極絕緣層20可由-但不限於-SiO2、HfO2、Al2O3、ZrO2、或TaO2形成。
閘極22可藉由裝置隔離層16彼此隔開。裝置隔離層16可形成在第一與第二雜質區域12與14內。在一例示具體例中，裝置隔離層16可包括淺溝隔離(STI)層。然而，裝置隔離層16並不限於STI層。在一例示具體例中，裝置隔離層16亦可包括深溝隔離(DTI)層。
源極區域17可形成在布置於各閘極22一側上的第一與第二雜質區域12與14每一者內。汲極區域18可形成在布置於各閘極22另一側上的第一與第二雜質區域12與14每一者內。
在一例示具體例中，形成在第一雜質區域12內的源極區域17與汲極區域18可包括P-型雜質，形成在第二雜質區域14內的源極區域17與汲極區域18可包括N-型雜質。然而，例示具體例並不限於此，而且導電類型可有所異動。
間隔件21可各別形成在各閘極22的兩側上。在一些例示具體例中，間隔件21每一者可包括譬如氮化物層。明確地說，間隔件21每一者可包括但不限於氮化矽(SiN)層。
在圖3中，間隔件21為柱形。然而，間隔件21的形狀並不限於柱形。間隔件21的形狀可改為任何形狀，例如L形。
第一與第二雜質區域12與14每一者內的源極區域17、汲極區域18、閘極絕緣層20和閘極22可形成在電晶體TR上。因此，如上所述，假使形成在第一雜質區域12內的源極區域17與汲極區域18包括P-型雜質且假使形成在第二雜質區域14內的源極區域17與汲極區域18包括N-型雜質，則p-型金屬氧化物半導體(PMOS)電晶體可形成在第一雜質區域12上，且n-型金屬氧化物半導體(NMOS)電晶體可形成在第二雜質區域14上。
在圖1、4與5中，八個PMOS電晶體MP1至MP8係形成在第一雜質區域12上，八個NMOS電晶體MN1至MN8係形成在第二雜質區域14上。然而，例示具體例並不限於此。所形成的電晶體數目可根據反相器性能而有所異動。
第一源極24a可形成在各閘極22的一側上，以接觸形成在第一雜質區域12內的源極區域17。第一源極24a可藉由電能軌接點34連接至第一電能軌44，其係施加以第一電壓VDD。據此，第一源極24a可電性連接第一電能軌44(其係施加以第一電壓VDD)至形成在第一雜質區域12內的源極區域17。
第二源極24b可形成在各閘極22的一側上，以接觸形成在第二雜質區域14內的源極區域17。第二源極24b可藉由另一電能軌接點34連接至第二電能軌46，其係施加以第二電壓VSS。據此，第二源極24b可電性連接第二電能軌46(其係施加以第二電壓VSS)至形成在第二雜質區域14內的源極區域17。
在一例示具體例中，施加至第一電能軌44的第一電壓VDD可包括電源電壓，施加至第二電能軌46的第二電壓VSS可包括接地電壓。然而，例示具體例並不限於此，且第一電壓VDD與第二電壓VSS可有所異動。舉例來說，在一些其他例示具體例中，施加至第一電能軌44的第一電壓VDD可包括第一電源電壓，施加至第二電能軌46的第二電壓VSS可包括小於第一電源電壓之第二電源電壓。
第一汲極26a可形成在各閘極22的另一側上，以接觸形成在第一雜質區域12內的汲極區域18。第一汲極26a可藉由汲極接點36連接至互連線64。
第二汲極26b可形成在各閘極22的另一側上，以接觸形成在第二雜質區域14內的汲極區域18。第二汲極26b 可藉由另一汲極接點36連接至互連線64。
如圖3所示，第一與第二源極24a與24b可藉由第一介面絕緣膜28來隔絕第一與第二汲極26a與26b。汲極接點36可藉由第二介面絕緣膜38來隔絕第一與第二電能軌44與46、閘極接點32、分配線42、以及輸入接點52(如圖1所示)。
閘極22可藉由閘極接點32電性連接至分配線42。以X方向延伸的分配線42可藉由輸入接點52電性連接至輸入線62。
在一例示具體例中，輸入線62、輸入接點52、分配線42、閘極接點32、互連線64、以及汲極接點36可包括導電材料。導電材料可為但不限於金屬。
在一例示具體例中，輸入線62與互連線64可形成在相同的高度。此外，分配線42與第一與第二電能軌44與46可形成在相同的高度。在此，輸入線62與互連線64可形成為較分配線42和第一與第二電能軌44與46高出輸入接點52的高度。
閘極22、第一與第二源極24a與24b、以及第一與第二汲極26a與26b可形成在相同的高度。在此，分配線42與第一與第二電能軌44與46可形成為較閘極22、第一與第二源極24a與24b、以及第一與第二汲極26a與26b高出閘極接點32的高度或電能軌接點34的高度。
輸入線62與互連線64可形成為較閘極22、第一與第二源極24a與24b、以及第一與第二汲極26a與26b高出汲極接點36的高度。因此，汲極接點36的高度可大於閘極接 點32的高度或電能軌接點34的高度。
電路元件72可電性連接至互連線64。儘管圖式未明確顯示，但電路元件72可藉由形成為譬如導孔(via)的接點(未顯示)連接至互連線64，互連線64的一部分可在繪示之外另以X方向延伸並可連接至電路元件72。亦即，在當前的例示具體例中，電路元件72可以任何方式連接至互連線64。
電路元件72可包括被動電路元件及主動電路元件。被動電路元件的例子可包括但不限於電阻器、電容器、和電感器。主動電路元件的例子可包括但不限於二極體電晶體。
參照圖4，半導體裝置1可表現為受第一電壓VDD與第二電壓VSS驅動的反相器。因此，提供至輸入線62的輸入信號可具有其藉由輸入線62反轉的電壓位準且隨後據此輸出至互連線64。輸出信號可經由形成閉合迴路的互連線64提供至電路元件72。
明確地說，參照圖5，提供至輸入線62之輸入信號的電壓位準係藉由包括八個PMOS電晶體MP1至MP8與八個NMOS電晶體MN1至MN8的反相器反轉。電壓位準已被反轉的輸入信號係作為輸出信號輸出。隨後，輸出信號經由形成閉合迴路的互連線64提供至元件電路72。
在半導體裝置1中，由於互連線64形成閉合迴路，所以可減少半導體裝置1中的電遷移。此將參照圖6與7更詳細地說明。
圖6與7為繪示根據圖1例示具體例之半導體裝置1效果的圖式。
圖6為繪示互連線96-不像半導體裝置1的互連線64-並未形成閉合迴路的半導體裝置9a內的電流流動的圖式。參照圖6，自第一與第二汲極91a與91b供應至汲極接點92的電流I1在互連線96內部僅以一個方向流動。據此，互連線96的原子在半導體裝置9a操作的同時持續地以一個方向(以虛線指示)接收力量。當互連線96的原子持續地以一個方向(以虛線指示)接收力量時，電遷移將在互連線96內創造空隙的機率遂增加。
然而，假使互連線64形成如同圖7所繪示半導體裝置1的閉合迴路，電流則以分散方式在半導體裝置1內部流動。明確地說，參照圖7，在半導體裝置1中，自第一與第二汲極26a與26b供應至汲極接點36的電流I2與I3係以雙方向在互連線64內部流動。據此，相較於上述半導體裝置9a，互連線64的原子所接收的力量減少了。在一些情況中，互連線64的若干原子在半導體裝置1操作的同時以雙方向(以虛線指示)接收力量。因此，相較於如上述般互連線96並未形成閉合迴路時，電遷移在互連線64內創造空隙的機率顯著地減少了。
根據另一例示具體例之半導體裝置現在將參照圖8與9說明。
圖8為半導體裝置2的局部佈局圖。圖9為圖8區域B1的局部透視圖。為簡單起見，將省略已說明過的冗餘元 件描述，當前具體例此後將主要著重在說明和圖1-5的差異。
參照圖8與9，半導體裝置2的互連線(66a、66b)可包括一第一互連線66a與一第二互連線66b。
第一互連線66a可藉由汲極接點36連接至第一與第二汲極26a與26b。第一互連線66a可為U-形。明確地說，第一互連線66a可形似橫臥的“U”。
第二互連線66b可藉由第一接點65連接至第一互連線66a。第二互連線66b可以Y方向延伸。由於第一互連線66a係藉由第一接點65連接至第二互連線66b，所以根據當前具體例之半導體裝置2的互連線(66a、66b)可形成閉合迴路。
在一例示具體例中，第二互連線66b可形成為高於第一互連線66a。明確地說，第二互連線66b可形成為較第一互連線66a高出第一接點65的高度。儘管為易於理解而將介面絕緣膜從圖9中省略，但第一與第二互連線66a與66b和第一接點65可包圍有層間絕緣膜。
在半導體裝置2中，由於互連線(66a、66b)形成閉合迴路，所以互連線(66a、66b)內的電遷移可如上述般減少。再者，在半導體裝置2中，未連接至第一互連線66a的獨立線路可另外地形成在第二互連線66b下方。
根據一例示具體例之半導體裝置現在將參照圖10與11說明。
圖10為半導體裝置3的局部佈局圖。圖11為圖10 區域B2的局部透視圖。當前具體例此後將主要著重在說明和先前具體例的差異。
參照圖10與11，半導體裝置3的互連線(68a、68b、68c)可包括第三互連線68a、第四互連線68b、以及第五互連線68c。
第三互連線68a可藉由汲極接點36連接至第一與第二汲極26a與26b。第三互連線68a可朝向第一與第二汲極26a與26b的一側延伸。
第三互連線68a可為U-形。明確地說，第三互連線68a可形似橫臥的“U”。
第四互連線68b可以X方向延伸。第四互連線68b可朝向第一與第二汲極26a與26b當中的另一側延伸。
第四互連線68b可藉由第二接點67連接至第三互連線68a。在一例示具體例中，第四互連線68b可形成為較第三互連線68a。明確地說，第四互連線68b可形成為較第三互連線68a高出第二接點67的高度。
第五互連線68c可藉由第三接點69連接至第四互連線68b。第五互連線68c可以Y方向延伸。由於第五互連線68c係藉由第三接點69連接至第四互連線68b且第四互連線68b係藉由第二接點67連接至第三互連線68a，所以根據當前具體例之半導體裝置3的互連線(68a、68b、68c)可形成閉合迴路。
在一例示具體例中，第五互連線68c可形成為高於第四互連線68b。明確地說，第五互連線68c可形成為較 第四互連線68b高出第三接點69的高度。儘管為易於理解而將介面絕緣膜從圖11中省略，但第三至第五互連線68a至68c與第二與第三接點67與69可包圍有層間絕緣膜。
在半導體裝置3中，由於互連線(68a、68b、68c)形成閉合迴路，所以互連線(68a、68b、68c)內的電遷移可如上述般減少。再者，在半導體裝置3中，未連接至第三互連線68a的獨立線路可另外地形成在第四與第五互連線68b與68c下方。
圖12為根據另一例示具體例之半導體裝置4的局部佈局圖。當前具體例此後將主要著重在說明和先前具體例的差異。
在圖12的佈局圖中，為了易於說明，在圖1的元件當中，僅繪示第一與第二電能軌44與46和互連線(64a、64b)。換言之，形成在圖1的第一電能軌44與第二電能軌46之間的閘極22、第一與第二源極24a與24b、第一與第二汲極26a與26b等等在圖12中被省略。
參照圖12，根據當前具體例之半導體裝置4的第一電能軌44亦可布置在第二電能軌46下方。互連線(64a、64b)可包括第六互連線64a與第七互連線64b，該等係彼此隔開並形成各別的閉合迴路。
如上所述，複數個PMOS電晶體與複數個NMOS電晶體可形成在位於第六互連線64a下方的第一電能軌44與第二電能軌46之間。此外，複數個PMOS電晶體與複數個NMOS電晶體可形成在位於第七互連線64b下方的第一電 能軌44與第二電能軌46之間。
橋接線64c可連接第六互連線64a與第七互連線64b。明確地說，橋接線64c可藉由橋接接點64d連接至第六連接線64a與第七互連線64b。橋接線64c可形成為高於第六互連線64a與第七互連線64b。明確地說，橋接線64c可形成為較第六互連線64a與第七互連線64b高出橋接接點64d的高度。
橋接線64c可將形成在位於第六互連線64a下方的第一電能軌44與第二電能軌46之間的複數個電晶體以串聯連接至形成在位於第七互連線64b下方的第一電能軌44與第二電能軌46之間的複數個電晶體。換言之，圖12的配置可製成比半導體裝置1至3包括更多電晶體的半導體裝置4。
儘管在圖12中，三個橋接線64c係連接第六互連線64a與第七互連線64b，但例示具體例並不限於此。橋接線64c的數目可視所欲而異動。
此外，儘管彼此隔開並形成各別閉合迴路的第六互連線64a與第七互連線64b在圖12中係以Y方向排列，但例示具體例並不限於此。在一例示具體例中，彼此隔開並形成各別閉合迴路的第六互連線64a與第七互連線64b亦可以X方向排列。
圖13為根據另一例示具體例之半導體裝置5的局部佈局圖。當前具體例此後將主要著重在說明和先前具體例的差異。
在圖13的佈局圖中，為了易於說明，在圖1的元件當中，僅繪示第一與第二電能軌44與46和互連線(64a、64b)。換言之，形成在圖1的第一電能軌44與第二電能軌46之間的閘極22、第一與第二源極24a與24b、第一與第二汲極26a與26b等等在圖13中被省略。
參照圖13，半導體裝置5的互連線(64e、64f)可包括形成閉合迴路的第八互連線64e與呈U-形的第九互連線64f。
如上所述，複數個PMOS電晶體與複數個NMOS電晶體可形成在位於第八互連線64e下方的第一電能軌44與第二電能軌46之間。此外，複數個PMOS電晶體與複數個NMOS電晶體可形成在位於第九互連線64f下方的第一電能軌44與第二電能軌46之間。
橋接線64g可連接第八互連線64e與第九互連線64f。明確地說，橋接線64g可藉由橋接接點64h連接至第八連接線64e與第九互連線64f。橋接線64g可形成為高於第八互連線64e與第九互連線64f。明確地說，橋接線64g可形成為較第八互連線64e與第九互連線64f高出橋接接點64h的高度。
橋接線64g可將形成在位於第八互連線64e下方的第一電能軌44與第二電能軌46之間的複數個電晶體以串聯連接至形成在位於第九互連線64f下方的第一電能軌44與第二電能軌46之間的複數個電晶體。換言之，圖13的配置可製成比半導體裝置1至3包括更多電晶體的半導體裝置 5。
儘管形成閉合迴路的第八互連線64e與呈U-形的第九互連線64f在圖13中係以Y方向排列，但例示具體例並不限於此。在一例示具體例中，第八互連線64e與第九互連線64f亦可以X方向排列。
根據另一例示具體例之半導體裝置現在將參照圖14至17說明。
圖14為根據一例示具體例之半導體裝置6的佈局圖。圖15為圖14區域C的局部透視圖。圖16為沿著圖15的D-D線所取的截面圖。圖17為沿著圖15的E-E線所取的截面圖。
半導體裝置6包括鰭式電晶體(FinFETs)的情況此後將作為例子來說明。然而，例示具體例並不限於此情況。例示具體例亦可應用在包括三度空間半導體元件(譬如使用奈米線的電晶體)而非鰭式電晶體的半導體裝置。
參照圖14至17，半導體裝置6又可包括以X方向延伸的第一與第二主動鰭狀結構(active fins)F1與F2。
第一與第二主動鰭狀結構F1與F2可以第三方向Z從主動層100突出。在一些例示具體例中，第一與第二主動鰭狀結構F1與F2可藉由部分地蝕刻主動層100而形成。然而，例示具體例並不限於此。
在至少一例示具體例中，主動層100可為半導體基材。當主動層100為半導體基材時，半導體基材可由選自於由下列所構成之群組的一或多個半導體材料形成：Si、 Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs、和InP。
在至少一例示具體例中，主動層100可為由半導體材料形成的磊晶層。在此，該磊晶層可形成在絕緣基材上。換言之，主動層100可為SOI基材。
第一與第二主動鰭狀結構F1與F2可以X方向延伸並可以Y方向彼此隔開。
一對第一與第二主動鰭狀結構F1與F2可形成每一群組。這是因為兩個主動鰭狀結構F1與F2係由稱作芯軸(mandrel)的一個虛擬閘極(dummy gate)所形成。
第一與第二雜質區域12與14(參見圖1)可形成在第一與第二主動鰭狀結構F1與F2內。
裝置隔離層101可包覆第一與第二主動鰭狀結構F1與F2每一者的側面。明確地說，裝置隔離層101可包覆第一與第二主動鰭狀結構F1與F2每一者的下方部分，如圖15與16所示。裝置隔離層101可為，舉例來說，絕緣層。更明確地說，裝置隔離層101可為但不限於二氧化矽(SiO2)層、氮化矽(SiN)層、或氮氧化矽(SiON)層。
在圖式中，第一與第二主動鰭狀結構F1與F2每一者的截面可為錐形，亦即，從頂部到底部可變得越來越寬。然而，第一與第二主動鰭狀結構F1與F2每一者的截面形狀並不限於錐形。第一與第二主動鰭狀結構F1與F2每一者可具有四邊形截面形狀。在其他例示具體例中，第一與第二主動鰭狀結構F1與F2每一者可具有倒角截面形狀。亦即，第一與第二主動鰭狀結構F1與F2每一者的角可為弧形。
閘極結構192可以Y方向延伸形成在第一與第二主動鰭狀結構F1與F2每一者上。間隔件115可布置在閘極結構192的兩側上。間隔件115可以Y方向延伸布置在第一與第二主動鰭狀結構F1與F2每一者上。
電晶體可形成在第一與第二主動鰭狀結構F1與F2每一者的一部分內。電晶體每一者可包括閘極結構192、間隔件115、以及源極/汲極區域161。
閘極結構192可包括依序地形成在第一與第二主動鰭狀結構F1與F2每一者上的介面層120、閘極絕緣層132、功函數控制層142、以及閘極162。
介面層120可布置在裝置隔離層101和第一與第二主動鰭狀結構F1與F2每一者上並於Y方向延伸。介面層120可包括低-k材料層，其具有9或更小之介電常數(k)，例如氧化矽層(具有大約4之介電常數)或氮氧化矽層(具有大約4至8之介電常數，取決於氧原子與氮原子含量)。另擇地，介面層120可由矽酸鹽或上述例示層之組合形成。
閘極絕緣層132可布置在介面層120上。明確地說，閘極絕緣層132可以Y方向延伸並部分地包覆第一與第二主動鰭狀結構F1與F2每一者的上方部分。如圖17所示，閘極絕緣層132可沿著布置在閘極162兩側上之間隔件115的側壁向上延伸。在圖17中，閘極絕緣層132係如上述般塑形，因為其係由置換製程(或閘極後製製程)所形成。然而，例示具體例並不限於此，閘極絕緣層132的形狀可視所欲而異動。
亦即，在其他例示具體例中，閘極絕緣層132可由閘極先製製程形成。於是，閘極絕緣層132可不沿著間隔件115的側壁向上延伸，有別於圖17所示。
閘極絕緣層132可由高-k材料形成。在一些例示具體例中，閘極絕緣層132可由-但不限於-HfO2、Al2O3、ZrO2、TaO2等等形成。
功函數控制層142可布置在閘極絕緣層132上。功函數控制層142可以Y方向延伸並部分地包覆第一與第二主動鰭狀結構F1與F2每一者的上方部分。如同閘極絕緣層132，功函數控制層142可沿著間隔件115的側壁向上延伸。功函數控制層142係如上述般塑形，因為其係由置換製程(或閘極後製製程)所形成。然而，例示具體例並不限於此，功函數控制層142的形狀可視所欲而異動。
功函數控制層142可為用於控制電晶體功函數之層。功函數控制層142可為n-型功函數控制層與p-型功函數控制層之至少一者。當功函數控制層142為n-型功函數控制層時，其可為但不限於TiAl、TiAIN、TaC、TaAIN、TiC、或HfSi。在一些例示具體例中，形成在第二主動鰭狀結構F2上的功函數控制層142可包括，舉例來說，TiAl、TiAIN、TaC、TaAIN、TiC、或HfSi。
當功函數控制層142為p-型功函數控制層時，其可包括，舉例來說，金屬氮化物。明確地說，功函數控制層142可包括TiN與TaN之至少一者。更明確地說，功函數控制層142可為但不限於由TiN所形成的單層或由TiN下層與 TaN上層所組成的雙層。在一些例示具體例中，形成在第一主動鰭狀結構F1上的功函數控制層142可為但不限於由TiN所形成的單層或由TiN下層與TaN上層所組成的雙層。
閘極162可布置在功函數控制層142上。閘極162可以Y方向延伸並部分地包覆第一與第二主動鰭狀結構F1與F2每一者的上方部分。
閘極162可包括高度導電材料。在一些例示具體例中，閘極162可包括金屬。金屬例子可包括但不限於Al與W。
凹進處125可形成在第一與第二主動鰭狀結構F1與F2每一者內的閘極結構192的兩側上。凹進處125每一者可具有傾斜側壁。於是，凹進處125可隨著離主動層100的距離增加而變得更寬。如圖15所示，凹進處125可比第一與第二主動鰭狀結構F1與F2更寬。
源極/汲極區域161可各別形成在凹進處125內。在一些例示具體例中，源極/汲極區域161可為升高的源極/汲極區域。亦即，源極/汲極區域161的頂面可高於第一與第二主動鰭狀結構F1與F2的頂面。此外，源極/汲極區域161可藉由間隔件115而和閘極結構192隔絕。
在p-型電晶體的情況中，源極/汲極區域161可包括壓縮應力材料。壓縮應力材料可為具有較Si更大之晶格常數的材料(譬如SiGe)。壓縮應力材料可藉由施加壓縮應力至第一與第二主動鰭狀結構F1與F2每一者而增進通道區域內的載流子遷移率。在一些例示具體例中，形成在第一主 動鰭狀結構F1上的源極/汲極區域161可包括壓縮應力材料。
在n-型電晶體的情況中，源極/汲極區域161可包括如同主動層100之相同材料或拉伸應力材料。舉例來說，當主動層100包括Si，源極/汲極區域161可包括Si或具有較Si更小之晶格常數的材料(譬如SiC)。在一些例示具體例中，形成在第二主動鰭狀結構F2上的源極/汲極區域161可包括拉伸應力材料。
在一例示具體例中，凹進處125係形成在第一與第二主動鰭狀結構F1與F2每一者內，源極/汲極區域161係形成在凹進處125內。然而，例示具體例並不限於此。在一些其他例示具體例中，源極/汲極區域161可藉由將雜質直接注入第一與第二主動鰭狀結構F1與F2每一者內而形成在第一與第二主動鰭狀結構F1與F2每一者內。
第一與第二源極24a與24b和第一與第二汲極26a與26b可形成在源極/汲極區域161上。明確地說，第一源極24a與第一汲極26a可形成在形成於第一主動鰭狀結構F1上之源極/汲極區域161上，第二源極24b與第二汲極26b可形成在形成於第二主動鰭狀結構F2之源極/汲極區域161上。
儘管為易於理解，圖15僅繪示一部分的介面絕緣膜102，介面絕緣膜102可包覆源極/汲極區域161與閘極結構192。
在一例示具體例中，形成在第一主動鰭狀結構F1上的複數個PMOS鰭式電晶體及形成在第二主動鰭狀結構 F2上的複數個NMOS鰭式電晶體可如上述般形成反相器，參照圖1。半導體裝置6的其他元件已參照圖1在上文完整地說明，於是將省略其冗餘說明。
根據另一例示具體例之半導體裝置現在將參照圖18說明。
圖18為半導體裝置7的電路圖。
包括六個電晶體的6T靜態隨機存取記憶體(SRAM)裝置此後將作為半導體裝置7的例子來說明，但例示具體例並不限於此。
參照圖18，半導體裝置7可包括在電源節點VCC與接地節點VSS之間以並聯連接的一對第一與第二反相器INV1與INV2以及各別連接至第一與第二反相器INV1與INV2的輸出節點的第一與第二通過式電晶體PS1與PS2。第一與第二通過式電晶體PS1與PS2可各別連接至位元線BL與互補位元線BLb。第一與第二通過式電晶體PS1與PS2的閘極可連接至字元線WL。
第一反相器INV1包括以串聯連接的第一上拉式電晶體PU1與第一下拉式電晶體PD1，第二反相器INV2包括以串聯連接的第二上拉式電晶體PU2與第二下拉式電晶體PD2。第一與第二上拉式電晶體PU1與PU2可為PMOS電晶體，第一與第二下拉式電晶體PD1與PD2可為NMOS電晶體。
第一反相器INV1的輸入節點係連接至第二反相器INV2的輸出節點，第二反相器INV2的輸入節點係連接至 第一反相器INV1的輸出節點，以便第一與第二反相器INV1與INV2形成單一閉鎖電路。
根據上述具體例之半導體裝置1至6每一者可運用作為第一反相器INV1與第二反相器INV2之至少一者。明確地說，第一上拉式電晶體PU1與第二上拉式電晶體PU2之至少一者可由藉由第一汲極26a(譬如參見圖1)連接至互連線64(譬如參見圖1)的複數個PMOS電晶體構成。此外，第一下拉式電晶體PD1與第二下拉式電晶體PD2之至少一者可由藉由第二汲極26b(譬如參見圖1)連接至互連線64(參見圖1)的複數個NMOS電晶體構成。
根據另一例示具體例之半導體裝置現在將參照圖19說明。
圖19為半導體裝置8的電路圖。
包括八個電晶體的8T SRAM裝置此後將作為半導體裝置8的例子來說明，但例示具體例並不限於此。
參照圖19，半導體裝置8可包括在電源節點VCC與接地節點VSS之間以並聯連接的一對第一與第二反相器INV1與INV2、各別連接至第一與第二反相器INV1與INV2的輸出節點的第一與第二選擇式電晶體PS1與PS2、受到第一反相器INV1之輸出控制的驅動電晶體DT、以及連接至驅動電晶體DT之輸出節點的通過式電晶體PT。
第一與第二選擇式電晶體PS1與PS2可各別連接至位元線BL與互補位元線BLb。第一與第二選擇式電晶體PS1與PS2的閘極可連接至寫入字元線WWL。
第一反相器INV1包括以串聯連接的第一上拉式電晶體PU1與第一下拉式電晶體PD1，且第二反相器INV2包括以串聯連接的第二上拉式電晶體PU2與第二下拉式電晶體PD2。第一與第二上拉式電晶體PU1與PU2可為p-型場效電晶體(PFETs)，第一與第二下拉式電晶體PD1與PD2可為n-型場效電晶體(NFETs)。
第一反相器INV1的輸入節點係連接至第二反相器INV2的輸出節點，且第二反相器INV2的輸入節點係連接至第一反相器INV1的輸出節點，以便第一與第二反相器INV1與INV2形成單一閉鎖電路。
驅動電晶體DT與通過式電晶體PT可用於讀取儲存在由第一反相器INV1與第二反相器INV2所形成之閉鎖電路內的資料。驅動電晶體DT的閘極可連接至第一反相器INV1的輸出節點，通過式電晶體PT的閘極可連接至讀取字元線RWL。驅動電晶體D1之輸出可連接至接地節點VSS，通過式電晶體PT之輸出可連接至讀取位元線RBL。
半導體裝置8的電路配置使其可能透過兩個埠(譬如雙埠)存取儲存在SRAM裝置內的資料。
舉例來說，藉由選擇寫入字元線WWL、位元線BL、以及互補位元線BLb，有可能將資料寫入由第一反相器INV1與第二反相器INV2所形成之閉鎖電路或讀取儲存在閉鎖電路內的資料。此外，藉由選擇讀取字元線RWL與讀取位元線RBL，有可能讀取儲存在由第一反相器INV1與第二反相器INV2所形成之閉鎖電路內的資料。
在SRAM裝置中，透過第二埠讀取資料的操作可獨立於第一埠的操作來執行。因此，此類操作可不影響儲存在閉鎖電路內的資料。換言之，讀取儲存在閉鎖電路內的資料的操作以及寫入資料至閉鎖電路的操作可獨立地執行。
根據上述例示具體例之半導體裝置1至6的每一者可運用作為第一反相器INV1與第二反相器INV2之至少一者。明確地說，第一上拉式電晶體PU1與第二上拉式電晶體PU2之至少一者可由藉由第一汲極26a(譬如參見圖1)連接至互連線64(譬如參見圖1)的複數個PMOS電晶體構成。此外，第一下拉式電晶體PD1與第二下拉式電晶體PD2之至少一者可由藉由第二汲極26b(譬如參見圖1)連接至互連線64(參見圖1)的複數個NMOS電晶體構成。
包括根據例示具體例之半導體裝置的無線通訊裝置現在將參照圖20說明。
圖20為包括根據一例示具體例之半導體裝置的無線通訊裝置900的方塊圖。
參照圖20，無線通訊裝置900可為便攜式電話、智慧型手機終端、手機、個人數位助理(PDA)、膝上型電腦、視頻遊戲單元、或若干其他裝置。裝置900可使用分碼多重進接(CDMA)、分時多重進接(TDMA)，例如全球移動通訊系統(GSM)、或若干其他無線通訊標準。
裝置900可經由接收路徑與發送路徑提供雙向通訊。在接收路徑上，由一或多個基地站發送的信號可被天 線911接收並提供給接收器(RCVR)913。RCVR 913調諧與數位化所接收到的信號並將樣本提供給數位區段120，以供進一步處理。在發送路徑上，發送器(TMTR)915接收從數位區段120發送的資料、處理與調諧資料、產生調幅信號並經由天線911發送調幅信號至一或多個基地站。
數位區段920可藉著一或多個數位信號處理器(DSPs)、微型處理器、精簡指令集電腦(RISCs)等等來實施。此外，數位區段920可製造在一或多個特定應用積體電路(ASICs)或一些其他種類的積體電路(ICs)上。
數位區段920可包括各式處理與介面單元，例如，舉例來說，數據機處理器934、視頻處理器922、應用處理器924、顯示器處理器928、控制器/多核心處理器926、中央處理單元(CPU)930、以及外部匯流排介面(EBI)932。
視頻處理器922可執行圖形應用處理。通常，視頻處理器922可包括用於任意組數圖形操作的任何數量處理單元或模組。視頻處理器922的某些部分可在韌體及/或軟體內實施。舉例來說，控制單元可藉著執行本案所述功能的韌體及/或軟體模組(譬如程序、功能等等)來實施。韌體及/或軟體碼可儲存在記憶體內並由處理器(譬如多核心處理器926)運作。記憶體可在處理器之內或之外實施。
視頻處理器922可實現軟體介面，例如開放式圖形庫(OpenGL)、直接3D等等。CPU 930連同視頻處理器922可運作一系列的圖形處理操作。控制器/多核心處理器926可包括兩個或三個核心。控制器/多核心處理器926可根據 工作負載將欲處理的工作負載分配至兩個核心並同時地處理工作負載。
在圖式中，應用處理器924係繪示為數位區段920的一個元件。然而，例示具體例並不限於此。在一些例示具體例中，數位區段920可整合至一應用處理器924或一應用晶片。
數據機處理器934可執行在RCVR 913與TMTR 915和數位區段920之間傳遞資料所需要的操作。顯示器處理器928可執行驅動顯示器910所需要的操作。
半導體裝置1至8可直接運用在處理器922、924、926、928、930與934或可用作利用在處理器922、924、926、928、930與934操作的快取記憶體。
包括根據例示具體例之半導體裝置的系統級晶片(SoC)系統現在將參照圖21A至21C說明。
圖21A為包括根據例示具體例之半導體裝置的SoC系統1000的方塊圖。圖21B為圖21A的CPU 1010的示意方塊圖。圖21C為繪示圖21A半導體裝置經封裝後的圖式。
參照圖21A，SoC系統1000包括應用處理器1001與動態隨機存取記憶體(DRAM)1060。
應用處理器1001可包括CPU 1010、多媒體系統1020、匯流排1030、記憶體系統1040、以及周邊電路1050。
CPU 1010可執行驅動SoC系統1000所需要的操作。在一些例示具體例中，CPU 1010可被配置成包括複數個核心的多核心環境。
在一些例示具體例中，CPU 1010可包括第一叢集1012與第二叢集1016，如圖21B所示。
第一叢集1012可置於CPU 1010內並包括n個(其中n為自然數)第一核心1014。在圖21B，為易於說明，第一叢集1012包括四個(即n=4)第一核心1014a至1014d的情況將作為例子來說明。然而，例示具體例並不限於此情況。
第二叢集1016亦可置於CPU 1010內並包括n個第二核心1018。第二叢集1016可和第一叢集1012隔開。為易於說明，第二叢集1016包括四個(即n=4)第二核心1018a至1018d的情況將作為例子來說明。然而，例示具體例並不限於此情況。
在圖21B中，包括在第一叢集1012內的第一核心1014的數量係等於包括在第二叢集1016內的第二核心1018的數量。然而，例示具體例並不限於此。在一些具體例中，包括在第一叢集1012內的第一核心1014的數量亦可異於包括在第二叢集1016內的第二核心1018的數量。
此外，在圖21B中，僅有第一叢集1012與第二叢集1016置於CPU 1010內。然而，例示具體例並不限於此。必要時，和第一與第二叢集1012與1016隔開並包括第三核心(未顯示)的第三叢集(未顯示)可另外地置於CPU 1010內。
在當前具體例中，包括在第一叢集1012內的第一核心1014的每單位時間計算量可異於包括在第二叢集1016內的第二核心1018的每單位時間計算量。
在一些例示具體例中，第一叢集1012可為小型叢集，而第二叢集1016可為大型叢集。在此情況中，包括在第一叢集1012內的第一核心1014的每單位時間計算量可小於包括在第二叢集1016內的第二核心1018的每單位時間計算量。
因此，在一個包括於第一叢集1012內的所有第一核心1014皆被啟動執行一操作之情況中的每單位時間計算量可小於在一個包括於第二叢集1016內的所有第二核心1018皆被啟動執行一操作之情況中的每單位時間計算量。
包括在第一叢集1012內的(1-1)th至(1-4)th核心1014a至1014d的每單位時間之各別計算量可相等，且包括在第二叢集1016內的(2-1)th至(2-4)th核心1018a至1018d的每單位時間之各別計算量可相等。亦即，假設(1-1)th至(1-4)th核心1014a至1014d每一者的每單位時間計算量為10，(2-1)th至(2-4)th核心1018a至1018d每一者的每單位時間計算量可為40。
電力管理單元1019可視需要啟動或停用第一叢集1012與第二叢集1016。明確地說，當一操作需要由第一叢集1012執行時，電力管理單元1019可啟動第一叢集1012並停用第二叢集1016。相反地，當一操作需要由第二叢集1016執行時，電力管理單元1019可啟動第二叢集1016並停用第一叢集1012。當所需計算量可完全地由(1-1)th核心1014a處理時，電力管理單元1019可啟動第一叢集1014a並停用第二叢集1016。甚至在第一叢集1012內，電力管理單 元1019可啟動(1-1)th核心1014a並停用(1-2)th至(1-4)th核心1014b至1014d。換言之，電力管理單元1019可決定是否啟動第一叢集1012與第二叢集1016且亦可決定是否啟動包括在第一叢集1012內的(1-1)th至(1-4)th核心1014a至1014d的每一者以及包括在第二叢集1016內的(2-1)th至(2-4)th核心1018a至1018d的每一者。
在一些例示具體例中，電力管理單元1019可藉由供電至第一與第二叢集1012及/或包括在第一與第二叢集1012與1016內的核心1014a至1014d與1018a至1018d來啟動第一與第二叢集1012及/或包括在第一與第二叢集1012與1016內的核心1014a至1014d與1018a至1018d。此外，電力管理單元1019可藉由切斷對第一與第二叢集1012及/或包括在第一與第二叢集1012與1016內的核心1014a至1014d與1018a至1018d的供電而停用第一與第二叢集1012及/或包括在第一與第二叢集1012與1016內的核心1014a至1014d與1018a至1018d。
電力管理單元1019可根據SoC系統1000的操作環境而僅啟動特定叢集1012或1016及/或包括在特定叢集1012或1016內的核心1014a至1014d或1018a至1018d，藉此管理整個SoC系統100的耗電量。
回頭參照圖21A，多媒體系統1020可用於執行SoC系統1000內的各種多媒體功能。多媒體系統1020可包括3D引擎模組、視頻編碼解碼器、顯示系統、攝影機系統、後處理器等等。
匯流排1030可用於CPU 1010、多媒體系統1020、記憶體系統1040和周邊電路1050當中的資料通訊。在一些例示具體例中，匯流排1030可具有多層結構。明確地說，匯流排1030可為但不限於多層先進高性能匯流排(AHB)或多層先進可擴展介面(AXI)。
記憶體系統1040可提供應用處理器1001連接至外部記憶體(譬如DRAM 1060)所需的環境並以高速執行。在一些例示具體例中，記憶體系統1040可包括控制外部記憶體(譬如DRAM 1060)所需的控制器(譬如DRAM控制器)。
周邊電路1050可提供SoC系統1000順利地連接至外部裝置(譬如主機板)所需的環境。據此，周邊電路1050可包括各式介面，其啟動連接至SoC系統1000之外部裝置，以相容於SoC系統1000。
DRAM 1060可作用如同應用處理器1001之操作所需的操作記憶體。在一些例示具體例中，DRAM 1060可置於應用處理器1001之外。明確地說，DRAM 1060可以層疊封裝(PoP)形式和應用處理器1001封裝在一起，如圖21C所示。
參照圖21C，該半導體封裝可包括封裝基材PS、DRAM 1060、以及應用處理器1001。
封裝基材PS可包括複數個封裝球PB。封裝球PB可藉由封裝基材PS內的信號線電性連接至應用處理器1001的晶片球CB並可藉由封裝基材PS內的信號線電性連接至 接合球JB。
DRAM 1060可藉由引線接合而電性連接至接合球JB。
應用處理器1001可布置在DRAM 1060下方。應用處理器1001的晶片球CB可藉由接合球JB電性連接至DRAM 1060。
在圖21A中，DRAM 1060係置於應用處理器1001之外。然而，例示具體例並不限於此。必要時，DRAM 1060亦可置於應用處理器1001之內。
可提供半導體裝置1至8之任一者作為SoC系統1000之任一元件。
現在將參照圖22說明包括根據例示具體例之半導體裝置的電子系統。
圖22為繪示包括根據例示具體例之半導體裝置的電子系統1100的方塊圖。
參照圖22，電子系統1100可包括控制器1110、輸入/輸出(I/O)裝置1120、記憶體裝置1130、介面1140以及匯流排1150。控制器1110、I/O裝置1120、記憶體裝置1130及/或介面1140可藉由匯流排1150相互連接。匯流排1150可作為傳輸數據的路徑。
控制器1110可包括下列至少一者：微型處理器、數位信號處理器、微型控制器以及能夠執行微型處理器、數位信號處理器與微型控制器功能之類似功能的邏輯裝置。I/O裝置1120可包括小型數字鍵盤(keypad)、鍵盤(keyboard) 以及顯示裝置。記憶體裝置1130可儲存資料及/或指令。介面1140可用於傳輸資料至通訊網絡或自通訊網絡接收資料。介面1140可為有線或無線介面。在一例中，介面1140可包括天線或者有線或無線收發器。
儘管未顯示於圖式，但電子系統1100可為增進控制器1110操作之操作記憶體，且亦可包括高速DRAM或SRAM。在此，半導體裝置1至8之任一者可運用為運作記憶體。此外，半導體裝置1至8之任一者可設置在記憶體裝置1130內或控制器1110或I/O裝置1120內。
電子系統1100可應用至能夠在無線環境中傳輸或接收資訊的近乎所有種類電子產品，例如PDA、攜帶式電腦、網路平板電腦、無線電話、行動電話、數位音樂播放器、記憶卡等等。
圖23至25為繪示可應用根據例示具體例之半導體裝置的半導體系統例子的圖式。
圖23繪示平板個人電腦(PC)1200，圖24繪示筆記型電腦1300，以及圖25繪示智慧型手機1400。如本案所列示，根據上述例示具體例之半導體裝置1至8的至少一者可用於平板PC1200、筆記型電腦1300、以及智慧型手機1400。
半導體裝置1至8-如本案所列示-亦可應用至除本案所列者以外的各式IC裝置。亦即，當平板PC120、筆記型電腦1300、以及智慧型手機1400已如上述般作為根據一例示具體例之半導體系統的例子來說明時，根據具體例 之半導體系統的例子並不限於平板PC1200、筆記型電腦1300、以及智慧型手機1400。在一些例示具體例中，半導體系統可提供為電腦、超級移動PC(UMPC)、工作站、上網型電腦、PDA、攜帶式電腦、無線電話、行動電話、電子書(e-book)、可攜式多媒體播放器(PMP)、攜帶式遊戲機、導航裝置、黑盒子、數位相機、3-度空間電視機、數位音頻記錄器、數位音頻播放器、數位影像記錄器、數位影像播放器、數位視頻記錄器、數位視頻播放器等等。
根據一例示具體例之半導體裝置製造方法現在將參照圖26說明。
圖26為繪示根據一例示具體例之半導體裝置製造方法的流程圖。
參照圖26，提供了標準單位(操作S100)。標準單位可具有半導體裝置1至8之佈局中的任一者。明確地說，所提供的標準單位可包括反相器，該反相器係由複數個PMOS電晶體與複數個NMOS電晶體以及連接至反相器輸出終端並形成閉合迴路之互連線所組成。
接著，半導體裝置係使用所提供的標準單位(操作S110)來製造。明確地說，使用所提供的標準單位，沉積製程、蝕刻製程等等係於使用所提供的標準單位之半導體基材上執行。結果，可製得半導體裝置1至8之任一者。
在總結詳細說明時，熟習此藝者將理解到可對該等例示具體例進行眾多異動與修飾而無實質逸離其原理。因此，所揭示的例示具體例僅在一般性和說明性的意義上 使用而非用於限制目的。

Claims (20)

  1. 一種半導體裝置，該半導體裝置包含：一第一源極，其被配置成連接一第一電能軌至一第一雜質區域，該第一電能軌耦合至一第一電壓源；一第二源極，其被配置成連接一第二電能軌至一第二雜質區域，該第二電能軌耦合至一第二電壓源，該等第一與第二電壓源不同；一閘極，其位於該等第一與第二雜質區域上；一第一汲極，其位於該第一雜質區域上；一第二汲極，其位於該第二雜質區域上；以及一互連線，其連接至該第一汲極與該第二汲極，該互連線形成至少一閉合迴路。
  2. 如請求項1之半導體裝置，其中該互連線高於該等第一與第二源極、該閘極、以及該等第一與第二汲極。
  3. 如請求項1之半導體裝置，其中該閘極於一第一方向延伸，以及該互連線包括，為U-形的一第一互連線部分，以及於該第一方向延伸的一第二互連線部分，該第二互連線部分高於該第一互連線部分。
  4. 如請求項3之半導體裝置，其中該第一互連線部分更包括，朝向該等第一與第二汲極的一側延伸的一第三互連線部分，以及朝向該等第一與第二汲極的另一側延伸的一第四互連線部分，該第四互連線部分高於該第三互連線部分。
  5. 如請求項1之半導體裝置，其中該第一雜質區域包含一N-型雜質區域，且該第二雜質區域包含一P-型雜質區域。
  6. 如請求項1之半導體裝置，其中該第一電壓源被配置成提供一電源電壓，且該第二電壓源被配置成提供一接地電壓。
  7. 如請求項1之半導體裝置，其更包含：從一基材突出的一主動鰭狀結構，其中該等第一與第二雜質區域位於該主動鰭狀結構內。
  8. 如請求項7之半導體裝置，其更包含：一閘極絕緣層，其位於該閘極與該主動鰭狀結構之間；以及一間隔件，其位於該主動鰭狀結構上且位於該閘極的一側上，其中該閘極絕緣層沿著該間隔件的側壁延伸。
  9. 如請求項1之半導體裝置，其更包含：一橋接線，以及該互連線包括，形成一第一閉合迴路的一第一互連線部分，以及和該第一互連線部分隔開的一第二互連線部分，該第二互連線部分形成一第二閉合迴路，該橋接線連接至該第一互連線部分與該第二互連線部分。
  10. 如請求項9之半導體裝置，其中該橋接線高於該等第一與第二互連線部分。
  11. 如請求項1之半導體裝置，其更包含：另一互連線，其連接至該第一汲極與該第二汲極，該另一互連線為U-形；以及一橋接線，其連接至形成該至少一閉合迴路之該互連線和為U-形之該另一互連線。
  12. 一種半導體裝置，該半導體裝置包含：一第一電晶體；一第二電晶體，其不同於該第一電晶體；以及一互連線，其連接至該等第一與第二電晶體的各別輸出終端和一電路元件，該互連線形成至少一閉合迴路。
  13. 如請求項12之半導體裝置，其中該第一電晶體包含一p-型金屬氧化物半導體(PMOS)電晶體，該第二電晶體包含一n-型金屬氧化物半導體(NMOS)電晶體。
  14. 如請求項12之半導體裝置，其中該第一電晶體的源極被配置成接收一第一電壓，該第二電晶體的源極被配置成接收不同於該第一電壓的一第二電壓。
  15. 如請求項14之半導體裝置，其中該第一電壓包含一電源電壓，該第二電壓包含一接地電壓。
  16. 如請求項12之半導體裝置，其中該電路元件包含電阻器、電容器、電感器、二極體、以及電晶體之中的至少一者。
  17. 如請求項12之半導體裝置，其中該第一電晶體與該第二電晶體於一第一電能軌與一第二電能軌之間係以串聯連接。
  18. 如請求項17之半導體裝置，其中該第一電晶體包含以並聯連接的複數個第一電晶體，該第二電晶體包含以並聯連接的複數個第二電晶體。
  19. 如請求項17之半導體裝置，其中該第一電能軌被配置成接收一電源電壓，該第二電能軌被配置成接收一接地電壓。
  20. 如請求項12之半導體裝置，其中該半導體裝置為一反相器。
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