TW201635542A - 包含主動鰭的半導體裝置 - Google Patents

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Abstract

本發明提供一種半導體裝置，其包含以第一方向在彼此旁邊延伸的第一主動鰭至第四主動鰭；以及覆蓋第一主動鰭至第四主動鰭的下部部分的場絕緣膜，第一主動鰭以及第二主動鰭自場絕緣膜以第一高度凸起，第三主動鰭自場絕緣膜以不同於第一高度的第二高度凸起，且第一主動鰭與第二主動鰭之間的間隔不同於第三主動鰭與第四主動鰭之間的間隔。

Description

包含主動鰭的半導體裝置
本揭露內容是有關於包含主動鰭的半導體裝置。
已建議多閘極電晶體為用於增加半導體裝置的密度的一個可能的微縮技術，在所述半導體裝置中，具有鰭或奈米線形狀的多通道主動圖案（或矽主體）形成於基板上且閘極形成於多通道主動圖案的表面上。
因為此多閘極電晶體使用三維通道，所以其大體上容易執行縮放。另外，即使多閘極電晶體的閘極長度不增加，仍有可能改良電流控制能力。此外，有可能有效地抑制通道區的電位受到汲極電壓影響的短通道效應（SCE）。
根據本揭露內容的態樣，提供一種半導體裝置，其包括以第一方向在彼此旁邊延伸的第一主動鰭至第四主動鰭；以及覆蓋所述第一主動鰭至所述第四主動鰭的下部部分的場絕緣膜，其中所述第一主動鰭以及所述第二主動鰭自所述場絕緣膜以第一高度凸起，其中所述第三主動鰭自所述場絕緣膜以不同於所述第一高度的第二高度凸起，且其中所述第一主動鰭與所述第二主動鰭之間的間隔不同於所述第三主動鰭與所述第四主動鰭之間的間隔。
根據本揭露內容的另一態樣，提供一種半導體裝置，其包括經設置以接收第一電壓的第一節點；經設置以接收不同於所述第一電壓的第二電壓的第二節點；以及串聯連接於所述第一節點與所述第二節點之間的上拉電晶體以及下拉電晶體，其中所述下拉電晶體包括：第一主動鰭，其自場絕緣膜以第一高度凸起且以第一方向延伸；以及第一閘極電極，其以與所述第一方向相交的第二方向延伸且安置於所述第一主動鰭上，且所述上拉電晶體包括：第二主動鰭，其自所述場絕緣膜以不同於所述第一高度的第二高度凸起且以所述第一方向延伸；以及第二閘極電極，其以所述第二方向延伸且安置於所述第二主動鰭上。
根據本揭露內容的另一態樣，提供一種半導體裝置，其包括：包括第一區以及第二區的基板；在所述第一區中以第一方向在彼此旁邊延伸的第一主動鰭以及第二主動鰭；在所述第二區中以所述第一方向在彼此旁邊形成的第三主動鰭以及第四主動鰭；以及以與所述第一方向相交的第二方向延伸的閘極電極，其中所述第一主動鰭以及所述第二主動鰭包括第一化合物半導體層以及安置於所述第一化合物半導體層上且不同於所述第一化合物半導體層的第二化合物半導體層，所述第三主動鰭以及所述第四主動鰭包括所述第一化合物半導體層以及安置於所述第一化合物半導體層上且不同於所述第一化合物半導體層以及所述第二化合物半導體層的第三化合物半導體層，且所述第一主動鰭與所述第二主動鰭之間的第一間隔不同於所述第三主動鰭與所述第四主動鰭之間的第二間隔。
根據本揭露內容的另一態樣，提供一種半導體裝置，其包括：包括第一區以及第二區的基板；在所述第一區中以第一方向在彼此旁邊延伸的第一主動鰭以及第二主動鰭；在所述第二區中以所述第一方向在彼此旁邊形成的第三主動鰭以及第四主動鰭；覆蓋所述第一主動鰭至所述第四主動鰭的下部部分的場絕緣膜；以及以與所述第一方向相交的第二方向延伸的閘極電極，其中所述第一主動鰭以及所述第二主動鰭包括第一化合物半導體層以及安置於所述第一化合物半導體層上且不同於所述第一化合物半導體層的第二化合物半導體層，所述第三主動鰭以及所述第四主動鰭包括所述第一化合物半導體層以及安置於所述第一化合物半導體層上且不同於所述第一化合物半導體層以及所述第二化合物半導體層的第三化合物半導體層，且自所述場絕緣膜凸起的所述第一主動鰭以及所述第二主動鰭的第一高度不同於自所述場絕緣膜凸起的所述第三主動鰭以及所述第四主動鰭的第二高度。
在閱讀以下圖式以及詳細描述之後，根據本發明概念的實施例的其他方法、系統以及/或裝置對於熟習此項技術者而言將顯而易見或變得顯而易見。希望所有這些額外方法、系統以及/或裝置包含於本說明書內、屬於本發明概念的範疇內且由隨附申請專利範圍保護。此外，希望可單獨地實施或以任何方式以及/或組合地來組合本文中所揭露的所有實施例。
參考以下較佳實施例的詳細描述以及隨附圖式可更易於理解本揭露內容的優勢以及特徵以及實現本揭露內容的方法。然而，本揭露內容可以許多不同形式體現，且不應理解為限於本文中所闡述的實施例。實情為，提供這些實施例使得本揭露內容將充分且完整，且將本揭露內容的概念充分傳達至熟習此項技術者，且本揭露內容將僅由所附申請專利範圍定義。在圖式中，為了清楚起見放大層以及區的厚度。
本文中使用的術語僅用於描述特定實施例的目的，且並不意欲限制本發明概念。如本文中所使用，單數形式「一」以及「所述」意欲亦包含複數形式，除非上下文另外清晰指示。將進一步理解，術語「包括」在用於本說明書中時指定所陳述特徵、整數、步驟、操作、元件以及/或組件的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件以及/或其群組的存在或添加。
將理解，當元件或層被稱作在另一元件或層「上」、「連接至」或「耦接至」另一元件或層時，其可直接在另一元件或層上、連接或耦接至另一元件或層，或可存在介入元件或層。相反地，當元件被稱作「直接」在另一元件或層「上」、「直接連接至」或「直接耦接至」另一元件或層時，不存在介入元件或層。如本文中所使用，術語「及/或」包含相關聯所列項目中的一或多者的任何以及所有組合。
將理解，儘管術語第一、第二等可在本文中用以描述各種元件、組件、區、層以及/或區段，但這些元件、組件、區、層以及/或區段不應受這些術語限制。這些術語僅用於區分一個元件、組件、區、層或區段與另一區、層或區段。因此，在不脫離本發明概念的教示的情況下，下文論述的第一元件、組件、區、層或區段可被稱為第二元件、組件、區、層或區段。
為易於描述，諸如「底下」、「下方」、「下部」、「上方」、「上部」以及其類似物的空間相對術語可在本文中用於描述如圖中所說明的一個元件或特徵對另一元件或特徵的關係。將理解，空間相對術語意欲涵蓋在使用或操作中的裝置除圖中所描繪的定向以外的不同定向。舉例而言，若圖中的裝置翻轉，則描述為在其他元件或特徵「下方」或「底下」的元件將定向在其他元件或特徵「上方」。因此，例示性術語「下方」可涵蓋「上方」以及「下方」兩定向。裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞相應地進行解釋。
本文中參考橫截面說明描述實施例，所述橫截面繪示為理想化實施例（以及中間結構）的示意性說明。因而，應預期由於（例如）製造技術以及/或容差的繪示形狀的變化。因此，這些實施例不應理解為限制於本文中所說明的特定區形狀，但包含由於（例如）製造造成的形狀偏差。舉例而言，繪示為矩形的植入區將通常在其邊緣具有圓形或彎曲特徵以及/或植入物濃度梯度，而非自植入區至非植入區的二元改變。同樣地，由植入形成的內埋區可在內埋區與發生植入的表面之間的區中引起某種植入。因此，圖中所繪示的區在本質上為示意性的，且其形狀不意欲繪示裝置區的實際形狀，且不意欲限制本發明概念的範疇。
除非另外定義，否則本文中所使用的所有術語（包含技術以及科學術語）具有與由一般熟習本發明概念所屬的此項技術者通常理解的意義相同的意義。將一步應理解，諸如常用詞典中所定義的術語的術語應解釋為在相關技術以及本說明書的上下文中具有與其意義一致的意義，且不應以理想化或過度形式意義進行解釋，除非本文中明確地如此定義。
如由本發明實體所瞭解，根據本文中所描述的各種實施例的裝置以及形成裝置的方法可體現於諸如積體電路的微電子裝置中，其中根據本文中所描述的各種實施例的多個裝置整合於相同微電子裝置中。因此，可在微電子裝置中在無需正交的兩個不同方向上複製本文中所說明的橫截面圖。因此，體現根據本文中所描述的各種實施例的裝置的微電子裝置的平面圖可包含基於微電子裝置的功能性而呈陣列以及/或二維圖案的多個裝置。
取決於微電子裝置的功能性，根據本文中所描述的各種實施例的裝置可散置於其他裝置當中。此外，可在可正交於兩個不同方向的第三方向上複製根據本文中所描述的各種實施例的微電子裝置以得到三維積體電路。
因此，本文中所繪示的橫截面圖為在平面圖中沿著兩個不同方向以及/或在透視圖中沿著三個不同方向延伸的根據本文中所描述的各種實施例的多個裝置提供支援。舉例而言，當裝置/結構的橫截面圖中繪示單一作用區時，裝置/結構可包含多個作用區以及其上的電晶體結構（按狀況需要，或為記憶體單元結構、閘極結構等），如將由裝置/結構的平面圖所繪示。
圖1為根據本發明概念的實施例的半導體裝置的概念圖。圖2為圖1的記憶體單元陣列區的概念圖。
參看圖1，半導體裝置1可包含記憶體單元陣列區MR以及周邊電路區PR。具體言之，記憶體單元陣列區MR以及周邊電路區PR可安置於半導體裝置1的基板100上。
記憶體元件可安置於記憶體單元陣列區MR中。此記憶體元件的實例可包含SRAM（靜態隨機存取記憶體）、DRAM（動態隨機存取記憶體）、反及或反或快閃記憶體、MRAM（磁性隨機存取記憶體）、PRAM（相變式隨機記憶體）、RRAM（電阻性隨機存取記憶體）或其類似者，但本發明概念的實施例不限於此。
用於驅動安置於記憶體單元陣列區MR中的記憶體元件所要求的元件可安置於周邊電路區PR中。此元件的實例可包含輸入/輸出緩衝器（I/O緩衝器）、讀取電路、寫入電路或其類似者，但本發明概念的實施例不限於此。
參看圖2，記憶體單元陣列區MR可包含多個記憶體單元區。
下文將描述SRAM元件安置於記憶體單元陣列區MR的每一記憶體單元區中的實例，但本發明概念的實施例不限於此。亦即，下文將描述記憶體單元陣列區MR包含多個SRAM記憶體單元區SMC1、SMC2的實例，但本發明概念的實施例不限於此。
如所說明，多個SRAM記憶體單元區SMC1、SMC2可藉由配置為網格形狀而安置且具有陣列形式。SRAM單元可安置於SRAM記憶體單元區SMC1、SMC2中的每一者中。
下文將參看圖3至圖7更詳細地描述SRAM單元。
圖3為圖2的SRAM記憶體單元區的電路圖。圖4為圖2的SRAM記憶體單元區的佈局圖。圖5為繪示圖4的下拉電晶體的透視圖。圖6A為繪示圖4的上拉電晶體的透視圖。圖6B提供用於比較圖5中所繪示的下拉電晶體與圖6A中所繪示的上拉電晶體的圖式。圖7為沿著圖4的線A-A截得的橫截面圖。
首先，參看圖3，半導體裝置1可包含並聯連接於電源供應器節點VCC與接地節點VSS之間的一對反相器INV1、反相器INV2，以及連接至反相器INV1、反相器INV2中的每一者的輸出節點的第一選擇電晶體（first pass transistor）PS1以及第二選擇電晶體PS2。
第一選擇電晶體PS1以及第二選擇電晶體PS2可分別連接至位元線BL以及互補位元線BLb。第一選擇電晶體PS1以及第二選擇電晶體PS2的閘極可連接至字線WL。
第一反相器INV1可包含串聯連接於電源供應器節點Vcc與接地節點VSS之間的第一上拉電晶體PU1以及第一下拉電晶體PD1，且第二反相器INV2可包含串聯連接於電源供應器節點Vcc與接地節點VSS之間的第二上拉電晶體PU2以及第二下拉電晶體PD2。
在一實施例中，第一上拉電晶體PU1以及第二上拉電晶體PU2可為PFET電晶體，且第一下拉電晶體PD1以及第二下拉電晶體PD2可為NFET電晶體。
另外，第一反相器INV1的輸入節點可連接至第二反相器INV2的輸出節點且第二反相器INV2的輸入節點可連接至第一反相器INV1的輸出節點，使得第一反相器INV1以及第二反相器INV2構成單一鎖存電路。
現參看圖3至圖7，在第一方向X上彼此間隔開的第一主動鰭210、第二主動鰭212、第三主動鰭220、第四主動鰭230、第五主動鰭240以及第六主動鰭242可在第二方向Y上縱向延伸。
在一些實施例中，如所繪示，第三主動鰭220以及第四主動鰭230的延伸長度可較短於剩餘主動鰭210、212、240、242的延伸長度。
第一主動鰭210以及第二主動鰭212可由第一間隔L1彼此間隔開。此外，第五主動鰭240以及第六主動鰭242可由第一間隔L1彼此間隔開。
第三主動鰭220以及第四主動鰭230可由第二間隔L2彼此間隔開。此處，第二間隔L2可大於第一間隔L1。亦即，第一間隔L1可小於第二間隔L2。
因此，相比於第三主動鰭220以及第四主動鰭230，第一主動鰭210以及第二主動鰭212可安置成彼此鄰近，且相比於第三主動鰭220以及第四主動鰭230，第五主動鰭240以及第六主動鰭242可安置成彼此鄰近。
第一閘極電極251、第二閘極電極252、第三閘極電極253以及第四閘極電極254可在第一方向X上縱向延伸。
第一閘極電極251可在第一方向X上與第四閘極電極254間隔開且可在第二方向Y上與第二閘極電極252以及第三閘極電極253間隔開。第二閘極電極252可在第一方向X上與第三閘極電極253間隔開且可在第二方向Y上與第一閘極電極251以及第四閘極電極254間隔開。
第一閘極電極251可與第一主動鰭至第四主動鰭210、212、220、230相交。第二閘極電極252可與第一主動鰭210以及第二主動鰭212相交。第三閘極電極253可與第三至第六主動鰭220、230、240、242相交。第四閘極電極254可與第五主動鰭240以及第六主動鰭242相交。
具體言之，第一閘極電極251可與第一主動鰭至第三主動鰭210、212、220完全相交且可部分重疊第四主動鰭230的端子末端。第三閘極電極253可與第四至第六主動鰭230、240、242完全相交且可部分重疊第三主動鰭220的端子末端。
如所說明，第一下拉電晶體PD1可界定於第一閘極電極251與第一主動鰭210以及第二主動鰭212相交所在的區中。
第一下拉電晶體PD1可包含第一主動鰭210以及第二主動鰭212、第一閘極電極251、第一功函數調整層292、閘極絕緣膜132、間隙壁115以及第一雜質磊晶層130。
第一主動鰭210以及第二主動鰭212可以第三方向Z自基板100突出以在第二方向Y上延伸。
在一些實施例中，基板100可包含半導體材料。半導體材料可由選自由以下各者組成的群組的一或多個材料組成：（例如）Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs以及InP。
然而，本發明概念的實施例並不限於這些實例，且在一些其他實施例中，基板100可為絕緣基板。亦即，基板100（例如）可為SOI（絕緣體上矽）基板。若基板100以此方式為SOI，則可改良半導體裝置的回應速度。
第一主動鰭210以及第二主動鰭212中的每一者可具有長邊以及短邊。
在圖4中，第一主動鰭210以及第二主動鰭212的長邊方向繪示為第二方向Y，且第一主動鰭210以及第二主動鰭212的短邊方向繪示為第一方向X，但本發明概念的實施例不限於此。
在一些其他實施例中，第一主動鰭210以及第二主動鰭212的長邊方向可為第一方向X，且第一主動鰭210以及第二主動鰭212的短邊方向可為第二方向Y。
第一主動鰭210以及第二主動鰭212可為基板100的一部分且可包含自基板100生長的磊晶層。
在一些實施例中，第一主動鰭210以及第二主動鰭212可含有半導體材料。在此狀況下，第一主動鰭210以及第二主動鰭212（例如）可含有矽（Si）、SiGe或其類似者。
在一些實施例中，第一主動鰭210以及第二主動鰭212可含有相同於基板100的材料。舉例而言，當基板100含有Si時，第一主動鰭210以及第二主動鰭212亦可含有Si。
然而，本發明概念的實施例不限於此，且基板100以及第一主動鰭210以及第二主動鰭212可含有彼此不同的材料。
舉例而言，當基板100含有Si時，第一主動鰭210以及第二主動鰭212可含有不同於Si的半導體材料。在此狀況下，第一主動鰭210以及第二主動鰭212（例如）可經由磊晶生長製程形成於基板100上。
第一場絕緣膜110可形成於基板100上以覆蓋第一主動鰭210以及第二主動鰭212的側壁的部分並暴露第一主動鰭210以及第二主動鰭212的上部部分。亦即，如所繪示，第一場絕緣膜110可覆蓋第一主動鰭210以及第二主動鰭212的下部部分。
第一場絕緣膜110可以第一高度H1形成。因此，第一主動鰭210以及第二主動鰭212可自第一場絕緣膜110朝上凸起第三高度H3。
在一些實施例中，第一場絕緣膜110（例如）含有氧化物膜、氮氧化物膜或氮化物膜中的一者，但本發明概念的實施例不限於此。
與第一主動鰭210以及第二主動鰭212相交的閘極絕緣膜132、第一功函數調整層292以及第一閘極電極251可安置於第一主動鰭210以及第二主動鰭212上。
如圖5中所繪示，閘極絕緣膜132可形成於第一主動鰭210以及第二主動鰭212的上部表面上且可形成為沿著間隙壁115的側壁自基板100凸起的形狀。換言之，閘極絕緣膜132的至少一個末端可自基板100朝上延伸。
可提供閘極絕緣膜132的此形狀，此是因為此實施例的第一下拉電晶體PD1（例如）經由閘極替換製程形成。
另外，如圖7中所繪示，閘極絕緣膜132可沿著第一場絕緣膜110的上部表面以及第一主動鰭210以及第二主動鰭212的側表面以及上部表面形成。
閘極絕緣膜132可含有具有大於氧化矽膜的介電常數的高介電材料。舉例而言，閘極絕緣膜132可含有HfO2 、ZrO2 、LaO、Al2 O3 、Ta2 O5 或其類似者，但本發明概念的實施例不限於此。
第一功函數調整層292可形成於閘極絕緣膜132上。第一功函數調整層292可用以調節第一下拉電晶體PD1的功函數且第一閘極電極251可用以傳輸自外部施加的閘極電壓。另外，第一閘極電極251可用以填充由第一功函數調整層292形成的空間。
在一些實施例中，第一功函數調整層292可含有第一金屬，且第一閘極電極251可含有第二金屬。
如圖5中所繪示，第一功函數調整層292可形成為沿著閘極絕緣膜132的上部表面以及第一閘極電極251的側表面朝上延伸的形狀。可提供第一功函數調整層292的此形狀，此是因為本發明實施例的第一下拉電晶體PD1（例如）經由閘極替換製程形成。
另外，如圖7中所繪示，第一功函數調整層292可沿著第一場絕緣膜110的上部部分以及第一主動鰭以及第二主動鰭210、212的側壁以及上部部分保形地置放。
第一功函數調整層292（例如）可包含N型功函數調整層。第一功函數調整層292（例如）可含有TiN、TaN、TiC、TiAlC以及TaC中的至少一者。
第一閘極電極251（例如）可含有W或Al。然而，本發明概念的實施例不限於此，且第一功函數調整層292以及第一閘極電極251的設置可以其他方式修改。
在一些其他實施例中，第一閘極電極251（例如）可含有Si、SiGe或其類似者而非金屬。
間隙壁115可形成於第一閘極電極251的至少一個側面上。在本發明概念的一些實施例中，間隙壁115可形成於第一閘極電極251的兩側上。
儘管柱狀間隙壁115繪示於圖式中，但本發明概念的實施例不限於此。在一些其他實施例中，間隙壁115的形狀可以任何方式另外經修改。
在此實施例中，間隙壁115（例如）可包含氮化物膜。具體言之，間隙壁115可包含氮化矽膜。然而，本發明概念的實施例不限於此，且構成間隙壁115的材料可以任何方式經修改。舉例而言，在一些其他實施例中，間隙壁115可包含氧化物膜或氮氧化物膜中的任一者。
第一雜質磊晶層130可在間隙壁115的兩側上形成於第一主動鰭210以及第二主動鰭212中。
在一些實施例中，第一雜質磊晶層130可形成於第一主動鰭以及第二主動鰭210、212經部分蝕刻的區中。第一雜質磊晶層130（例如）可經由磊晶生長製程形成於第一主動鰭以及第二主動鰭210、212上。
在一些實施例中，第一雜質磊晶層130可為提高的源極或汲極區。亦即，第一雜質磊晶層130的上部表面可高於第一主動鰭210以及第二主動鰭212的上部表面。
第一雜質磊晶層130可含有半導體材料。在一些實施例中，第一雜質磊晶層130（例如）可含有Si，但本發明概念的實施例不限於此。
在一些實施例中，第一雜質磊晶層130可含有相同於基板100的材料或張應力材料。舉例而言，當基板100含有Si時，第一雜質磊晶層130可含有Si或具有小於Si的晶格常數的材料（例如，SiC、SiP）。
張應力材料可藉由施加張應力至界定於第一主動鰭以及第二主動鰭210、212中的通道區而改良通道區中的載子行動性。
儘管圖式中未完整繪示，但第一雜質磊晶層130以及第一閘極電極251可覆蓋有層間絕緣膜170。
再次參看圖4，第一上拉電晶體PU1可界定於第一閘極電極251與第三主動鰭220相交所在的區中。
第一上拉電晶體PU1可包含第三主動鰭220、第一閘極電極251、第二功函數調整層294、閘極絕緣膜132、間隙壁115以及第二雜質磊晶層140。
因為第三主動鰭220、第一閘極電極251、閘極絕緣膜132以及間隙壁115與先前所描述設置實質上相同，所以將不重複描述。
第二功函數調整層294可用以調整第一上拉電晶體PU1的功函數。在一些實施例中，第二功函數調整層294可含有不同於第一功函數調整層292中所含有的第一金屬的第三金屬。
第二功函數調整層294（例如）可包含P型功函數調整層。第二功函數調整層294（例如）可含有TiN、TaN、TiC、TiAlC以及TaC中的至少一者。
第二雜質磊晶層140可含有壓縮應力材料。舉例而言，壓縮應力材料可為具有大於Si的晶格常數的材料，且例如可為SiGe。
壓縮應力材料可藉由施加壓縮應力至界定於第三主動鰭220中的通道區而改良通道區中的載子行動性。
第二場絕緣膜120可形成於基板100上以覆蓋第三主動鰭220的側壁的部分並暴露第三主動鰭220的上部部分。亦即，如所繪示，第二場絕緣膜120可覆蓋第三主動鰭220的下部部分。第二場絕緣膜120以及第一場絕緣膜110可含有實質上相同材料。亦即，在一些實施例中，第一場絕緣膜110以及第二場絕緣膜120可一次形成為一體。
第二場絕緣膜120可以第二高度H2形成。此處，第二高度H2可低於第一場絕緣膜110的第一高度H1。換言之，第一場絕緣膜110的第一高度H1可高於第二場絕緣膜120的第二高度H2。
因為在同時形成第一場絕緣膜110以及第二場絕緣膜120的製程中第一主動鰭210以及第二主動鰭212之間的間隔L1不同於第三主動鰭220以及第四主動鰭230之間的間隔L2，所以第二場絕緣膜120的第二高度H2可低於第一場絕緣膜110的第一高度H1。
具體言之，因為第一主動鰭210與第二主動鰭212之間的間隔L1窄，所以第一場絕緣膜110形成為相對較高。然而，因為第三主動鰭220與第四主動鰭230之間的間隔L2寬，所以第二場絕緣膜120可形成為相對較低。
取決於第一場絕緣膜110以及第二場絕緣膜120的形狀，第三主動鰭220可自第二場絕緣膜120朝上突出第四高度H4。此處，第四高度H4可高於第一主動鰭210以及第二主動鰭212的第三高度H3。換言之，自第一場絕緣膜110凸起的第一主動鰭210以及第二主動鰭212的第三高度H3可小於自第二場絕緣膜120凸起的第三主動鰭220的第四高度H4。
因此，在此實施例中，由NFET操作的第一主動鰭210以及第二主動鰭212的通道區小於由PFET操作的第三主動鰭220的通道區。
因為電子用作NFET中的載子且電洞用作PFET中的載子，所以若NFET以及PFET的通道區相同，則NFET以及PFET的操作特性可能歸因於載子行動性差異而改變。
然而，在此實施例中，藉由使得由NFET操作的第一主動鰭210以及第二主動鰭212自第一場絕緣膜110略微凸起，且藉由使得由PFET操作的第三主動鰭220自第二場絕緣膜120顯著凸起，有可能使NFET與PFET之間的通道區存在差異。
因此，因為有可能維持NFET以及PFET的均勻操作特性，所以可改良半導體裝置的操作特性。
再次參看圖4，第二上拉電晶體PU2可界定於第三閘極電極253與第四主動鰭230相交所在的區中。第二下拉電晶體PD2可界定於第三閘極電極253與第五主動鰭240以及第六主動鰭242相交所在的區中。
因為第二上拉電晶體PU2可具有實質上相同於上文所描述的第一上拉電晶體PU1的設置的設置，且第二下拉電晶體PD2可具有實質上相同於上文所描述的第一下拉電晶體PD1的設置的設置，所以將不重複描述。
如圖4中所繪示，半導體裝置1可包含（例如）界定有由NFET操作的第一下拉電晶體PD1以及第二下拉電晶體PD2的第一區，以及（例如）界定有由PFET操作的第一上拉電晶體PU1以及第二上拉電晶體PU2的第二區。此外，此時，安置於第一區中的主動鰭（例如，210、212、240、242）之間的間隔L1可小於安置於第二區中的主動鰭（例如，220、230）之間的間隔L2。因此，安置於第一區中的主動鰭（例如，210、212、240、242）可自場絕緣膜（例如，110）凸起相對較小量，且安置於第二區中的主動鰭（例如，220、230）可自場絕緣膜（例如，120）凸起相對較大量。
第一選擇電晶體PS1可界定於第二閘極電極252與第一主動鰭以及第二主動鰭210、212相交所在的區中。第二選擇電晶體PS2可界定於第四閘極電極254與第五主動鰭240以及第六主動鰭242相交所在的區中。
儘管未清晰繪示，但大量接點250可形成於第一閘極電極至第四閘極電極251至254與第一主動鰭至第六主動鰭210、212、220、230、240、242相交的區的兩側上。
第一共用接點261可同時連接第三主動鰭220、第三閘極電極253以及佈線271。第二共用接點262可同時連接第四主動鰭230、第一閘極電極251以及佈線272。
圖8為根據本發明概念的另一實施例的半導體裝置的橫截面圖。下文將主要描述與上文所描述實施例的差異。
參看圖8，半導體裝置2在基板以及第一主動鰭至第六主動鰭不同於上文所描述實施例。
具體言之，由第一下拉電晶體PD1操作的第一主動鰭（包括第一化合物半導體層210a、第二化合物半導體層296）以及第二主動鰭（包括第一化合物半導體層212a、第二化合物半導體層296）可包含第一化合物半導體層210a、212a以及第二化合物半導體層296。
由第一上拉電晶體PU1操作的第三主動鰭可包含第一化合物半導體層220a以及第三化合物半導體層298。
由第二上拉電晶體PU2操作的第四主動鰭可包含第一化合物半導體層230a以及第三化合物半導體層298。
由第二下拉電晶體PD2操作的第五主動鰭（包括第一化合物半導體層240a、第二化合物半導體層296）以及第六主動鰭（包括第一化合物半導體層242a、第二化合物半導體層296）可包含第一化合物半導體層240a、242a以及第二化合物半導體層296。
基板（第一化合物半導體層100a）可實質上相同於第一化合物半導體層210a、212a、220a、230a、240a、242a。亦即，第一化合物半導體層210a、212a、220a、230a、240a、242a以及基板（第一化合物半導體層100a）可包含相同材料。
第一化合物半導體層210a、212a、220a、230a、240a、242a可不同於安置於第一主動鰭以及第二主動鰭的上部區以及第五主動鰭以及第六主動鰭的上部區中的第二化合物半導體層296。另外，第一化合物半導體層210a、212a、220a、230a、240a、242a可不同於安置於第三主動鰭以及第四主動鰭的上部區中的第三化合物半導體層298。另外，安置於第一主動鰭以及第二主動鰭的上部區以及第五主動鰭以及第六主動鰭的上部區中的第二化合物半導體層296可不同於安置於第三主動鰭以及第四主動鰭的上部區中的第三化合物半導體層298。
在一些實施例中，第一化合物半導體層210a、212a、220a、230a、240a、242a可以第一比率包含第一半導體以及第二半導體，第二化合物半導體層296可以不同於第一比率的第二比率包含第一半導體以及第二半導體，且第三化合物半導體層298可以不同於第一比率及第二比率的第三比率包含第一半導體以及第二半導體。
又，在一些其他實施例中，第一化合物半導體層210a、212a、220a、230a、240a、242a以第一比率包含第一半導體以及第二半導體，第二化合物半導體層296包含第一半導體但並不包含第二半導體，且第三化合物半導體層298可以不同於第一比率的第二比率包含第一半導體以及第二半導體。
在一些實施例中，第一半導體可含有（例如）Si且第二半導體可含有（例如）Ge。在此狀況下，第一化合物半導體層210a、212a、220a、230a、240a、242a含有Si以及Ge，第二化合物半導體層296含有Si但並不含有Ge，且相比於第一化合物半導體層210a、212a、220a、230a、240a、242a，第三化合物半導體層298可具有高於Si的Ge比率。然而，本發明概念的實施例不限於此，且第一化合物半導體層至第三化合物半導體層210a、212a、220a、230a、240a、242a、296、298的實例可藉由以其他方式修改而實施。
圖9為根據本發明概念的再一實施例的半導體裝置的電路圖。圖10為根據本發明概念的再一實施例的半導體裝置的佈局圖。
參看圖9，半導體裝置3的SRAM記憶體單元區（圖2的SMC1、SMC2）中的每一者可包含由八個電晶體組成的SRAM元件。
亦即，SRAM記憶體單元區（圖2的SMC1、SMC2）中的每一者可包含並聯連接於電源供應器節點VDD與接地節點VSS之間的第一反相器INV1以及第二反相器INV2；連接至各別反相器INV1、INV2的輸出節點的第一選擇電晶體PS1以及第二選擇電晶體PS2；由第一反相器INV1的輸出控制的驅動電晶體DT；以及連接至驅動電晶體DT的輸出節點的傳遞電晶體PT。
第一選擇電晶體PS1以及第二選擇電晶體PS2可分別連接至位元線BL以及互補位元線BLb。第一選擇電晶體PS1以及第二選擇電晶體PS2的閘極可連接至寫入字線WWL。
第一反相器INV1可包含串聯連接於電源供應器節點VDD與接地節點VSS之間的第一上拉電晶體PU1以及第一下拉電晶體PD1，且第二反相器INV2可包含串聯連接於電源供應器節點VDD與接地節點VSS之間的第二上拉電晶體PU2以及第二下拉電晶體PD2。第一上拉電晶體PU1以及第二上拉電晶體PU2可為PFET電晶體，且第一下拉電晶體PD1以及第二下拉電晶體PD2可為NFET電晶體。
另外，第一反相器INV1的輸入節點可連接至第二反相器INV2的輸出節點，且第二反相器INV2的輸入節點可連接至第一反相器INV的輸出節點，使得第一反相器INV1以及第二反相器INV2構成單一鎖存電路。
驅動電晶體DT以及傳遞電晶體PT可用於讀取儲存於由第一反相器INV1以及第二反相器INV2構成的鎖存電路中的資料。驅動電晶體DT的閘極可連接至第一反相器INV1的輸出節點，且傳遞電晶體PT的閘極可連接至讀取字線RWL。驅動電晶體DT的輸出可連接至接地節點VSS（如所繪示），且傳遞電晶體PT的輸出可連接至讀取位元線RBL（如所繪示）。
藉由此電路設置，在根據實施例的半導體裝置3中，有可能經由兩個埠（例如，雙埠）執行對儲存於SRAM元件中的資料的存取。
首先，藉由選擇寫入字線WWL、位元線BL以及互補位元線BLb，有可能將資料寫入至由第一反相器INV1以及第二反相器INV2構成的鎖存電路上或讀取儲存於鎖存電路中的資料。亦即，此路徑可用作第一埠。
此外，藉由選擇讀取字線RWL以及讀取位元線RBL，亦有可能讀取儲存於由第一反相器INV1以及第二反相器INV2構成的鎖存電路中的資料。亦即，此路徑可用作第二埠。
在SRAM元件中，單獨地執行使用第一埠寫入資料的操作以及使用第二埠讀取資料的操作。因此，有可能獨立地執行讀取儲存於鎖存電路中的資料的操作以及將資料寫入鎖存電路上的操作。
接下來，參看圖9以及圖10，每一SRAM記憶體單元區（例如，SMC1）可包含九個主動鰭F1至F9、五個閘極電極G1至G5以及多個接點300、302、304、306、308、310、312、314、316、318、320、322、324、326。
第一主動鰭F1至第九主動鰭F9可安置為以第二方向Y延伸的形狀。
第一閘極電極G1重疊第一主動鰭F1至第三主動鰭F3且可安置為以第一方向X延伸的形狀。第一下拉電晶體PD1界定於第一主動鰭F1以及第二主動鰭F2與第一閘極電極G1相交所在的區中，且第一上拉電晶體PU1可形成於第三主動鰭F3與第一閘極電極G1相交所在的區中。
第一下拉電晶體PD1的源極可連接至第二接點302。此處，第二接點302可連接至接地節點VSS。第一上拉電晶體PU1的源極可連接至第五接點308。此處，第五接點308可連接至電源供應器節點VDD。第一下拉電晶體PD1的汲極以及第一上拉電晶體PU1的汲極可連接至第一接點300。亦即，第一下拉電晶體PD1以及第一上拉電晶體PU1可共用第一接點300。
第一主動鰭F1以及第二主動鰭F2可經安置以便彼此間隔開第三間隔L3。此處，第三間隔L3可不同於下文將描述的第四間隔L4。具體言之，第三間隔L3可小於第四間隔L4。
同時，第一選擇電晶體PS1可形成於第一主動鰭F1以及第二主動鰭F2與第二閘極電極G2相交的區中。第一選擇電晶體PS1的汲極可連接至第一接點300。亦即，第一下拉電晶體PD1、第一上拉電晶體PU1以及第一選擇電晶體PS1可共用第一接點300。第一選擇電晶體PS1的源極可連接至第四接點306。此外，第四接點306可連接至位元線BL。同時，第二閘極電極G2可連接至第三接點304。第三接點304可連接至寫入字線WWL。
此處，第一下拉電晶體PD1以及第一選擇電晶體PS1可使用兩個主動鰭F1、F2形成，且第一上拉電晶體PU1可使用一個主動接腳F3形成。因此，第一下拉電晶體PD1以及第一選擇電晶體PS1的大小可大於第一上拉電晶體PU1的大小。
第六接點310可經由第三主動鰭F3連接至第一接點300。第六接點310可連接至第五閘極電極G5。第五閘極電極G5可經安置成以第一方向X延伸的形狀以與第四主動鰭F4至第九主動鰭F9相交。
第二上拉電晶體PU2可界定於第四主動鰭F4與第五閘極電極G5彼此相交所在的區中，第二下拉電晶體PD2可界定於第五主動鰭F5以及第六主動鰭F6與第五閘極電極G5相交所在的區中，且驅動電晶體DT可界定於第七主動鰭F7至第九主動鰭F9與第五閘極電極G5相交所在的區中。
第五主動鰭F5以及第六主動鰭F6可經安置以便彼此間隔開第三間隔L3。此處，第三間隔L3可不同於下文將描述的第四間隔L4。具體言之，第三間隔L3可小於第四間隔L4。
因為第一接點300提前經由第三主動鰭F3以及第六接點310連接至第五閘極電極G5，所以可將第一上拉電晶體PU1、第一下拉電晶體PD1以及第一選擇電晶體PS1的輸出應用於第二上拉電晶體PU2、第二下拉電晶體PD2以及驅動電晶體DT的閘極。
第二上拉電晶體PU2的汲極以及第二下拉電晶體PD2的汲極可連接至第七接點312以及第十四接點326。第七接點312可連接至第一閘極電極G1。因此，可將第二上拉電晶體PU2的輸出以及第二下拉電晶體PD2的輸出應用於第一上拉電晶體PU1以及第一下拉電晶體PD1的閘極。
第二上拉電晶體PU2的源極可連接至第八接點314。第八接點314可連接至電源供應器節點VDD。第二下拉電晶體PD2的源極以及驅動電晶體DT的源極可連接至第十三接點324。此外，第十三接點324可連接至接地節點VSS。
第三主動鰭F3以及第四主動鰭F4可經安置以便彼此間隔開第四間隔L4。此處，第四間隔L4可不同於上文所描述的第三間隔L3。具體言之，第四間隔L4可大於第三間隔L3。因此，相比於包含於充當PFET的第一上拉電晶體PU1以及第二上拉電晶體PU2中的第一主動鰭F1以及第二主動鰭F2以及第五主動鰭F5以及第六主動鰭F6，包含於充當NFET的第一下拉電晶體PD1以及第二下拉電晶體PD2中的第三主動鰭F3以及第四主動鰭F4可形成為自場絕緣膜進一步凸起。因此，第三主動鰭F3以及第四主動鰭F4中的通道區的比率大於第一主動鰭F1以及第二主動鰭F2以及第五主動鰭F5以及第六主動鰭F6中的通道區的比率，且因此可一起改良第一上拉電晶體PU1以及第二上拉電晶體PU2以及第一下拉電晶體PD1以及第二下拉電晶體PD2的操作特性。
第二選擇電晶體PS2可形成於第五主動鰭F5以及第六主動鰭F6與第三閘極電極G3相交的區中，且傳遞電晶體PT可形成於第七主動鰭F7至第九主動鰭F9與第四閘極電極G4相交的區中。
第二選擇電晶體PS2的源極可連接至第九接點316。第九接點316可連接至互補位元線BLb。第二選擇電晶體PS2的汲極可連接至第十四接點326。因為第十四接點326經由第四主動鰭F4提前連接至第七接點312，所以可將第二選擇電晶體PS2的輸出應用於第一上拉電晶體PU1以及第一下拉電晶體PD1的閘極。同時，如所繪示，第三閘極電極G3可連接至第十接點318。第十接點318可連接至寫入字線WWL。換言之，第十接點318與第四接點306可彼此電連接。
傳遞電晶體PT的源極可連接至第十一接點320。第十一接點320可連接至讀取位元線RBL。傳遞電晶體PT的汲極可連接至驅動電晶體DT的汲極。
第四閘極電極G4可連接至第十二接點322。第十二接點322可連接至讀取字線RWL。
在此實施例中，SRAM記憶體單元區SMC1以及SRAM記憶體單元區SMC2可共用第十二接點322以及第十三接點324。然而，本發明概念的實施例不限於此，且可藉由以各種方式修改來實施此情況。舉例而言，在一些其他實施例中，SRAM記憶體單元區SMC1以及SRAM記憶體單元區SMC2中的每一者可經由另一接點連接至寫入字線RWL以及接地節點VSS中的每一者而無需彼此共用接點。
同時，驅動電晶體DT以及傳遞電晶體PT可使用三個主動鰭F7至F9形成，第二下拉電晶體PD2以及第二選擇電晶體PS2可使用兩個主動鰭F5、F6形成，且第二上拉電晶體PU2可使用一個主動鰭F4形成。因此，驅動電晶體DT以及傳遞電晶體PT的大小可大於第二下拉電晶體PD2以及第二選擇電晶體PS2的大小，且第二下拉電晶體PD2以及第二選擇電晶體PS2的大小可大於第二上拉電晶體PU2的大小。換言之，安置於SRAM記憶體單元區SMC1與SRAM記憶體單元區SMC2之間的邊界處的電晶體的大小可大於遠離SRAM記憶體單元區SMC1與SRAM記憶體單元區SMC2之間的邊界的電晶體的大小。
圖11為根據本發明概念的再一實施例的半導體裝置的概念圖。下文將主要描述與上文所描述實施例的差異。
參看圖11，根據實施例的半導體裝置4可包含邏輯區410以及SRAM形成區420。用於半導體裝置4的操作的邏輯元件形成於邏輯區410中且SRAM元件可形成於SRAM形成區420中。
在本發明概念的一些實施例中，根據本發明概念的上文所描述實施例的半導體裝置中的任一者可安置於SRAM形成區420中。又，在本發明概念的一些其他實施例中，根據本發明概念的上文所描述實施例的半導體裝置中的任一者可彼此組合地安置於SRAM形成區420中。
圖11繪示例示性邏輯區410以及SRAM形成區420，但不限於此。舉例而言，本發明概念的實施例亦適用於形成記憶體而非邏輯區410的區（例如，DRAM、MRAM、RRAM、PRAM等）。
圖12為包含根據本發明概念的一些實施例的半導體裝置的SoC系統的方塊圖。
參看圖12，SoC系統1000包含應用程式處理器1001以及DRAM 1060。
應用程式處理器1001可包含中央處理單元（central processing unit）1010、多媒體系統1020、多層級連接匯流排1030、記憶體系統1040以及周邊電路1050。
中央處理單元1010可執行用於驅動SoC系統1000所要求的計算。在本發明概念的一些實施例中，中央處理單元1010可經設置為包含多個核心的多核心環境。
在一實施例中，中央處理單元1010（例如）可包含包含SRAM的快取記憶體。快取記憶體可包含L1快取記憶體、L2快取記憶體以及其類似者。根據本發明概念的上文所描述實施例的半導體裝置（例如）可採用為快取記憶體的組件。
多媒體系統1020可用於執行SoC系統1000中的各種多媒體功能。多媒體系統1020可包含3D引擎模組、視訊編解碼器、顯示系統、相機系統、後處理器以及其類似者。
多層級連接匯流排1030可用於執行中央處理單元1010、多媒體系統1020、記憶體系統1040與周邊電路1050的相互資料通信。在本發明概念的一些實施例中，多層級連接匯流排1030可具有多層結構。具體言之，作為多層級連接匯流排1030的實例，可使用多層AHB（多層進階高效能匯流排）或多層AXI（多層進階可擴展介面），但本發明概念的實施例不限於此。
記憶體系統1040可提供應用程式處理器1001連接外部記憶體（例如，DRAM 1060）以執行高速操作的環境。在本發明概念的一些實施例中，記憶體系統1040可包含用於控制外部記憶體（例如，DRAM 1060）的另一控制器（例如，DRAM控制器）。
周邊電路1050可提供SoC系統1000平滑地連接至外部裝置（例如，主機板）的環境。因此，周邊電路1050可具備使連接至SoC系統1000的外部裝置兼容的各種介面。
DRAM 1060可充當用於操作應用程式處理器1001所要求的操作記憶體。在本發明概念的一些實施例中，如所繪示，DRAM 1060可安置於應用程式處理器1001外部。具體言之，DRAM 1060可連同應用程式處理器1001封裝為PoP（封裝上封裝）形式。
SoC系統1000的組件中的至少一者可包含根據本發明概念的上文所描述實施例的半導體裝置中的至少一者。
圖13為包含根據本發明概念的實施例的半導體裝置的電子系統的方塊圖。
參看圖13，根據本發明概念的實施例的電子系統可包含控制器1110、輸入/輸出裝置（I/O）1120、記憶體裝置1130、介面1140以及匯流排1150。控制器1110、輸入/輸出裝置1120、記憶體裝置1130以及/或介面1140可經由匯流排1150一起耦接。匯流排1150對應於資料移動的路徑。
控制器1110可包含微處理器、數位信號處理器、微控制器以及能夠執行類似這些元件的功能的邏輯元件中的至少一者。輸入/輸出裝置1120可包含小鍵盤、鍵盤、顯示裝置以及其類似者。記憶體裝置1130可儲存資料以及/或指令字。介面1140可執行傳送資料至通信網路或自通信網路接收資料的功能。介面1140可呈有線或無線形式。舉例而言，介面1140可包含天線或有線以及無線收發器。
儘管未繪示，但電子系統1100可更包含作為用於改良控制器1110的操作的操作記憶體的高速DRAM以及/或SDRAM。舉例而言，當電子系統1100包含高速SRAM時，根據本發明概念的上文所描述實施例的半導體裝置可用於此高速SRAM中。
根據本發明概念的上文所提及實施例的半導體裝置可設置於記憶體裝置1130內部或可設置為控制器1110、輸入/輸出裝置（I/O）1120或其類似者的部分。
電子系統1100可應用於個人數位助理（PDA）、攜帶型電腦、網路平板電腦、無線電話、行動電話、數位音樂播放器、記憶卡或可在無線環境中傳輸以及/或接收資訊的所有電子產品。
圖14至圖16繪示根據本發明概念的實施例的半導體裝置可適用的例示性半導體系統。
圖14為繪示平板PC 1200的圖式，圖15為繪示膝上型電腦1300的圖式，且圖16為繪示智慧型電話1400的圖式。根據本發明概念的上文所描述實施例的半導體裝置可用於平板PC 1200、膝上型電腦1300、智慧型電話1400或其類似者中。
另外，熟習此項技術者將顯而易見根據本發明概念的上文所描述實施例的半導體裝置亦適用於並未繪示的其他積體電路裝置。
亦即，儘管僅將平板PC 1200、膝上型電腦1300以及智慧型電話1400繪示為根據上文所描述實施例的半導體系統的實例，但根據本發明概念的半導體系統的實施例不限於此。
在本發明概念的一些實施例中，半導體系統可由電腦、超行動PC（UMPC）、工作站、小筆電、個人數位助理（PDA）、攜帶型電腦、無線電話、行動電話、電子書、攜帶型多媒體播放器（PMP）、攜帶型遊戲機器、導航裝置、黑盒子、數位相機、3維電視、數位音訊記錄器、數位音訊播放器、數位照片記錄器、數位照片播放器、數位視訊記錄器、數位視訊播放器或其類似者實施。
圖17至圖20為用於繪示製造根據本發明概念的實施例的半導體裝置的方法的中間階段圖。
參看圖17，提供包含第一區I以及第二區II的基板100。第一區I（例如）可為形成N型半導體元件的區，且第二區II（例如）可為形成P型半導體元件的區，但本發明概念的實施例不限於此。
基板100可包含半導體材料。半導體材料（例如）可由選自由以下各者組成的群組的一或多個材料製成：Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs以及InP。
然而，本發明概念的實施例並不限於這些實例，且在一些其他實施例中，基板100可為絕緣基板。亦即，基板100（例如）可為SOI（絕緣體上矽）基板。因此，若基板100為SOI，則可改良半導體裝置的回應速度。
隨後，遮罩膜196形成於基板100上。
遮罩膜196（例如）可包含氮化矽膜，但本發明概念的實施例不限於此。
參考圖18，遮罩膜196以及基板100經蝕刻以形成第一主動鰭F101至第六主動鰭F106。儘管第一主動鰭F101至第六主動鰭F106的橫截面形狀在圖18中繪示為梯形形狀，但本發明概念的實施例不限於此。
當形成第一主動鰭F101至第六主動鰭F106時，有可能以第一間隔L1在第一區I中形成第一主動鰭F101與第二主動鰭F102以及第五主動鰭F105與第六主動鰭F106，且有可能以大於第一間隔L1的第二間隔L2在第二區II中形成第三主動鰭F103以及第四主動鰭F104。亦即，主動鰭F101、F102、F105、F106可在作為形成N型半導體元件的區的第一區中以窄間隔L1形成，且主動鰭F105、F106可在作為形成P型半導體元件的區的第二區II中以寬間隔L2形成。
接下來，參考圖19，場絕緣膜103形成於基板100上。隨後，將場絕緣膜103平坦化直至移除遮罩膜196為止。場絕緣膜103（例如）可包含氧化矽膜、氮化矽膜、氮氧化矽膜以及其類似者。
接下來，參看圖20，蝕刻場絕緣膜（圖19的103）使得場絕緣膜（圖19的103）的上部表面變得低於主動鰭F101至F106的上部表面。此時，因為形成於第二區II中的第三主動鰭F103以及第四主動鰭F104之間的間隔L2寬於形成於第一區I中的第一主動鰭F101與第二主動鰭F102之間以及第五主動鰭與第六主動鰭F105、F106之間的間隔L1，所以場絕緣膜（圖19的103）的上部表面的高度可藉由負載效應改變。
具體言之，略微蝕刻第一區I中的場絕緣膜（圖19的103）使得可形成第一場絕緣膜110，且顯著蝕刻第二區II中的場絕緣膜（圖19的103）使得可形成第二場絕緣膜120。因此，形成於第一區I中的第一主動鰭F101與第二主動鰭F102以及第五主動鰭F105與第六主動鰭F106可自第一場絕緣膜110凸起第三高度H3，且形成於第二區II中的第三主動鰭F103以及第四主動鰭F104可自第二場絕緣膜120凸起高於第三高度H3的第四高度H4。
在一些實施例中，第一區I可為形成SRAM的下拉電晶體的NFET區且第二區II可為形成SRAM的上拉電晶體的PFET區，但本發明概念的實施例不限於此。
圖21以及圖22為繪示製造根據本發明概念的另一實施例的半導體裝置的方法的中間階段圖。下文將主要描述與上文所描述實施例的差異。
參看圖21，提供包含第一區I以及第二區II的第一化合物半導體層100a。此處，第一區I（例如）可為形成N型半導體元件的區，且第二區II（例如）可為形成P型半導體元件的區，但本發明概念的實施例不限於此。
第一化合物半導體層100a（例如）可含有SiGe，但本發明概念的實施例並不限於此實例。
隨後，第二化合物半導體層296形成於第一區I上，且第三化合物半導體層298形成於第二區II上。
在一些實施例中，第二化合物半導體層296與第一化合物半導體層100a可以不同比率包含半導體材料。另外，第三化合物半導體層298與第一化合物半導體層100a以及第二化合物半導體層296可以不同比率包含半導體材料。
舉例而言，當第一化合物半導體層100a含有SiGe時，第二化合物半導體層296含有Si但並不含有Ge，且相比於第一化合物半導體層100a，第三化合物半導體層298可具有高於Si的Ge比率。然而，本發明概念的實施例不限於此，且可藉由以各種方式修改來實施此情況。
隨後，遮罩膜196形成於基板100上。遮罩膜196（例如）可包含氮化矽膜，但本發明概念的實施例不限於此。
接下來，參考圖22，遮罩膜196以及第一化合物半導體層至第三化合物半導體層100a、296、298經蝕刻以形成第一主動鰭F201至第六主動鰭F206。
當形成第一主動鰭F201至第六主動鰭F206時，第一主動鰭F201與第二主動鰭F202以及第五主動鰭F205與第六主動鰭F206可以第一間隔L1形成於第一區I中，且第三主動鰭F203以及第四主動鰭F204可以大於第一間隔L1的第二間隔L2形成於第二區II中。亦即，在作為形成N型半導體元件的區的第一區I中，主動鰭F201、F202、F205、F206可以窄間隔L1形成，且在作為形成P型半導體元件的區的第二區II中，主動鰭F205、F206可以寬間隔L2形成。
此時，形成於第一區I中的主動鰭F201、F202、F205、F206可包含包含第一化合物半導體層100a的下部區以及包含第二化合物半導體層296的上部區。此外，形成於第二區II中的主動鰭F203、F204可包含包含第一化合物半導體層100a的下部區以及包含第三化合物半導體層298的上部區。
此後，因為上文已充分描述在第一化合物半導體層100a上形成場絕緣膜（圖19的103）以形成彼此具有不同高度的第一場絕緣膜（圖20的110）以及第二場絕緣膜（圖20的120）的製程，所以將不提供重複描述。
綜上所述，熟習此項技術者將瞭解，在實質上不脫離本揭露內容的原理的情況下，可對較佳實施例作出許多變化以及修改。因此，本揭露內容的所揭露實施例僅用於一般以及描述性意義且不用於限制性目的。
1‧‧‧半導體裝置
2‧‧‧半導體裝置
3‧‧‧半導體裝置
4‧‧‧半導體裝置
100‧‧‧基板
100a‧‧‧基板/第一化合物半導體層
103‧‧‧場絕緣膜
110‧‧‧第一場絕緣膜
115‧‧‧間隙壁
120‧‧‧第二場絕緣膜
130‧‧‧第一雜質磊晶層
132‧‧‧閘極絕緣膜
140‧‧‧第二雜質磊晶層
170‧‧‧層間絕緣膜
196‧‧‧遮罩膜
210‧‧‧第一主動鰭
210a‧‧‧第一化合物半導體層
212‧‧‧第二主動鰭
212a‧‧‧第一化合物半導體層
220‧‧‧第三主動鰭
220a‧‧‧第一化合物半導體層
230‧‧‧第四主動鰭
230a‧‧‧第一化合物半導體層
240‧‧‧第五主動鰭
240a‧‧‧第一化合物半導體層
242‧‧‧第六主動鰭
242a‧‧‧第一化合物半導體層
250‧‧‧接點
251‧‧‧第一閘極電極/第一閘極線
252‧‧‧第二閘極電極
253‧‧‧第三閘極電極/第三閘極線
254‧‧‧第四閘極電極
261‧‧‧第一共用接點
262‧‧‧第二共用接點
271‧‧‧佈線
272‧‧‧佈線
292‧‧‧第一功函數調整層
294‧‧‧第二功函數調整層
296‧‧‧第二化合物半導體層
298‧‧‧第三化合物半導體層
300‧‧‧第一接點
302‧‧‧第二接點
304‧‧‧第三接點
306‧‧‧第四接點
308‧‧‧第五接點
310‧‧‧第六接點
312‧‧‧第七接點
314‧‧‧第八接點
316‧‧‧第九接點
318‧‧‧第十接點
320‧‧‧第十一接點
322‧‧‧第十二接點
324‧‧‧第十三接點
326‧‧‧第十四接點
410‧‧‧邏輯區
420‧‧‧靜態隨機存取記憶體（SRAM）形成區
1000‧‧‧SoC系統
1001‧‧‧應用程式處理器
1010‧‧‧中央處理單元
1020‧‧‧多媒體系統
1030‧‧‧多層級連接匯流排
1040‧‧‧記憶體系統
1050‧‧‧周邊電路
1060‧‧‧動態隨機存取記憶體（DRAM）
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出裝置（I/O）
1130‧‧‧記憶體裝置
1140‧‧‧介面
1150‧‧‧匯流排
1200‧‧‧平板PC
1300‧‧‧膝上型電腦
1400‧‧‧智慧型電話
BL‧‧‧位元線
BLb‧‧‧互補位元線
DT‧‧‧驅動電晶體
F1‧‧‧第一主動鰭
F2‧‧‧第二主動鰭
F3‧‧‧第三主動鰭
F4‧‧‧第四主動鰭
F5‧‧‧第五主動鰭
F6‧‧‧第六主動鰭
F7‧‧‧第七主動鰭
F8‧‧‧第八主動鰭
F9‧‧‧第九主動鰭
F101‧‧‧第一主動鰭
F102‧‧‧第二主動鰭
F103‧‧‧第三主動鰭
F104‧‧‧第四主動鰭
F105‧‧‧第五主動鰭
F106‧‧‧第六主動鰭
F201‧‧‧第一主動鰭
F202‧‧‧第二主動鰭
F203‧‧‧第三主動鰭
F204‧‧‧第四主動鰭
F205‧‧‧第五主動鰭
F206‧‧‧第六主動鰭
G1‧‧‧第一閘極電極
G2‧‧‧第二閘極電極
G3‧‧‧第三閘極電極
G4‧‧‧第四閘極電極
G5‧‧‧第五閘極電極
H1‧‧‧第一高度
H2‧‧‧第二高度
H3‧‧‧第三高度
H4‧‧‧第四高度
INV1‧‧‧第一反相器
INV2‧‧‧第二反相器
L1‧‧‧第一間隔
L2‧‧‧第二間隔
L3‧‧‧第三間隔
L4‧‧‧第四間隔
MR‧‧‧記憶體單元陣列區
PD1‧‧‧第一下拉電晶體
PD2‧‧‧第二下拉電晶體
PR‧‧‧周邊電路區
PS1‧‧‧第一選擇電晶體
PS2‧‧‧第二選擇電晶體
PT‧‧‧傳遞電晶體
PU1‧‧‧第一上拉電晶體
PU2‧‧‧第二上拉電晶體
RBL‧‧‧讀取位元線
RWL‧‧‧讀取字線
SMC1‧‧‧SRAM記憶體單元區
SMC2‧‧‧SRAM記憶體單元區
VCC‧‧‧電源供應器節點
VDD‧‧‧電源供應器節點
VSS‧‧‧接地節點
WL‧‧‧字線
WWL‧‧‧寫入字線
X‧‧‧第一方向
Y‧‧‧第二方向
Z‧‧‧第三方向
I‧‧‧第一區
II‧‧‧第二區
本揭露內容的上文以及其他態樣以及特徵藉由參考隨附圖式而詳細描述其例示性實施例將變得更顯而易見，其中： 圖1為根據本揭露內容的實施例的半導體裝置的概念圖。 圖2為圖1的記憶體單元陣列區的概念圖。 圖3為圖2的SRAM記憶體單元區的電路圖。 圖4為圖2的SRAM記憶體單元區的佈局圖。 圖5為說明圖4的下拉電晶體的透視圖。 圖6A為說明圖4的上拉電晶體的透視圖。 圖6B包含用於比較圖5中所說明的下拉電晶體與圖6A中所說明的上拉電晶體的圖式。 圖7為沿著圖4的線A-A截得的橫截面圖。 圖8為根據本揭露內容的另一實施例的半導體裝置的橫截面圖。 圖9為根據本揭露內容的再一實施例的半導體裝置的電路圖。 圖10為根據本揭露內容的再一實施例的半導體裝置的佈局圖。 圖11為根據本揭露內容的再一實施例的半導體裝置的概念圖。 圖12為包含根據本揭露內容的實施例的半導體裝置的SoC系統的方塊圖。 圖13為包含根據本揭露內容的實施例的半導體裝置的電子系統的方塊圖。 圖14至圖16為根據本揭露內容的實施例的半導體裝置可適用的例示性半導體系統。 圖17至圖20為說明製造根據本揭露內容的實施例的半導體裝置的方法的中間階段圖。 圖21以及圖22為說明製造根據本揭露內容的另一實施例的半導體裝置的方法的中間階段圖。
1‧‧‧半導體裝置
100‧‧‧基板
110‧‧‧第一場絕緣膜
120‧‧‧第二場絕緣膜
132‧‧‧閘極絕緣膜
210‧‧‧第一主動鰭
212‧‧‧第二主動鰭
220‧‧‧第三主動鰭
230‧‧‧第四主動鰭
240‧‧‧第五主動鰭
242‧‧‧第六主動鰭
251‧‧‧第一閘極電極
253‧‧‧第三閘極電極
292‧‧‧第一功函數調整層
294‧‧‧第二功函數調整層
H1‧‧‧第一高度
H2‧‧‧第二高度
H3‧‧‧第三高度
H4‧‧‧第四高度
L1‧‧‧第一間隔
L2‧‧‧第二間隔
PD1‧‧‧第一下拉電晶體
PD2‧‧‧第二下拉電晶體
PU1‧‧‧第一上拉電晶體
PU2‧‧‧第二上拉電晶體

Claims (20)

  1. 一種半導體裝置，其包括： 第一主動鰭至第四主動鰭，其以第一方向在彼此旁邊延伸；以及 場絕緣膜，其覆蓋所述第一主動鰭至所述第四主動鰭的下部部分； 其中所述第一主動鰭以及所述第二主動鰭自所述場絕緣膜以第一高度凸起， 其中所述第三主動鰭自所述場絕緣膜以不同於所述第一高度的第二高度凸起，且 其中所述第一主動鰭與所述第二主動鰭之間的間隔不同於所述第三主動鰭與所述第四主動鰭之間的間隔。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第一高度低於所述第二高度。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述第三主動鰭以及所述第四主動鰭的長度不同於所述第一主動鰭以及所述第二主動鰭的長度。
  4. 如申請專利範圍第1項所述的半導體裝置，其更包括： 第一閘極電極，其以與所述第一方向相交的第二方向延伸且與所述第一主動鰭至所述第四主動鰭相交； 第二閘極電極，其以所述第二方向延伸以與所述第三主動鰭以及所述第四主動鰭相交，所述第二閘極電極並不與所述第一主動鰭以及所述第二主動鰭相交，且在所述第一方向上與所述第一閘極電極間隔開。
  5. 如申請專利範圍第3項所述的半導體裝置，其中所述第一主動鰭以及所述第二主動鰭與所述第一閘極電極相交以界定第一電晶體， 所述第三主動鰭與所述第一閘極電極相交以界定第二電晶體，且 所述第四主動鰭與所述第二閘極電極相交以界定第三電晶體。
  6. 如申請專利範圍第5項所述的半導體裝置，其中所述第一電晶體的導電性類型不同於所述第二電晶體以及所述第三電晶體的導電性類型。
  7. 如申請專利範圍第6項所述的半導體裝置，其中所述第一電晶體的所述導電性類型為N型，且所述第二電晶體以及所述第三電晶體的所述導電性類型為P型。
  8. 如申請專利範圍第3項所述的半導體裝置，其更包括： 第五主動鰭以及第六主動鰭，其以所述第一方向在所述第一主動鰭至所述第四主動鰭旁邊延伸， 其中所述第二閘極電極與所述第五主動鰭以及所述第六主動鰭相交。
  9. 如申請專利範圍第8項所述的半導體裝置，其中所述第五主動鰭與所述第六主動鰭之間的間隔不同於所述第三主動鰭與所述第四主動鰭之間的間隔。
  10. 如申請專利範圍第8項所述的半導體裝置，其更包括： 雜質磊晶層，其形成於所述第一主動鰭至所述第六主動鰭上， 其中形成於所述第一主動鰭與所述第二主動鰭以及所述第五主動鰭與所述第六主動鰭上的所述雜質磊晶層的導電性類型不同於形成於所述第三主動鰭以及所述第四主動鰭上的所述雜質磊晶層的導電性類型。
  11. 如申請專利範圍第4項所述的半導體裝置，其更包括： 記憶體單元陣列區；以及 周邊區， 其中所述記憶體單元陣列區包括多個記憶體單元區，以及 所述記憶體單元區中的每一者包括所述第一主動鰭至所述第四主動鰭以及所述第一閘極電極與所述第二閘極電極。
  12. 一種半導體裝置，其包括： 第一節點，其經設置以接收第一電壓； 第二節點，其經設置以接收不同於所述第一電壓的第二電壓；以及 上拉電晶體以及下拉電晶體，串聯連接於所述第一節點與所述第二節點之間， 其中所述下拉電晶體包括：第一主動鰭，其自場絕緣膜以第一高度凸起且以第一方向延伸；以及第一閘極電極，其以與所述第一方向相交的第二方向延伸且安置於所述第一主動鰭上，以及 所述上拉電晶體包括：第二主動鰭，其自所述場絕緣膜以不同於所述第一高度的第二高度凸起且以所述第一方向延伸；以及第二閘極電極，其以所述第二方向延伸且安置於所述第二主動鰭上。
  13. 如申請專利範圍第12項所述的半導體裝置，其中所述第一高度低於所述第二高度。
  14. 如申請專利範圍第12項所述的半導體裝置，其中所述第二主動鰭以及所述第一主動鰭經安置以便彼此分離，且 所述第一閘極電極延伸至所述第二閘極電極。
  15. 如申請專利範圍第14項所述的半導體裝置，其中所述第一主動鰭包括彼此分離從而以所述第一方向在彼此旁邊延伸的第三主動鰭以及第四主動鰭。
  16. 如申請專利範圍第12項所述的半導體裝置，其中所述第一主動鰭包括以所述第一方向在彼此旁邊延伸的第三主動鰭以及第四主動鰭， 所述第二主動鰭包括以所述第一方向在彼此旁邊延伸的第五主動鰭以及第六主動鰭，且 所述第三主動鰭與所述第四主動鰭之間的間隔不同於所述第五主動鰭與所述第六主動鰭之間的間隔。
  17. 如申請專利範圍第16項所述的半導體裝置，其中所述第三主動鰭與所述第四主動鰭之間的所述間隔小於所述第五主動鰭與所述第六主動鰭之間的所述間隔。
  18. 一種半導體裝置，其包括： 基板，其包括第一區以及第二區； 第一主動鰭以及第二主動鰭，其在所述第一區中以第一方向在彼此旁邊延伸； 第三主動鰭以及第四主動鰭，其在所述第二區中以所述第一方向在彼此旁邊形成； 場絕緣膜，其覆蓋所述第一主動鰭至所述第四主動鰭的下部部分；以及 閘極電極，其以與所述第一方向相交的第二方向延伸， 其中所述第一主動鰭以及所述第二主動鰭包括第一化合物半導體層，以及安置於所述第一化合物半導體層上且不同於所述第一化合物半導體層的第二化合物半導體層， 所述第三主動鰭以及所述第四主動鰭包括所述第一化合物半導體層，以及安置於所述第一化合物半導體層上且不同於所述第一化合物半導體層以及所述第二化合物半導體層的第三化合物半導體層，且 自所述場絕緣膜凸起的所述第一主動鰭以及所述第二主動鰭的第一高度不同於自所述場絕緣膜凸起的所述第三主動鰭以及所述第四主動鰭的第二高度。
  19. 如申請專利範圍第18項所述的半導體裝置，其中所述第一化合物半導體層包括按第一比率的第一半導體以及第二半導體， 所述第二化合物半導體層包括按不同於所述第一比率的第二比率的所述第一半導體以及所述第二半導體，且 所述第三化合物半導體層包括按不同於所述第一比率以及所述第二比率的第三比率的所述第一半導體以及所述第二半導體。
  20. 如申請專利範圍第18項所述的半導體裝置，其更包括： 第一導電雜質磊晶層，其形成於所述第一主動鰭以及所述第二主動鰭上且具有第一導電性類型；以及 第二導電雜質磊晶層，其形成於所述第三主動鰭以及所述第四主動鰭上且具有不同於所述第一導電性類型的第二導電性類型。
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