KR20150065436A - 레이아웃 디자인 시스템 및 이를 이용하여 제조한 반도체 장치 - Google Patents

레이아웃 디자인 시스템 및 이를 이용하여 제조한 반도체 장치 Download PDF

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Abstract

레이아웃 디자인 시스템 및 이를 이용하여 제조한 반도체 장치가 제공된다. 레이아웃 디자인 시스템은, 프로세서, 복수의 스탠다드 셀(standard cell) 디자인이 저장된 저장부, 및 프로세서를 이용하여, 정의된 요구 조건(requirement)에 따라 복수의 스탠다드 셀 디자인을 배치하는 배치 모듈을 포함하되, 각 스탠다드 셀 디자인은, 액티브 영역과, 액티브 영역 상에 배치된 노말(normal) 게이트 영역을 포함하고, 배치 모듈은, 복수의 스탠다드 셀 디자인 사이에, 그 내부에 액티브 영역이 미배치된 필러(filler) 디자인을 배치한다.

Description

레이아웃 디자인 시스템 및 이를 이용하여 제조한 반도체 장치{Layout design system and semiconductor device fabricated by using the system}
본 발명은 레이아웃 디자인 시스템 및 이를 이용하여 제조한 반도체 장치 에 관한 것이다.
반도체 장치 제조 공정이 점차 미세화 짐에 따라, 소형화된 반도체 장치에 대한 수요가 날로 증가하고 있다. 이러한 소형화된 반도체 장치를 제조하기 위해서는 완성된 장치의 신뢰성을 확보할 수 있는 레이아웃 디자인이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는, 제품 신뢰성을 보장하는 레이아웃 디자인을 생성할 수 있는 레이아웃 디자인 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 상기 레이아웃 디자인 시스템을 이용하여 제조되어 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템은, 프로세서, 복수의 스탠다드 셀(standard cell) 디자인이 저장된 저장부, 및 프로세서를 이용하여, 정의된 요구 조건(requirement)에 따라 복수의 스탠다드 셀 디자인을 배치하는 배치 모듈을 포함하되, 각 스탠다드 셀 디자인은, 액티브 영역과, 액티브 영역 상에 배치된 노말(normal) 게이트 영역을 포함하고, 배치 모듈은, 복수의 스탠다드 셀 디자인 사이에, 그 내부에 액티브 영역이 미배치된 필러(filler) 디자인을 배치한다.
본 발명의 몇몇 실시예에서, 상기 스탠다드 셀 디자인은, 제1 폭을 갖는 제1 액티브 영역을 포함하는 제1 스탠다드 셀 디자인과, 상기 제1 폭과 다른 제2 폭을 갖는 제2 액티브 영역을 포함하는 제2 스탠다드 셀 디자인을 포함하고, 상기 배치 모듈은, 상기 필러 디자인을 상기 제1 스탠다드 셀 디자인과 상기 제2 스탠다드 셀 디자인 사이에 배치할 수 있다.
본 발명의 몇몇 실시예에서, 상기 배치 모듈은, 상기 제1 폭과 동일한 폭을 갖는 제1 마커와, 상기 제2 폭과 동일한 폭을 갖는 제2 마커를 생성하고, 상기 제1 및 제2 마커를 상기 필러 디자인의 경계에 배치할 수 있다.
본 발명의 몇몇 실시예에서, 상기 배치 모듈은, 상기 제1 스탠다드 셀 디자인과 상기 제2 스탠다드 셀 디자인 간의 피치를 측정하고, 상기 피치를 고려하여, 상기 제1 마커와 상기 제2 마커의 길이를 상기 필러 디자인 내에서 연장시킬 수 있다.
본 발명의 몇몇 실시예에서, 상기 배치 모듈은, 상기 필러 디자인 내의 상기 제1 마커의 길이가 상기 피치의 1/2이 되도록 상기 제1 마커를 연장시키고, 상기 필러 디자인 내의 상기 제2 마커의 길이가 상기 피치의 1/2이 되도록 상기 제2 마커를 연장시킬 수 있다.
본 발명의 몇몇 실시예에서, 상기 레이아웃 디자인 시스템은, 상기 프로세서를 이용하여, 상기 필러 디자인 내에, 상기 제1 액티브 영역으로부터 연장되며 상기 제1 폭을 갖는 제3 액티브 영역과, 상기 제2 액티브 영역으로부터 연장되며 상기 제2 폭을 갖는 제4 액티브 영역을 생성하는 생성 모듈을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 배치 모듈은, 상기 제1 폭과 동일한 폭을 갖는 제1 마커와, 상기 제2 폭과 동일한 폭을 갖는 제2 마커를 생성하고, 상기 제1 및 제2 마커를 상기 필러 디자인의 경계에 배치하고, 상기 생성 모듈은, 상기 제1 마커를 이용하여 상기 제3 액티브 영역을 생성하고, 상기 제2 마커를 이용하여 상기 제4 액티브 영역을 생성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 배치 모듈과 상기 생성 모듈은, 상기 저장부 또는 상기 저장부와 분리된 다른 저장부에 소프트웨어 형태로 저장될 수 있다.
본 발명의 몇몇 실시예에서, 상기 생성 모듈은, 상기 제3 및 제4 액티브 영역 상에 상기 노말 게이트 영역과 나란한 더미(dummy) 게이트 영역을 더 생성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 저장부는, 각각이 서로 다른 형상의 액티브 영역을 포함하는 복수의 후보(candidate) 필러 디자인을 더 저장하고, 상기 생성 모듈은, 상기 배치 모듈이 배치한 상기 필러 디자인을 상기 저장부에 저장된 복수의 후보 필러 디자인 중 어느 하나로 교환할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 레이아웃 디자인 시스템은, 프로세서; 중간(intermediate) 디자인이 저장된 저장부; 및 상기 프로세서를 이용하여, 상기 중간 디자인 내에 디자인 요소(design element)를 생성하는 생성 모듈을 포함하되, 상기 중간 디자인은, 액티브 영역 및 상기 액티브 영역 상에 배치된 노말 게이트 영역을 포함하는 스탠다드 셀 디자인과, 상기 스탠다드 셀 디자인에 인접하여 배치되고 그 내부에 상기 액티브 영역이 미배치된 필러 디자인을 포함하고, 상기 생성 모듈은, 상기 스탠다드 셀 디자인에 포함된 상기 액티브 영역의 폭을 고려하여 상기 필러 디자인 내에 상기 액티브 영역을 생성한다.
본 발명의 몇몇 실시예에서, 상기 스탠다드 셀 디자인은, 제1 폭을 갖는 제1 액티브 영역을 포함하는 제1 스탠다드 셀 디자인과, 상기 제1 폭과 다른 제2 폭을 갖는 제2 액티브 영역을 포함하는 제2 스탠다드 셀 디자인을 포함하고, 상기 생성 모듈은, 상기 필러 디자인 내에, 상기 제1 액티브 영역으로부터 연장되며 상기 제1 폭을 갖는 제3 액티브 영역과, 상기 제2 액티브 영역으로부터 연장되며 상기 제2 폭을 갖는 제4 액티브 영역을 생성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 액티브 영역의 길이는, 상기 제1 스탠다드 셀 디자인과 상기 제2 스탠다드 셀 디자인 간의 피치의 1/2이고, 상기 제4 액티브 영역의 길이는, 상기 제1 스탠다드 셀 디자인과 상기 제2 스탠다드 셀 디자인 간의 피치의 1/2일 수 있다.
본 발명의 몇몇 실시예에서, 상기 생성 모듈은, 상기 제3 및 제4 액티브 영역 상에 더미(dummy) 게이트 영역을 더 생성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 중간 디자인은, 상기 제1 폭과 동일한 폭을 갖는 제1 마커와, 상기 제2 폭과 동일한 폭을 갖는 제2 마커를 더 포함하고, 상기 생성 모듈은, 상기 제1 마커를 이용하여 상기 제3 액티브 영역을 생성하고, 상기 제2 마커를 이용하여 상기 제4 액티브 영역을 생성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 저장부는, 각각이 서로 다른 형상의 액티브 영역을 포함하는 복수의 후보 필러 디자인을 더 저장하고, 상기 생성 모듈은, 상기 중간 디자인에 포함된 상기 필러 디자인을 상기 저장부에 저장된 복수의 후보 필러 디자인 중 어느 하나로 교환할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, DTI(Deep Trench Isolation)로 분리되고 제1 방향으로 연장되어 형성된 제1 액티브 베이스와, 상기 제1 액티브 베이스 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 제1 노말 게이트를 포함하는 제1 영역; 상기 DTI로 분리되고 상기 제1 방향으로 연장되어 형성된 제2 액티브 베이스와, 상기 제2 액티브 베이스 상에 상기 제2 방향으로 연장되어 형성된 제2 노말 게이트를 포함하는 제2 영역; 및 상기 제1 및 제2 영역 사이에 배치되고, 상기 DTI로 분리되고 상기 제1 방향으로 연장되어 형성된 제3 액티브 베이스와, 상기 제3 액티브 베이스 상에 상기 제2 방향으로 연장되어 형성된 더미 게이트를 포함하는 제3 영역을 포함하되, 상기 제3 영역 내에서, 상기 제3 액티브 베이스의 상기 제1 방향 폭은 서로 다르다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제1 내지 제3 액티브 베이스 상에 상기 제1 방향으로 연장되어 형성된 액티브 핀을 더 포함하되, 상기 액티브 핀은, STI(Shallow Trench Isolation)로 분리될 수 있다.
본 발명의 몇몇 실시예에서, 상기 STI의 깊이는 상기 DTI보다 얕을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 영역과 상기 제3 영역의 경계에서, 상기 제1 액티브 베이스의 상기 제1 방향 폭과 상기 제3 액티브 베이스의 상기 제1 방향 폭은 서로 동일하고, 상기 제2 영역과 상기 제3 영역의 경계에서, 상기 제2 액티브 베이스의 상기 제1 방향 폭과 상기 제3 액티브 베이스의 상기 제1 방향 폭은 서로 동일할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 액티브 베이스의 상기 제1 방향 폭은, 상기 제1 영역과 상기 제2 영역 간의 피치의 1/2 지점에서 변화될 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제1 및 제2 노말 게이트의 하부에 형성된 게이트 절연막과, 상기 제1 및 제2 노말 게이트의 적어도 일측에 형성된 스페이서를 더 포함하고, 상기 게이트 절연막은 상기 스페이서의 측벽을 따라 상부로 연장될 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 게이트 절연막과 상기 노말 게이트 사이에 형성된 일함수 조절막을 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 방향으로 연장되어 형성된 제1 불순물 영역과, 상기 제1 불순물 영역 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 제1 노말 게이트를 포함하는 제1 영역; 상기 제1 방향으로 연장되어 형성된 제2 불순물 영역과, 상기 제2 불순물 영역 상에 상기 제2 방향으로 연장되어 형성된 제2 노말 게이트를 포함하는 제2 영역; 및 상기 제1 및 제2 영역 사이에 배치되고, 상기 제1 방향으로 연장되어 형성된 제3 불순물 영역과, 상기 제3 불순물 영역 상에 상기 제2 방향으로 연장되어 형성된 더미 게이트를 포함하는 제3 영역을 포함하되, 상기 제3 영역 내에서, 상기 제3 불순물 영역의 상기 제1 방향 폭은 서로 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 불순물 영역은 반도체 기판 내에 형성된 STI(Shallow Trench Isolation)로 분리될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템의 블록도이다.
도 2는 도 1에 도시된 중간 디자인의 개략적인 레이아웃도이다.
도 3은 도 2의 A 영역을 확대한 상세 레이아웃도이다.
도 4 및 도 5는 도 1의 배치 모듈의 동작을 설명하기 위한 도면들이다.
도 6은 도 1의 생성 모듈의 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 레이아웃 디자인 시스템의 블록도이다.
도 8은 도 7의 후보(candidate) 필러 디자인을 설명하기 위한 도면이다.
도 9는 본 발명의 또 다른 실시예에 따른 레이아웃 디자인 시스템의 블록도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다.
도 11은 도 10의 B-B선을 따라 절단한 단면도이다.
도 12는 도 10의 C-C선을 따라 절단한 단면도이다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 레이아웃 디자인 시스템의 효과를 설명하기 위한 도면들이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 15는 도 14의 E-E선을 따라 절단한 단면도이다.
도 16은 도 14의 F-F선을 따라 절단한 단면도이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 소자의 회로도의 일 예이다.
도 18은 도 17에 도시된 메모리 소자의 레이아웃도이다.
도 19는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 소자의 회로도의 다른 예이다.
도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 21은 도 20의 중앙처리부의 개략적인 구성을 도시한 블록도이다.
도 22는 도 20의 반도체 장치가 패키징된 모습을 도시한 도면이다.
도 23은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 24 내지 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1을 참조하여, 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템의 블록도이다.
이하에서 사용되는 사용되는 '부' 또는 '모듈'이라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '부' 또는 '모듈'은 어떤 역할들을 수행한다. 그렇지만 '부' 또는 '모듈'은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '부' 또는 '모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '부' 또는 '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. 구성요소들과 '부' 또는 '모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '부' 또는 '모듈'들로 결합되거나 추가적인 구성요소들과 '부' 또는 '모듈'들로 더 분리될 수 있다.
도 1을 참조하면, 레이아웃 디자인 시스템(1)은, 저장부(10), 배치 모듈(20), 생성 모듈(30) 및 프로세서(50)를 포함한다.
저장부(10)에는 스탠다드 셀(standard cell) 디자인(12)이 저장될 수 있다. 여기서, 스탠다드 셀은, 블록, 소자 또는 칩 설계에서 최소 단위를 구성하는 유닛일 수 있다. 예를 들어, 소자가 SRAM(Static Random Access Memory) 소자 또는 로직(logic) 소자일 경우, 이를 구성하는 스탠다드 셀은 인버터(inverter) 셀일 수 있다.
한편, 스탠다드 셀 디자인(12)은 이러한 스탠다드 셀을 제조할 수 있는 레이아웃을 포함할 수 있다. 보다 자세히 후술하겠지만, 본 실시예에 따른 스탠다드 셀 디자인(12)은 액티브 영역과, 액티브 영역 상에 배치된 노말(normal) 게이트 영역을 포함할 수 있다.
비록 도 1에는 저장부(10) 내에 1개의 스탠다드 셀 디자인(12)이 저장된 것이 도시되어 있으나, 본 발명이 도시된 것에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 저장부(10)에는 1개의 블록, 소자 또는 칩을 구성하는 복수의 스탠다드 셀 디자인(12)이 저장되어 있을 수 있다. 즉, 복수의 스탠다드 셀 디자인(12)은 라이브러리 형태로 저장부(10) 내에 저장될 수 있다.
한편, 저장부(10)에는 배치 모듈(20)이 출력한 중간(intermediate) 디자인(14)이 저장될 수 있다. 본 실시예에서, 중간 디자인(14)은, 스탠다드 셀 디자인(12)과, 스탠다드 디자인(12)에 인접하여 배치되고, 그 내부에 액티브 영역이 미배치된 필러(filler) 디자인을 포함할 수 있다. 이에 대한 보다 구체적인 설명은 후술하도록 한다.
본 실시예에서, 스탠다드 셀 디자인(12)은 도시된 것과 같이 배치 모듈(12)의 입력으로 이용되고, 중간 디자인(14)은 생성 모듈(30)의 입력으로 이용될 수 있다.
본 발명의 몇몇 실시예에서, 이러한 저장부(10)는 예를 들어, 비휘발성 메모리 장치(non-volatile memory device)로 구성될 수 있다. 이러한 비휘발성 메모리 장치의 예로는, NAND 플래시, NOR 플래시, MRAM, PRAM, RRAM 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 한편, 본 발명의 다른 몇몇 실시예에서, 이러한 저장부(10)는 하드 디스크 드라이브, 자기 기억 장치 등으로 이루어질 수도 있다.
배치 모듈(20)은, 프로세서(50)를 이용하여, 정의된 칩 디자인 요구 조건(19)에 따라 복수의 스탠다드 셀 디자인(12)을 배치하여 중간 디자인(14)을 생성할 수 있다. 이렇게 생성된 중간 디자인(14)은 저장부(10)에 저장될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
한편, 배치 모듈(20)에 제공되는 칩 디자인 요구 조건(19)은 사용자 등에 의해 입력될 수도 있으나, 도시된 것과 달리 저장부(10)에 미리 저장되어 있을 수도 있다.
본 발명의 몇몇 실시예에서, 이러한 배치 모듈(20)은 소프트웨어 형태로 구현될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
생성 모듈(30)은, 프로세서(50)를 이용하여, 중간 디자인(14) 내에 디자인 요소(design element)를 생성할 수 있다. 본 실시예에서, 이러한 생성 모듈(30)이 생성하는 디자인 요소로는 예를 들어, 액티브 영역, 더미 게이트 영역 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
특히 본 실시예에서, 생성 모듈(30)은, 중간 디자인(14)에 포함된 스탠다드 셀 디자인(12)의 액티브 영역의 폭을 고려하여 필러 디자인 내에 액티브 영역을 생성할 수 있다. 이에 대한 구체적인 설명은 후술하도록 한다.
본 발명의 몇몇 실시예에서, 이러한 생성 모듈(30) 역시 소프트웨어 형태로 구현될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
한편, 본 발명의 몇몇 실시예에서, 배치 모듈(20)과 생성 모듈(30)이 모두 소프트웨어 형태로 구현될 경우, 배치 모듈(20)과 생성 모듈(30)은 저장부(10)에 코드(code) 형태로 저장될 수도 있고, 저장부(10)와 분리된 다른 저장부(미도시)에 코드 형태로 저장될 수도 있다.
프로세서(50)는 배치 모듈(20)과 생성 모듈(30)이 연산을 수행하는데 이용될 수 있다. 비록 도 1에서는 1개의 프로세서(50) 만을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 프로세서(50)는 복수 개가 배치될 수도 있다. 다시 말해, 도시된 레이아웃 디자인 시스템(1)은 멀티-코어 환경에서 구동되는 것으로 얼마든지 변형될 수 있다. 이처럼 레이아웃 디자인 시스템(1)이 멀티-코어 환경에서 구동될 경우, 연산 효율이 향상될 수 있다.
한편, 비록 도면에는 상세히 도시되지 않았지만, 프로세서(50)는 연산 능력 향상을 위해, L1, L2 등의 캐시 메모리를 추가로 포함할 수도 있다.
비록, 도 1에서는, 레이아웃 디자인 시스템(1)이, 칩 디자인 요구 조건(19)에 따라 스탠다드 셀 디자인(12)을 배치하여 칩 디자인(40)을 생성하는 것이 도시되어 있으나, 본 발명이 도시된 것에 제한되는 것은 아니며, 이는 얼마든지 다르게 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 레이아웃 디자인 시스템(1)은, 블록 디자인 요구 조건(미도시)에 따라 스탠다드 셀 디자인(12)을 배치하여 블록 디자인(미도시)을 생성하는 것으로 변형될 수도 있다.
다음, 도 1 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템(1)의 동작에 대해 설명하도록 한다.
도 2는 도 1에 도시된 중간 디자인의 개략적인 레이아웃도이다. 도 3은 도 2의 A 영역을 확대한 상세 레이아웃도이다. 도 4 및 도 5는 도 1의 배치 모듈의 동작을 설명하기 위한 도면들이다. 도 6은 도 1의 생성 모듈의 동작을 설명하기 위한 도면이다.
먼저, 도 1을 참조하면, 배치 모듈(20)은 칩 디자인 요구 조건(19)에 따라 복수의 스탠다드 셀 디자인(12)을 배치할 수 있다. 그리고, 배치 모듈(20)은 복수의 스탠다드 셀 디자인(12) 사이에 필러 디자인(13)을 배치하여 중간 디자인(14)을 생성할 수 있다.
도 2는 칩 디자인 요구 조건(19)에 따라 복수의 스탠다드 셀 디자인(12)과 필러 디자인(130)이 배치된 일 예를 도시한 것이다.
도 2를 참조하면, 제3 스탠다드 셀 디자인(12-3)과 제4 스탠다드 셀 디자인(12-4)은 중간 디자인(14)의 상하에 배치된다. 그리고, 제1 스탠다드 셀 디자인(12-1)과 제2 스탠다드 셀 디자인(12-2)은 제3 스탠다드 셀 디자인(12-3)과 제4 스탠다드 셀 디자인(12-4) 사이에 배치되되, 도시된 것과 같이 제1 스탠다드 셀 디자인(12-1)과 제2 스탠다드 셀 디자인(12-2)은 서로 이격되어 배치된다.
이처럼 제1 스탠다드 셀 디자인(12-1)과 제2 스탠다드 셀 디자인(12-2)이 이격된 공간에는 필러 디자인(13)이 배치된다. 이 때, 본 실시예에 따른 배치 모듈(20)은, 그 내부에 액티브 영역이 미배치된 필러 디자인(13)을 제1 스탠다드 셀 디자인(12-1)과 제2 스탠다드 셀 디자인(12-2) 사이에 배치하게 된다. 이에 대해서는 도 3을 참조하여, 보다 구체적으로 설명하도록 한다.
도 3을 참조하면, 제1 스탠다드 셀 디자인(12-1)은 제1 방향(X)으로 연장된 액티브 영역(AA)과 제2 방향(Y)으로 연장된 노말(normal) 게이트 영역(NGA)을 포함할 수 있다. 또한, 제2 스탠다드 셀 디자인(12-2)도 제1 방향(X)으로 연장된 액티브 영역(AA)과 제2 방향(Y)으로 연장된 노말 게이트 영역(NGA)을 포함할 수 있다.
한편, 본 실시예에서, 배치 모듈(20)이 배치하는 필러 디자인(13) 내부에는 도시된 것과 같이 액티브 영역(AA)이 미배치된다.
본 발명의 몇몇 실시예에서, 배치 모듈(20)은 도 3에 도시된 것과 같은 중간 다지인(14)을 저장부(10)로 출력할 수 있다. 그리고, 생성 모듈(30)은 이러한 중간 디자인(14)을 이용하여 칩 디자인(40)을 생성할 수 있다.
한편, 본 발명의 다른 몇몇 실시예에서, 배치 모듈(20)은 필러 디자인(13) 내에 소정의 마커(marker)를 생성한 후 이를 중간 다지인(14)으로 출력할 수도 있다. 이하 도 4 및 도 5를 참조하여, 이러한 실시예에 대해 보다 구체적으로 설명하도록 한다.
먼저, 도 4를 참조하면, 배치 모듈(20)은 필러 디자인(13)과 인접하여 배치된 액티브 영역(AA)의 폭과 동일한 제1 내지 제4 마커(MK1~MK4)를 생성할 수 있다.
구체적으로, 배치 모듈(20)은 제1 스탠다드 셀 디자인(12-1)에 포함되고 제1 폭(W1)을 갖는 액티브 영역(AA)과 인접한 필러 디자인(13)의 경계에, 제1 폭(W1)을 갖는 제1 마커(MK1)를 생성하고, 제1 스탠다드 셀 디자인(12-1)에 포함되고 제3 폭(W3)을 갖는 액티브 영역(AA)과 인접한 필러 디자인(13)의 경계에, 제3 폭(W3)을 갖는 제3 마커(MK3)를 생성할 수 있다. 그리고, 배치 모듈(20)은, 제2 스탠다드 셀 디자인(12-2)에 포함되고 제2 폭(W2)을 갖는 액티브 영역(AA)과 인접한 필러 디자인(13)의 경계에, 제2 폭(W2)을 갖는 제2 마커(MK2)를 생성하고, 제2 스탠다드 셀 디자인(12-2)에 포함되고 제4 폭(W4)을 갖는 액티브 영역(AA)과 인접한 필러 디자인(13)의 경계에, 제4 폭(W4)을 갖는 제3 마커(MK4)를 생성할 수 있다.
다음, 도 5를 참조하면, 배치 모듈(20)은 제1 스탠다드 셀 디자인(12-1)과 제2 스탠다드 셀 디자인(12-2) 간의 피치(P)를 측정하고, 측정된 피치(P)의 1/2이 되는 지점까지 제1 내지 제4 마커(MK1~MK4)를 연장시킬 수 있다. 이에 따라, 제1 내지 제4 마커(MK1~MK4)의 길이는 측정된 피치(P)의 1/2이 될 수 있다.
한편, 도 5에는, 배치 모듈(20)이 제1 내지 제4 마커(MK1~MK4)의 길이를 측정된 피치(P)의 1/2까지 연장시키는 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 제1 내지 제4 마커(MK1~MK4)의 길이는 이와 다르게 얼마든지 변형될 수도 있다. 예를 들어, 본 발명의 다른 몇몇 실시예에서, 배치 모듈(20)은, 제1 및 제3 마커(MK1, MK3)의 길이를 측정된 피치(P)의 1/4까지 연장시키고, 제2 및 제4 마커(MK2, MK4)의 길이를 측정된 피치(P)의 3/4까지 연장시킬 수도 있다.
이후, 배치 모듈(20)은 도 5에 도시된 것과 같은 중간 다지인(14)을 저장부(10)로 출력할 수 있다. 그리고, 생성 모듈(30)은 이러한 중간 디자인(14)을 이용하여 칩 디자인(40)을 생성할 수 있다.
다시, 도 1을 참조하면, 생성 모듈(30)은 중간 디자인(14)을 제공받고, 중간 디자인(14) 내에 액티브 영역 및 더미 게이트 영역을 생성하여 칩 디자인(40)을 생성할 수 있다.
구체적으로, 도 6을 참조하면, 생성 모듈(30)은, 필러 디자인(13)과 인접한 스탠다드 셀 디자인(12-1, 12-2)에 포함된 액티브 영역(AA)의 폭을 고려하여, 필러 디자인(13) 내에 스탠다드 셀 디자인(12-1, 12-2)에 포함된 액티브 영역(AA)으로부터 연장된 액티브 영역(AA)을 생성할 수 있다.
여기서, 중간 디자인(14)이 도 5에 도시된 제1 내지 제4 마커(MK1~MK4)를 포함하고 있다면, 생성 모듈(30)은, 제1 내지 제4 마커(MK1~MK4)를 이용하여 필러 디자인(13) 내에 액티브 영역(AA)을 생성할 수 있다.
구체적으로, 생성 모듈(30)은, 제1 마커(도 5의 MK1)를 이용하여, 제1 스탠다드 셀 디자인(12-1)으로부터 연장되고 제1 폭(W1)을 갖는 액티브 영역(AA)을 필러 디자인(13) 내에 생성하고, 제2 마커(도 5의 MK2)를 이용하여, 제2 스탠다드 셀 디자인(12-2)으로부터 연장되고 제2 폭(W2)을 갖는 액티브 영역(AA)을 필러 디자인(13) 내에 생성할 수 있다. 그리고, 생성 모듈(30)은, 제3 마커(도 5의 MK3)를 이용하여, 제1 스탠다드 셀 디자인(12-1)으로부터 연장되고 제3 폭(W3)을 갖는 액티브 영역(AA)을 필러 디자인(13) 내에 생성하고, 제4 마커(도 5의 MK4)를 이용하여, 제2 스탠다드 셀 디자인(12-2)으로부터 연장되고 제4 폭(W4)을 갖는 액티브 영역(AA)을 필러 디자인(13) 내에 생성할 수 있다.
그리고, 이렇게 생성된 필러 디자인(13) 내의 액티브 영역(AA) 폭은, 도시된 것과 같이, 제1 스탠다드 셀 디자인(12-1)과 제2 스탠다드 셀 디자인(12-2) 간의 피치(도 5의 P)의 1/2 지점에서 변화될 수 있다.
이후, 생성 모듈(30)은 필러 디자인(13) 내에 생성된 액티브 영역(AA) 상에 제2 방향(Y)으로 연장된 더미(dummy) 게이트 영역(DGA)을 생성할 수 있다. 그리고, 생성 모듈(30)은 도 6에 도시되지 않은 다른 디자인 요소 들을 더 생성함으로써 칩 디자인(40)을 생성할 수 있다.
다음, 도 7 및 도 8을 참조하여, 본 발명의 다른 실시예에 따른 레이아웃 디자인 시스템에 대해 설명하도록 한다.
도 7은 본 발명의 다른 실시예에 따른 레이아웃 디자인 시스템의 블록도이다. 도 8은 도 7의 후보(candidate) 필러 디자인을 설명하기 위한 도면이다. 이하에서는 앞서 설명한 실시예와 중복된 설명은 생략하도록 하고, 차이점을 위주로 설명하도록 한다.
도 7 및 도 8을 참조하면, 레이아웃 디자인 시스템(2)의 저장부(10)에는 복수의 후보 필러 디자인(16)이 더 저장될 수 있다.
구체적으로, 저장부(10)에는 도 8에 도시된 것과 같이, 서로 다른 형상의 액티브 영역을 포함하는 제1 내지 제8 후보 필러 디자인(16-1~16-8)이 저장될 수 있다.
한편, 본 실시예에서, 생성 모듈(32)은, 중간 디자인(14)에 포함된 필러 디자인을 저장부(10)에 저장된 복수의 후보 필러 디자인(16) 중 어느 하나로 교환할 수 있다. 즉, 본 실시예에 따른 따른 생성 모듈(32)은 앞서 설명한 실시예와 같이 마커 등을 이용하여 액티브 영역을 신규로 생성하는 것이 아니라, 스탠다드 셀 디자인(12)에 포함된 액티브 영역의 폭과 일치하는 후보 필러 디자인(16)을 선택함으로써, 중간 디자인(14)을 생성할 수 있다.
한편, 도 7에서는, 생성 모듈(32)이 복수의 후보 필러 디자인(16) 중 어느 하나를 선택하는 것만 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서는, 배치 모듈(20)이 복수의 후보 필러 디자인(16) 중 어느 하나를 선택할 수도 있다. 즉, 배치 모듈(20)이 필러 디자인을 배치하는 단계에서, 복수의 후보 필러 디자인(16) 중 적합한 어느 하나를 선택하도록 실시예가 변형되어 실시될 수도 있다.
다음, 도 9를 참조하여, 본 발명의 또 다른 실시예에 따른 레이아웃 디자인 시스템에 대해 설명하도록 한다.
도 9는 본 발명의 또 다른 실시예에 따른 레이아웃 디자인 시스템의 블록도이다. 이하에서도 앞서 설명한 실시예들과 중복된 설명은 생략하도록 하고, 차이점을 위주로 설명하도록 한다.
도 9를 참조하면, 레이아웃 디자인 시스템(3)에서, 배치 모듈(22)과 생성 모듈(34)은 하나의 통합된 통합 모듈(60)로 구현될 수 있다. 이에 따라 배치 모듈(22)이 출력한 중간 디자인(14)은 저장부(10)에 저장되지 않고, 바로 생성 모듈(34)에 제공될 수 있다.
도 9에서도, 생성 모듈(34)이 복수의 후보 필러 디자인(16) 중 어느 하나를 선택하는 것을 도시하고 있으나, 본 발명이 이에 제한되는 것은 아니며, 앞서 설명한 것과 같이 배치 모듈(22)이 복수의 후보 필러 디자인(16) 중 어느 하나를 선택하는 것으로 실시예가 변형 실시될 수도 있다.
다음, 도 10 내지 도 12를 참조하여, 앞서 설명한 본 발명의 실시예들에 따른 레이아웃 디자인 시스템을 이용하여 제조한 반도체 장치에 대해 설명하도록 한다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다. 도 11은 도 10의 B-B선을 따라 절단한 단면도이다. 도 12는 도 10의 C-C선을 따라 절단한 단면도이다. 이하에서는, 설명의 편의상 도 6에 도시된 레이아웃 디자인의 일부분을 바탕으로 제조된 반도체 장치를 예로 들어 설명하도록 한다.
도 10 내지 도 12를 참조하면, 반도체 장치(4)는, 제1 영역(I) 내지 제3 영역(III)을 포함할 수 있다.
제1 영역(I)은 도 6의 제1 스탠다드셀 디자인(12-1)에 의해 제조된 제1 스탠다드 셀(SC1)이 형성된 영역이며, 제2 영역(II)은 도 6의 제2 스탠다드셀 디자인(12-2)에 의해 제조된 제2 스탠다드 셀(SC12이 형성된 영역이며, 제3 영역(III)은 도 6의 필러 디자인(13)에 의해 제조된 필러(F)가 형성된 영역일 수 있다.
반도체 장치(4)는, 기판(100), 액티브 베이스(AB), 액티브 핀(AF), 게이트 절연막(130), 노말 게이트(NG), 및 더미 게이트(DG)를 포함할 수 있다.
기판(100)은, 예를 들어, 반도체(semi conductor) 기판일 수 있다. 이러한 기판(100)은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 한편, 액티브 베이스(AB) 또한 예를 들어, 반도체 재료로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 기판(100)과 액티브 베이스(AB)는 서로 동일한 물질을 포함할 수 있다.
한편, 본 발명의 몇몇 실시예에서, 기판(100)으로는 절연 기판이 사용될 수 있다. 구체적으로, SOI(Silicon On Insulator) 기판이 사용될 수 있다. 이 때, 액티브 핀(AF)과 액티브 베이스(AB)는 기판(100)으로 사용되는 매몰 산화막 상에 단결정 실리콘을 형성하고, 단결정 실리콘을 패터닝함으로써 형성될 수 있다. 이 경우, 액티브 핀(AF)과 액티브 베이스(AB)는 에피층(epitaxial layer)일 수 있다. 이렇게 SOI기판을 이용할 경우, 반도체 장치(4)의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다.
액티브 베이스(AB)는 기판(100) 상에 형성될 수 있다. 이러한 액티브 베이스(AB)는 제1 방향(X)을 연장된 형상으로 형성될 수 있다. 본 실시예에서, 액티브 베이스(AB)는 도 6에 도시된 칩 디자인의 액티브 영역(AA)에 형성될 수 있다. 즉, 액티브 베이스(AB)의 형상과 도 6에 도시된 칩 디자인의 액티브 영역(AA) 형상은 실질적으로 동일할 수 있다.
도 10에 도시된 것과 같이, 제1 영역(I)과 제3 영역(III)의 경계에서, 액티브 베이스(AB)의 제1 방향(X) 폭(W11)은 서로 동일할 수 있다. 그리고, 제2 영역(II)과 제3 영역(III)의 경계에서, 액티브 베이스(AB)의 제1 방향(X) 폭(W12)은 서로 동일할 수 있다.
한편, 제3 영역(III) 내에 배치된 액티브 베이스(AB)의 폭은 서로 다를 수 있다. 특히, 본 실시예에 따른 반도체 장치(4)가 도 6에 도시된 칩 디자인을 이용하여 제조되었을 경우, 제1 영역(I)과 제2 영역(II) 간 피치의 1/2 지점에서, 액티브 베이스(AB)의 폭이 변화될 수 있다. (도 5 참조)
이러한 액티브 베이스(AB)는 DTI(Deep Trench Isolation)(110)으로 서로 분리될 수 있다. 그리고, 이러한 액티브 베이스(AB) 상에는 액티브 핀(AF)이 형성될 수 있다.
액티브 핀(AF)은 도시된 것과 같이 제1 방향(X)으로 연장되어 액티브 베이스(AB) 상에 형성될 수 있다. 이 때, 액티브 핀(AF)은 STI(Shallow Trench Isolation)(120)으로 서로 분리될 수 있다. 본 실시예에서, STI(120)의 깊이는 DTI(110)보다 얕을 수 있다.
본 발명의 몇몇 실시예에서, 액티브 핀(AF)은 도시된 것과 같이 두 개씩 그룹핑 되어 형성될 수 있다. 즉, 하나의 액티브 베이스(AB) 상에는 두 개의 액티브 핀(AF)이 형성될 수 있다. 액티브 핀(AF)의 형상이 이러한 것은 두 개의 더미 스페이서를 이용하여 액티브 베이스(AB)를 식각함으로써 액티브 핀(AF)이 형성되기 때문일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 액티브 핀(AF)의 배치 형태는 얼마든지 변형될 수 있다.
도면에서는 액티브 핀(AF)의 단면 형상이 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상인 것이 도시되어 있으나, 본 발명이 이러한 형상에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 액티브 핀(AF)의 단면 형상은 사각형으로 변형될 수도 있다. 또한 본 발명의 다른 몇몇 실시예에서, 액티브 핀(AF)의 단면 형상은 모따기된 형상일 수 있다. 즉, 액티브 핀(AF)의 모서리 부분이 둥글게 된 형상일 수 있다
액티브 핀(AF) 상에는 제2 방향(Y)으로 연장되는 게이트 절연막(130)이 형성될 수 있다. 이러한 게이트 절연막(130)은 예를 들어, 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 게이트 절연막(130)은 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
비록 상세하게 도시하지는 않았으나, 게이트 절연막(130)과 액티브 핀(AF) 사이에는, 게이트 절연막(130)과 액티브 핀(AF) 사이의 불량 계면을 방지하는 역할을 하는 인터페이스막이 추가로 더 배치될 수도 있다. 이러한, 인터페이스막은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
본 실시예에서, 게이트 절연막(130)은 도 12에 도시된 것과 같이 스페이서(170)의 측벽을 따라 상부로 연장되는 형상으로 형성될 수 있다. 게이트 절연막(130)의 형상이 이러한 것은, 본 실시예에 따른 반도체 장치(4)가 게이트 라스트(gate last) 공정으로 제조되었기 때문일 수 있다.
게이트 절연막(130) 상에는 일함수 조절막(140)이 형성될 수 있다. 이러한 일함수 조절막(140)은, 액티브 핀(AF)과 노말 게이트(NG)가 교차하는 영역에 형성되는 트랜지스터(TR)의 일함수를 조절하는데 사용될 수 있다. 일함수 조절막(140)은 메탈로 이루어진 단일막, 또는 메탈 질화막과 메탈로 이루어진 다층막 구조일 수 있다. 일함수 조절막(140)을 이루는 메탈로는 예를 들어, Al, W, Ti 또는 이들의 조합 등을 들 수 있고, 메탈 질화막으로는 TiN, TaN 또는 이들의 조합 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
일함수 조절막(140) 상에는 제2 방향(Y)으로 연장되는 노말 게이트(NG) 및 더미 게이트(DG)가 형성될 수 있다. 본 실시예에서, 노말 게이트(NG)는 도 6에 도시된 칩 디자인의 노말 게이트 영역(NGA)에 형성될 수 있다. 그리고 더미 게이트(DG)는 도 6에 도시된 칩 디자인의 더미 게이트 영역(DGA)에 형성될 수 있다. 따라서, 노말 게이트(NG)의 형상과 도 6에 도시된 칩 디자인의 노말 게이트 영역(NGA)의 형상은 실질적으로 동일할 수 있다. 그리고, 더미 게이트(DG)의 형상과 도 6에 도시된 칩 디자인의 더미 게이트 영역(DGA)의 형상은 실질적으로 동일할 수 있다.
노말 게이트(NG) 및 더미 게이트(DG)는 도전성 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 노말 게이트(NG) 및 더미 게이트(DG)는 도전성이 높은 메탈을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 본 발명의 다른 몇몇 실시예에서, 노말 게이트(NG) 및 더미 게이트(DG)는 폴리 실리콘과 같은 비-메탈(non-metal)로 이루어질 수도 있다.
스페이서(170)는 노말 게이트(NG) 및 더미 게이트(DG)의 적어도 일 측에 배치될 수 있다. 구체적으로, 스페이서(170)는 도 12에 도시된 것과 같이 노말 게이트(NG) 및 더미 게이트(DG)의 양 측에 배치될 수 있다. 이러한 스페이서(170)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 도 12에서는 스페이서(170)의 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 스페이서(170)의 형상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 스페이서(170)의 형상은 도시된 것과 달리 I자형 또는 L자형 등으로 변형될 수 있다.
노말 게이트(NG)의 양 측에 위치한 액티브 핀(AF) 내에는 트랜지스터(TR)의 동작에 필요한 소오스 영역(182)과 드레인 영역(184)이 형성될 수 있다. 비록 도 12에서는 액티브 핀(AF) 내에 소오스 영역(182)과 드레인 영역(184)이 형성된 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 필요에 따라, 소오스 영역(182)과 드레인 영역(184)은 액티브 핀(AF)에 형성된 트렌치 내에 에피층(epitaxial layer) 형태로 형성될 수도 있다.
다음 도 13a 및 도 13b를 참조하여, 본 발명의 실시예들에 따른 레이아웃 디자인 시스템의 효과에 대해 설명하도록 한다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 레이아웃 디자인 시스템의 효과를 설명하기 위한 도면이다. 구체적으로, 도 13a 및 13b는 앞서 설명한 본 발명의 실시예들에 따른 레이아웃 디자인 시스템을 이용하지 않고 디자인된 칩 디자인(99)을 도시한 도면이다.
도 13a 및 13b를 참조하면, 칩 디자인(99)은 제1 스탠다드 셀 디자인(12-1), 제2 스탠다드 셀 디자인(12-2), 및 제1 스탠다드 셀 디자인(12-1)과 제2 스탠다드 셀 디자인(12-2) 사이에 배치된 필러 디자인(93)을 포함할 수 있다.
앞서 본 발명의 실시예들에 따른 레이아웃 디자인 시스템(1~3)에서는, 필러 디자인(도 3의 13)을 배치할 시, 그 내부에 액티브 영역(AA)이 미배치된 필러 디자인(도 3의 13)을 배치하고, 마커(도 5의 MK1~MK4) 등을 이용하여 인접한 스탠다드 셀 디자인(12-1, 12-2)으로부터 연장된 형상의 액티브 영역(AA)을 생성하였다. 따라서, 필러 디자인(도 6의 13) 내에 배치된 액티브 영역(AA)의 폭은 필러 디자인(도 6의 13)과 인접한 스탠다드 셀 디자인(12-1, 12-2)의 경계에서 변화하지 않고, 필러 디자인(도 6의 13)의 내부에서 변화하였다.
그런데, 도 13a 및 도 13b에 도시된 것과 같이 미리 정해진 액티브 영역(AA)을 포함하는 필러 디자인(93)을 인접한 스탠다드 셀 디자인(12-1, 12-2) 사이에 배치하게 되면, 필러 디자인(93)과 인접한 스탠다드 셀 디자인(12-1, 12-2)의 경계에서 도시된 것과 같이 액티브 영역(AA)이 변하게 된다.
이러한 칩 디자인(99)을 이용하여 반도체 장치를 제조할 경우, 액티브 영역(AA)의 단차 영역(D)에서 액티브 베이스(AB)의 형상이 공정 조건에 따라 설계된 형상과 다소 다르게 변화할 수 있다. 예를 들어, 공정 조건에 따라 액티브 베이스(AB)가 오버 에치(over etch)되는 경우가 발생될 수 있다. (도 6과 도 10을 비교해 보면, 액티브 영역(AA)의 폭이 변하도록 디자인된 부분에서, 액티브 베이스(AB)의 형상이 라운드 형상인 것을 알 수 있다.)
이렇게 액티브 베이스(AB)가 오버 에치되게 되면, 필러 디자인(93)과 인접한 스탠다드 셀 디자인(12-1, 12-2)의 경계 인근에 형성된 트랜지스터(T)가 그 영향을 받아 기능에 문제가 야기될 수 있다. 다시 말해, 제품 신뢰성이 확보되지 못할 수 있다.
하지만, 앞서 설명한 본 발명의 실시예들에 따른 레이아웃 디자인 시스템(1~3)이 생성한 칩 디자인에서는, 필러 디자인(도 6의 13) 내에 배치된 액티브 영역(AA)의 폭이 필러 디자인(도 6의 13)과 인접한 스탠다드 셀 디자인(12-1, 12-2)의 경계에서 변화하지 않고, 필러 디자인(도 6의 13)의 내부에서 변화하기 때문에, 사전에 이러한 문제점을 예방할 수 있다. 다시 말해, 제품 신뢰성을 보장하는 레이아웃 디자인을 생성할 수 있다.
다음 도 14 내지 도 16을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 레이아웃도이다. 도 15는 도 14의 E-E선을 따라 절단한 단면도이다. 도 16은 도 14의 F-F선을 따라 절단한 단면도이다. 이하에서는 앞서 설명한 실시예와 중복된 설명은 생략하고 차이점을 위주로 설명하도록 한다.
도 14 내지 도 16을 참조하면, 본 실시예에 따른 반도체 장치(5)에서는, 도 6에 도시된 액티브 영역(AA)에 불순물 영역(160)이 형성되는 것이 앞서 설명한 실시예와 차이점이다.
즉 본 실시예에서, 도 6에 도시된 액티브 영역(AA)은, 기판(100)에 도핑 공정 등을 수행함으로써 형성된 불순물 영역(160)이 된다. 이러한 불순물 영역(160)은 도시된 것과 같이 기판(100) 내에 형성된 STI(162)를 통해 서로 분리될 수 있다.
그리고 이 때, 게이트 절연막(130)은 앞서 설명한 것과 달리 스페이서(170)의 측벽을 따라 상부로 연장되지 않고, 노말 게이트(NG) 및 더미 게이트(DG) 하부에만 형성될 수 있다. 본 실시예에서, 게이트 절연막(130)의 형상이 이러한 것은, 본 실시예에 따른 반도체 장치(5)가 게이트 퍼스트(gate first) 공정을 이용하여 제조되었기 때문일 수 있다.
도 14를 참조하면, 본 실시에에 따른 반도체 장치(5)에서도, 불순물 영역(160)의 폭이, 필러(F)가 형성된 제3 영역(III)과 스탠다드 셀(SC)이 형성된 제1 영역(I)의 경계 또는, 제3 영역(III)과 스탠다드 셀(SC)이 형성된 제2 영역(II)의 경계에서 변화하지 않고, 제3 영역(III) 내에서 변화한다. 따라서, 제1 영역(I)과 제3 영역(III)의 경계 또는, 제2 영역(II)과 제3 영역(III)의 경계와 인접하여 배치된 트랜지스터(TR)가 공정 조건에 따라 영향 받을 위험이 줄어들게 된다. 따라서, 반도체 장치(5)의 신뢰성이 향상될 수 있다.
다음 도 17 내지 도 19를 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 소자에 대해 설명하도록 한다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 소자의 회로도의 일 예이다. 도 18은 도 17에 도시된 메모리 소자의 레이아웃도이다. 도 19는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 소자의 회로도의 다른 예이다.
이하에서는 메모리 장치의 일 예로, SRAM SRAM(Static Random Access Memory)을 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다.
도 17을 참조하면, 메모리 소자(81a)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BLb)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 18을 추가로 참조하면, 서로 이격된 제1 액티브 핀(210), 제2 액티브 핀(220), 제3 액티브 핀(230), 제4 액티브 핀(240)은 일 방향(예를 들어, 도 15의 상하 방향)으로 길게 연장되도록 형성될 수 있다. 제2 액티브 핀(220), 제3 액티브 핀(230)은 제1 액티브 핀(210), 제4 액티브 핀(240)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(251), 제2 게이트 전극(252), 제3 게이트 전극(253), 제4 게이트 전극(254)은 타 방향(예를 들어, 도 15의 좌우 방향)으로 길게 연장되고, 제1 액티브 핀(210) 내지 제4 액티브 핀(240)을 교차하도록 형성될 수 있다. 구체적으로, 제1 게이트 전극(251)은 제1 액티브 핀(210)과 제2 액티브 핀(220)을 완전히 교차하고, 제3 액티브 핀(230)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(253)은 제4 액티브 핀(240)과 제3 액티브 핀(230)을 완전히 교차하고, 제2 액티브 핀(220)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(252), 제4 게이트 전극(254)은 각각 제1 액티브 핀(210), 제4 액티브 핀(240)을 교차하도록 형성될 수 있다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(251)과 제2 액티브 핀(220)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(251)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(252)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의될 수 있다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(253)과 제3 액티브 핀(230)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(253)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(254)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의될 수 있다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(251~254)과, 제1 내지 제4 액티브 핀(210, 220, 230, 240)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있으며, 다수의 컨택(250)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(261)은 제2 액티브 핀(220), 제3 게이트 라인(253)과, 배선(271)을 동시에 연결할 수 있다. 제2 공유 컨택(262)은 제3 액티브 핀(230), 제1 게이트 라인(251)과, 배선(272)을 동시에 연결할 수 있다.
여기서, 제1 내지 제4 게이트 전극(251~254)과, 제1 내지 제4 액티브 핀(210, 220, 230, 240) 등은 앞서 설명한 본 발명의 실시예들에 따른 레이아웃 디자인 시스템(1~3)을 이용하여 생성한 디자인으로 제조될 수 있다.
이상에서는 메모리 소자(81a)가 6개의 트랜지스터로 구성된 6T SRAM을 예로 들어 설명하였으나, 본 발명이 이에 제한되는 것은 아니다. 이하에서는 도 19를 참조하여, 본 발명의 다른 실시예에 따른 메모리 소자에 대해서 설명하도록 한다.
도 19를 참조하면, 본 발명의 다른 실시예에 따른 메모리 소자(81b)는 전원 노드(VDD)와 접지 노드(VSS) 사이에 병렬 연결된 제1 및 제2 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 선택 트랜지스터(PS1) 및 제2 선택 트랜지스터(PS2)와, 제1 인버터(INV1)의 출력에 의해 제어되는 드라이브(drvie) 트랜지스터(DT)와, 드라이브 트랜지스터(DT)의 출력 노드에 연결된 패스(pass) 트랜지스터(PT)를 포함할 수 있다. 즉 본 실시예에서, 메모리 소자(81b)는 8개의 트랜지스터로 구성된 8T SRAM일 수 있다.
제1 선택 트랜지스터(PS1)와 제2 선택 트랜지스터(PS2)는 각각 비트 라인(BL) 및 상보 비트 라인(BLb)과 연결될 수 있다. 제1 선택 트랜지스터(PS1)와 제2 선택 트랜지스터(PS2)의 게이트는 라이트 워드 라인(WWL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀-업(pull-up) 트랜지스터(PU1)와 제1 풀-다운(pull-down) 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀-업 트랜지스터(PU2)와 제2 풀-다운 트랜지스터(PD2)를 포함한다. 제1 풀-업 트랜지스터(PU1)와 제2 풀-업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀-다운 트랜지스터(PD1)와 제2 풀-다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
드라이브 트랜지스터(DT)와 패스 트랜지스터(PT)는 제1 인버터(INV1) 및 제2 인버터(INV2)로 구성된 래치회로에 저장된 데이터를 리드하는데 이용될 수 있다. 드라이브 트랜지스터(DT)의 게이트는 제1 인버터(INV1)의 출력 노드에 연결될 수 있으며, 패스 트랜지스터(PT)의 게이트는 리드 워드 라인(RWL)에 연결될 수 있다. 드라이브 트랜지스터(D1)의 출력은 도시된 것과 같이 접지 노드(VSS)에 연결될 수 있고, 패스 트랜지스터(PT)의 출력은 도시된 것과 같이 리드 비트 라인(RBL)에 연결될 수 있다.
이와 같은 회로 구성에 의해, 본 실시예에 따른 메모리 소자에서는, 두 개의 포트(예를 들어, 더블 포트)를 통해 SRAM 소자에 저장된 데이터에 접근이 가능할 수 있다. 먼저, 라이트 워드 라인(WWL), 비트 라인(BL) 및 상보 비트 라인(BLb)을 선택함으로써 제1 인버터(INV1) 및 제2 인버터(INV2)로 구성된 래치회로에 대헤 데이터를 라이트하거나, 래치회로에 저장된 데이터를 리드하는 것이 가능하다. 즉, 이 경로가 첫 번째 포트로 이용될 수 있다. 그리고, 리드 워드 라인(RWL) 및 리드 비트 라인(RBL)을 선택함으로써 역시 제1 인버터(INV1) 및 제2 인버터(INV2)로 구성된 래치회로에 저장된 데이터를 리드하는 것이 가능하다. 즉, 이 경로가 두 번째 포트로 이용될 수 있다.
이러한 SRAM 소자에서는 두 번째 포트에 기초하여 데이터를 읽는 동작이 첫 번째 포트의 동작과는 독립적으로 수행될 수 있기 때문에, 래치회로에 저장된 데이터에는 아무런 영향을 끼치지 않게 된다. 다시 말해, 래치회로에 저장된 데이터를 리드하는 동작과 래치회로에 데이터를 라이트하는 동작이 독립적으로 수행될 수 있다.
다음 도 20 내지 도 22를 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템에 대해 설명하도록 한다.
도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다. 도 21은 도 20의 중앙처리부의 개략적인 구성을 도시한 블록도이다. 도 22는 도 20의 반도체 장치가 패키징된 모습을 도시한 도면이다.
먼저 도 20을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
한편, 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는, 도 21에 도시된 것과 같이, 제1 클러스터(1012)와 제2 클러스터(1016)를 포함하도록 구성될 수도 있다.
제1 클러스터(1012)는 중앙처리부(1010) 내부에 배치될 수 있으며, 제1 클러스터(1012)는 n(여기서 n은 자연수)개의 제1 코어(1014)를 포함할 수 있다. 도 21b에서는, 설명의 편의를 위해 제1 클러스터(1012)가 4개(즉, n=4)의 제1 코어(1014a~d)를 포함하는 것을 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다.
제2 클러스터(1016)도 마찬가지로 중앙처리부(1010) 내부에 배치될 수 있으며, 제2 클러스터(1016) 역시 n개의 제2 코어(1018)를 포함할 수 있다. 이러한 제2 클러스터(1016)는 도시된 것과 같이 제1 클러스터(1012)와 서로 구분되어 배치될 수 있다. 여기에서도 설명의 편의를 위해 제2 클러스터(1016)가 4개(즉, n=4)의 제2 코어(1018a~d)를 포함하는 것을 예로 들 것이나, 본 발명이 이에 제한되는 것은 아니다.
한편, 도 21에는 제1 클러스터(1012)에 포함된 제1 코어(1014)의 개수와 제2 클러스터(1016)에 포함된 제2 코어(1018)의 개수가 서로 동일한 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시에에서, 제1 클러스터(1012)에 포함된 제1 코어(1012)의 개수와 제2 클러스터(1016)에 포함된 제2 코어(1018)의 개수는 도시된 것과 달리 서로 다를 수도 있다.
또한, 도 21에는 중앙처리부(1010) 내부에 제1 클러스터(1012)와 제2 클러스터(1016)만 배치된 것이 도시되어 있으나, 역시 본 발명이 이에 제한되는 것은 아니다. 필요에 따라, 중앙처리부(1010) 내부에는 제1 및 제2 클러스터(1012, 1016)와 구분되며 제3 코어(미도시)를 포함하는 제3 클러스터(미도시)가 추가적으로 배치될 수도 있다.
본 실시예에서, 제1 클러스터(1012)에 포함된 제1 코어(1014)의 단위 시간당 연산량과, 제2 클러스터(1016)에 포함된 제2 코어(1018)의 단위 시간당 연산량은 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 제1 클러스터(1012)는 예를 들어, 리틀 클러스터(little cluster)이고, 제2 클러스터(1016)는 빅 클러스터(big cluster)일 수 있다. 이 경우, 제1 클러스터(1012)에 포함된 제1 코어(1014)의 단위 시간당 연산량은, 제2 클러스터(1016)에 포함된 제2 코어(1018)의 단위 시간당 연산량 보다 작을 수 있다.
따라서, 제1 클러스터(1012)에 포함된 모든 제1 코어(1014)가 인에이블되어 연산을 수행하는 경우의 단위 시간당 연산량은, 제2 클러스터(1016)에 포함된 모든 제2 코어(1018)가 인에이블되어 연산을 수행하는 경우의 단위 시간당 연상량에 비해 작을 수 있다.
한편, 본 실시예에서, 제1 클러스터(1012)에 포함된 제1-1 내지 제1-4 코어(1014a~d) 간의 단위 시간당 연산량은 서로 동일할 수 있으며, 제2 클러스터(1016)에 포함된 제2-1 내지 제2-4 코어(1018a~d) 간의 단위 시간당 연산량도 서로 동일할 수 있다. 즉, 예를 들어, 제1-1 내지 제1-4 코어(1014a~d) 각각의 단위 시간당 연산량이 10이라고 가정하면, 제2-1 내지 제2-4 코어(1018a~d) 각각의 단위 시간당 연산량은 40일 수 있다.
파워 관리부(1019)는 제1 클러스터(1012)와 제2 클러스터(1016)를 필요에 따라 인에이블(enable)시키거나 디스에이블(disable)시킬 수 있다. 구체적으로, 파워 관리부(1019)는, 제1 클러스터(1012)에 의해 연산이 필요한 경우 제1 클러스터(1012)를 인에이블시키고, 제2 클러스터(1016)를 디스에이블시킬 수 있다. 그리고, 파워 관리부(1019)는 반대로, 제2 클러스터(1016)에 의해 연산이 필요한 경우 제2 클러스터(1016)를 인에이블시키고, 제1 클러스터(1012)를 디스에이블시킬 수 있다. 또한, 파워 관리부(1019)는, 수행해야될 연산량이 제1 클러스터(1012)에 포함된 제1-1 코어(1014a)를 통해 충분히 처리 가능한 경우, 제1 클러스터(1014a)는 인에이블시키고, 제2 클러스터(1016)는 디스에이블시키되, 제1 클러스터(1012) 내에서도, 제1-1 코어(1014a)는 인에이블시키고, 제1-2 내지 제1-4 코어(1014b~d)는 디스에이블시킬 수 있다. 다시 말해, 본 실시예에 따른 파워 관리부(1019)는 제1 및 제2 클러스터(1012, 1016) 전체에 대한 인에이블 여부를 결정할 수도 있고, 제1 클러스터(1012)에 포함된 제1-1 내지 제1-4 코어(1014a~d) 각각과, 제2 클러스터(1016)에 포함된 제2-1 내지 제2-4 코어(1018a~d) 각각에 대한 인에이블 여부를 결정할 수도 있다.
본 발명의 몇몇 실시예에서, 이러한 파워 관리부(1019)가 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)을 인에이블시키는 것은, 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)에 전원을 공급하여 이들을 동작시키는 것일 수 있다. 그리고, 파워 관리부(1019)가 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)을 디스에이블시키는 것은, 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)에 공급되는 전원을 차단하여 이들의 동작을 중단시키는 것일 수 있다.
이러한 파워 관리부(1019)는 SoC시스템(1000)의 동작 환경에 따라, 특정 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)만을 인에이블시킴으로써, SoC시스템(1000) 전체의 파워 소모를 관리할 수 있다.
다시 도 20을 참조하면, 멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 도 22에 도시된 것과 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
도 22를 참조하면, 이러한 반도체 패키지는, 패키지 기판(PS), DRAM(1060), 어플리케이션 프로세서(1001)을 포함할 수 있다.
패키지 기판(PS)은 복수의 패키지 볼(PB)을 포함할 수 있다. 복수의 패키지 볼(PB)은 패키지 기판(PS) 내부의 신호 라인을 통해 어플리케이션 프로세서(1001)의 칩 볼(CB) 들과 전기적으로 접속될 수 있으며, 또한, 패키지 기판(PS) 내부의 신호 라인을 통해 조인트 볼(JB)과 전기적으로 접속될 수 있다.
한편, DRAM(1060)은 도시된 것과 같이 와이어 본딩을 통해 조인트 볼(JB)과 전기적으로 접속될 수 있다.
어플리케이션 프로세서(1001)은 DRAM(1060)하부에 배치될 수 있다. 어플리케이션 프로세서(1001)의 칩 볼(CB)들은 조인트 볼(JB)을 통해 DRAM(1060)과 전기적으로 연결될 수 있다.
한편, 도 22에는 DRAM(1060)이 어플리케이션 프로세서(1001)의 외부에 배치된 것만 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 필요에 따라, DRAM(1060)은 어플리케이션 프로세서(1001)의 내부에도 배치될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 레이아웃 디자인 시스템(1~3)을 이용하여 제조될 수 있다. 그리고, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(4, 5)는 이러한 SoC 시스템(1000)의 구성 요소 중 어느 하나로 제공될 수 있다.
다음 도 23을 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명하도록 한다.
도 23은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 23을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(99b)가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(98b)는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 24 내지 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 24는 태블릿 PC(1200)을 도시한 도면이고, 도 25는 노트북(1300)을 도시한 도면이며, 도 26은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(4, 5) 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 저장부 20: 배치 모듈
30: 생성 모듈 50: 프로세서

Claims (20)

  1. 프로세서;
    복수의 스탠다드 셀(standard cell) 디자인이 저장된 저장부; 및
    상기 프로세서를 이용하여, 정의된 요구 조건(requirement)에 따라 상기 복수의 스탠다드 셀 디자인을 배치하는 배치 모듈을 포함하되,
    상기 각 스탠다드 셀 디자인은,
    액티브 영역과, 상기 액티브 영역 상에 배치된 노말(normal) 게이트 영역을 포함하고,
    상기 배치 모듈은,
    상기 복수의 스탠다드 셀 디자인 사이에, 그 내부에 상기 액티브 영역이 미배치된 필러(filler) 디자인을 배치하는 레이아웃 디자인 시스템.
  2. 제 1항에 있어서,
    상기 스탠다드 셀 디자인은,
    제1 폭을 갖는 제1 액티브 영역을 포함하는 제1 스탠다드 셀 디자인과,
    상기 제1 폭과 다른 제2 폭을 갖는 제2 액티브 영역을 포함하는 제2 스탠다드 셀 디자인을 포함하고,
    상기 배치 모듈은,
    상기 필러 디자인을 상기 제1 스탠다드 셀 디자인과 상기 제2 스탠다드 셀 디자인 사이에 배치하는 레이아웃 디자인 시스템.
  3. 제 2항에 있어서,
    상기 배치 모듈은,
    상기 제1 폭과 동일한 폭을 갖는 제1 마커와, 상기 제2 폭과 동일한 폭을 갖는 제2 마커를 생성하고,
    상기 제1 및 제2 마커를 상기 필러 디자인의 경계에 배치하는 레이아웃 디자인 시스템.
  4. 제 3항에 있어서,
    상기 배치 모듈은,
    상기 제1 스탠다드 셀 디자인과 상기 제2 스탠다드 셀 디자인 간의 피치를 측정하고,
    상기 피치를 고려하여, 상기 제1 마커와 상기 제2 마커의 길이를 상기 필러 디자인 내에서 연장시키는 레이아웃 디자인 시스템.
  5. 제 4항에 있어서,
    상기 배치 모듈은,
    상기 필러 디자인 내의 상기 제1 마커의 길이가 상기 피치의 1/2이 되도록 상기 제1 마커를 연장시키고,
    상기 필러 디자인 내의 상기 제2 마커의 길이가 상기 피치의 1/2이 되도록 상기 제2 마커를 연장시키는 레이아웃 디자인 시스템.
  6. 제 2항에 있어서,
    상기 프로세서를 이용하여, 상기 필러 디자인 내에, 상기 제1 액티브 영역으로부터 연장되며 상기 제1 폭을 갖는 제3 액티브 영역과, 상기 제2 액티브 영역으로부터 연장되며 상기 제2 폭을 갖는 제4 액티브 영역을 생성하는 생성 모듈을 더 포함하는 레이아웃 디자인 시스템.
  7. 제 6항에 있어서,
    상기 배치 모듈은,
    상기 제1 폭과 동일한 폭을 갖는 제1 마커와, 상기 제2 폭과 동일한 폭을 갖는 제2 마커를 생성하고,
    상기 제1 및 제2 마커를 상기 필러 디자인의 경계에 배치하고,
    상기 생성 모듈은,
    상기 제1 마커를 이용하여 상기 제3 액티브 영역을 생성하고, 상기 제2 마커를 이용하여 상기 제4 액티브 영역을 생성하는 레이아웃 디자인 시스템.
  8. 제 6항에 있어서,
    상기 배치 모듈과 상기 생성 모듈은, 상기 저장부 또는 상기 저장부와 분리된 다른 저장부에 소프트웨어 형태로 저장되는 레이아웃 디자인 시스템.
  9. 프로세서;
    중간(intermediate) 디자인이 저장된 저장부; 및
    상기 프로세서를 이용하여, 상기 중간 디자인 내에 디자인 요소(design element)를 생성하는 생성 모듈을 포함하되,
    상기 중간 디자인은,
    액티브 영역 및 상기 액티브 영역 상에 배치된 노말 게이트 영역을 포함하는 스탠다드 셀 디자인과,
    상기 스탠다드 셀 디자인에 인접하여 배치되고 그 내부에 상기 액티브 영역이 미배치된 필러 디자인을 포함하고,
    상기 생성 모듈은,
    상기 스탠다드 셀 디자인에 포함된 상기 액티브 영역의 폭을 고려하여 상기 필러 디자인 내에 상기 액티브 영역을 생성하는 레이아웃 디자인 시스템.
  10. 제 9항에 있어서,
    상기 스탠다드 셀 디자인은,
    제1 폭을 갖는 제1 액티브 영역을 포함하는 제1 스탠다드 셀 디자인과,
    상기 제1 폭과 다른 제2 폭을 갖는 제2 액티브 영역을 포함하는 제2 스탠다드 셀 디자인을 포함하고,
    상기 생성 모듈은,
    상기 필러 디자인 내에, 상기 제1 액티브 영역으로부터 연장되며 상기 제1 폭을 갖는 제3 액티브 영역과, 상기 제2 액티브 영역으로부터 연장되며 상기 제2 폭을 갖는 제4 액티브 영역을 생성하는 레이아웃 디자인 시스템.
  11. 제 10항에 있어서,
    상기 제3 액티브 영역의 길이는, 상기 제1 스탠다드 셀 디자인과 상기 제2 스탠다드 셀 디자인 간의 피치의 1/2이고,
    상기 제4 액티브 영역의 길이는, 상기 제1 스탠다드 셀 디자인과 상기 제2 스탠다드 셀 디자인 간의 피치의 1/2인 레이아웃 디자인 시스템.
  12. 제 10항에 있어서,
    상기 생성 모듈은,
    상기 제3 및 제4 액티브 영역 상에 더미(dummy) 게이트 영역을 더 생성하는 레이아웃 디자인 시스템.
  13. 제 10항에 있어서,
    상기 중간 디자인은,
    상기 제1 폭과 동일한 폭을 갖는 제1 마커와, 상기 제2 폭과 동일한 폭을 갖는 제2 마커를 더 포함하고,
    상기 생성 모듈은,
    상기 제1 마커를 이용하여 상기 제3 액티브 영역을 생성하고, 상기 제2 마커를 이용하여 상기 제4 액티브 영역을 생성하는 레이아웃 디자인 시스템.
  14. 제 9항에 있어서,
    상기 저장부는, 각각이 서로 다른 형상의 액티브 영역을 포함하는 복수의 후보 필러 디자인을 더 저장하고,
    상기 생성 모듈은,
    상기 중간 디자인에 포함된 상기 필러 디자인을 상기 저장부에 저장된 복수의 후보 필러 디자인 중 어느 하나로 교환하는 레이아웃 디자인 시스템.
  15. DTI(Deep Trench Isolation)로 분리되고 제1 방향으로 연장되어 형성된 제1 액티브 베이스와, 상기 제1 액티브 베이스 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 제1 노말 게이트를 포함하는 제1 영역;
    상기 DTI로 분리되고 상기 제1 방향으로 연장되어 형성된 제2 액티브 베이스와, 상기 제2 액티브 베이스 상에 상기 제2 방향으로 연장되어 형성된 제2 노말 게이트를 포함하는 제2 영역; 및
    상기 제1 및 제2 영역 사이에 배치되고, 상기 DTI로 분리되고 상기 제1 방향으로 연장되어 형성된 제3 액티브 베이스와, 상기 제3 액티브 베이스 상에 상기 제2 방향으로 연장되어 형성된 더미 게이트를 포함하는 제3 영역을 포함하되,
    상기 제3 영역 내에서, 상기 제3 액티브 베이스의 상기 제1 방향 폭은 서로 다른 반도체 장치.
  16. 제 15항에 있어서,
    상기 제1 내지 제3 액티브 베이스 상에 상기 제1 방향으로 연장되어 형성된 액티브 핀을 더 포함하되,
    상기 액티브 핀은, STI(Shallow Trench Isolation)로 분리되는 반도체 장치.
  17. 제 15항에 있어서,
    상기 제1 영역과 상기 제3 영역의 경계에서, 상기 제1 액티브 베이스의 상기 제1 방향 폭과 상기 제3 액티브 베이스의 상기 제1 방향 폭은 서로 동일하고,
    상기 제2 영역과 상기 제3 영역의 경계에서, 상기 제2 액티브 베이스의 상기 제1 방향 폭과 상기 제3 액티브 베이스의 상기 제1 방향 폭은 서로 동일한 반도체 장치.
  18. 제 17항에 있어서,
    상기 제3 액티브 베이스의 상기 제1 방향 폭은, 상기 제1 영역과 상기 제2 영역 간의 피치의 1/2 지점에서 변화되는 반도체 장치.
  19. 제1 방향으로 연장되어 형성된 제1 불순물 영역과, 상기 제1 불순물 영역 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 제1 노말 게이트를 포함하는 제1 영역;
    상기 제1 방향으로 연장되어 형성된 제2 불순물 영역과, 상기 제2 불순물 영역 상에 상기 제2 방향으로 연장되어 형성된 제2 노말 게이트를 포함하는 제2 영역; 및
    상기 제1 및 제2 영역 사이에 배치되고, 상기 제1 방향으로 연장되어 형성된 제3 불순물 영역과, 상기 제3 불순물 영역 상에 상기 제2 방향으로 연장되어 형성된 더미 게이트를 포함하는 제3 영역을 포함하되,
    상기 제3 영역 내에서, 상기 제3 불순물 영역의 상기 제1 방향 폭은 서로 다른 반도체 장치.
  20. 제 19항에 있어서,
    상기 제1 내지 제3 불순물 영역은 반도체 기판 내에 형성된 STI(Shallow Trench Isolation)로 분리되는 반도체 장치.
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US14/474,512 US9514260B2 (en) 2013-12-05 2014-09-02 Layout design system providing extended active area in filler design and semiconductor device fabricated using the system
TW103131611A TWI634444B (zh) 2013-12-05 2014-09-12 佈線設計系統與使用該系統製造之半導體裝置
CN201410737765.3A CN104699884B (zh) 2013-12-05 2014-12-05 布图设计系统以及使用该系统制造的半导体器件

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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9460259B2 (en) * 2014-08-22 2016-10-04 Samsung Electronics Co., Ltd. Methods of generating integrated circuit layout using standard cell library
US9799575B2 (en) 2015-12-16 2017-10-24 Pdf Solutions, Inc. Integrated circuit containing DOEs of NCEM-enabled fill cells
US10199283B1 (en) 2015-02-03 2019-02-05 Pdf Solutions, Inc. Method for processing a semiconductor wager using non-contact electrical measurements indicative of a resistance through a stitch, where such measurements are obtained by scanning a pad comprised of at least three parallel conductive stripes using a moving stage with beam deflection to account for motion of the stage
KR102333446B1 (ko) * 2015-11-09 2021-11-30 삼성전자주식회사 반도체 장치 및 반도체 시스템
US10593604B1 (en) 2015-12-16 2020-03-17 Pdf Solutions, Inc. Process for making semiconductor dies, chips, and wafers using in-line measurements obtained from DOEs of NCEM-enabled fill cells
US10978438B1 (en) 2015-12-16 2021-04-13 Pdf Solutions, Inc. IC with test structures and E-beam pads embedded within a contiguous standard cell area
KR102717096B1 (ko) * 2016-02-11 2024-10-15 삼성전자주식회사 집적 회로 및 상기 집적 회로의 제조를 위한 컴퓨터 구현 방법
US9905553B1 (en) 2016-04-04 2018-02-27 Pdf Solutions, Inc. Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, AACNT-short-configured, GATECNT-short-configured, and metal-short-configured, NCEM-enabled fill cells
US9929063B1 (en) 2016-04-04 2018-03-27 Pdf Solutions, Inc. Process for making an integrated circuit that includes NCEM-Enabled, tip-to-side gap-configured fill cells, with NCEM pads formed from at least three conductive stripes positioned between adjacent gates
US9646961B1 (en) 2016-04-04 2017-05-09 Pdf Solutions, Inc. Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, AACNT-short-configured, TS-short-configured, and metal-short-configured, NCEM-enabled fill cells
KR102421730B1 (ko) 2016-04-05 2022-07-18 삼성전자주식회사 레이아웃 방법 및 반도체 소자
KR102667811B1 (ko) 2016-12-22 2024-05-23 삼성전자주식회사 반도체 소자
US9748153B1 (en) 2017-03-29 2017-08-29 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second does of standard cell compatible, NCEM-enabled fill cells, with the first DOE including side-to-side short configured fill cells, and the second DOE including tip-to-side short configure
US9773774B1 (en) 2017-03-30 2017-09-26 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including chamfer short configured fill cells, and the second DOE including corner short configured fill cells
US9768083B1 (en) 2017-06-27 2017-09-19 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including snake open configured fill cells
US9786649B1 (en) 2017-06-27 2017-10-10 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including via open configured fill cells, and the second DOE including stitch open configured fill cells
US10096530B1 (en) 2017-06-28 2018-10-09 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including stitch open configured fill cells
US9865583B1 (en) 2017-06-28 2018-01-09 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including snake open configured fill cells, and the second DOE including stitch open configured fill cells
US10490543B2 (en) 2017-12-05 2019-11-26 Qualcomm Incorporated Placement methodology to remove filler
KR102596528B1 (ko) 2018-01-15 2023-11-01 삼성전자주식회사 반도체 장치
US11094802B2 (en) * 2018-08-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and semiconductor device
US11069773B2 (en) * 2018-11-26 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Contact-to-gate monitor pattern and fabrication thereof
US11386254B2 (en) 2018-12-13 2022-07-12 Samsung Electronics Co., Ltd. Semiconductor circuit and semiconductor circuit layout system
KR20210060695A (ko) * 2019-11-18 2021-05-27 삼성전자주식회사 반도체 소자
KR20220134325A (ko) 2021-03-26 2022-10-05 삼성전자주식회사 표준 셀 및 필러 셀을 포함하는 집적 회로

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196457A (ja) * 2000-01-13 2001-07-19 Matsushita Electric Ind Co Ltd 半導体集積回路の設計方法
JP2002151594A (ja) * 2000-11-15 2002-05-24 Seiko Epson Corp 半導体集積回路の設計方法及び半導体集積回路の設計支援装置
US20070111405A1 (en) * 2005-11-15 2007-05-17 Shinji Watanabe Design method for semiconductor integrated circuit
JP2008147479A (ja) * 2006-12-12 2008-06-26 Seiko Epson Corp 半導体集積回路とその設計方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000003966A (ja) * 1998-06-15 2000-01-07 Nec Corp 半導体記憶装置及びその製造方法
US6691297B1 (en) 1999-03-04 2004-02-10 Matsushita Electric Industrial Co., Ltd. Method for planning layout for LSI pattern, method for forming LSI pattern and method for generating mask data for LSI
JP2004241529A (ja) * 2003-02-05 2004-08-26 Matsushita Electric Ind Co Ltd 半導体回路装置及びその回路シミュレーション方法
JP4608901B2 (ja) * 2004-02-09 2011-01-12 ソニー株式会社 半導体装置
TWI270198B (en) * 2004-03-29 2007-01-01 Promos Technologies Inc An array structure, mask and fabrication method of a dynamic random access memory
US7484198B2 (en) 2006-02-27 2009-01-27 Synopsys, Inc. Managing integrated circuit stress using dummy diffusion regions
US7979829B2 (en) 2007-02-20 2011-07-12 Tela Innovations, Inc. Integrated circuit cell library with cell-level process compensation technique (PCT) application and associated methods
KR100855834B1 (ko) * 2007-05-25 2008-09-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP5211689B2 (ja) * 2007-12-28 2013-06-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR20100041941A (ko) * 2008-10-15 2010-04-23 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조 방법
KR101532753B1 (ko) 2009-01-19 2015-07-02 삼성전자주식회사 다이나믹 스탠다드 셀 라이브러리를 포함하는 다이나믹 로직 회로
US8510700B2 (en) 2009-02-24 2013-08-13 Syphermedia International, Inc. Method and apparatus for camouflaging a standard cell based integrated circuit with micro circuits and post processing
US8063402B2 (en) 2009-04-13 2011-11-22 Freescale Semiconductor, Inc. Integrated circuit having a filler standard cell
US8504972B2 (en) 2009-04-15 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cells having flexible layout architecture/boundaries
JP2010258264A (ja) * 2009-04-27 2010-11-11 Toshiba Corp 半導体集積回路装置およびその設計方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196457A (ja) * 2000-01-13 2001-07-19 Matsushita Electric Ind Co Ltd 半導体集積回路の設計方法
JP2002151594A (ja) * 2000-11-15 2002-05-24 Seiko Epson Corp 半導体集積回路の設計方法及び半導体集積回路の設計支援装置
US20070111405A1 (en) * 2005-11-15 2007-05-17 Shinji Watanabe Design method for semiconductor integrated circuit
JP2008147479A (ja) * 2006-12-12 2008-06-26 Seiko Epson Corp 半導体集積回路とその設計方法

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