TW201520800A - 佈局設計系統、佈局設計方法以及藉使用其所製造之半導體裝置 - Google Patents

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    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability

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Abstract

一種佈局設計系統包括：一處理器；一儲存單元，其經組配以儲存具有一第一區域之一第一單元設計，其中在該第一單元設計中，一終端未置放於該第一單元設計之一邊沿上；以及一設計模組，其經組配以藉由將該終端置放於該第一單元之一邊沿上而產生具有大於該第一區域之一第二區域之一第二單元設計。

Description

佈局設計系統、佈局設計方法以及藉使用其所製造之半導體裝置 相關申請案之交叉參考
本申請案主張2013年11月18日向韓國智慧財產局申請之韓國專利申請案第10-2013-0139844號之優先權以及自其獲利之所有權利，該申請案之全部內容係以引用方式併入本文中。
發明領域
根據本發明概念之原理之例示性實施例係關於一種佈局設計系統、一種佈局設計方法，以及一種藉使用其所製造之半導體裝置。
發明背景
多年以來，電子裝置已在較緊致之封裝中提供增加之效能及整合，且該趨勢持續至今。持續需求用以處理整合、效能及小型化之需要之方法及設備。
發明概要
在根據本發明概念之原理之例示性實施例中，一種佈局設計系統包括：一處理器；一儲存單元，其經組配以儲存具有一第一區域之一第一單元設計，其中在該第一單元設計中，一終端未置放於該第一單元設計之一邊沿上；以及一設計模組，其經組配以藉由使用該處理器將該終端置放於該第一單元設計之一邊沿上而產生具有大於該第一區域之一第二區域之一第二單元設計。
在根據本發明概念之原理之例示性實施例中，該第一單元設計包括一晶胞層級(cell level)或巨集層級(macro level)設計，且該第二單元設計包括一區塊層級(block level)或晶片層級(chip level)設計。
在根據本發明概念之原理之例示性實施例中，該終端包括一虛擬閘極電極(dummy gate electrode)及一虛擬主動鰭片(dummy active fin)中之至少一者。
在根據本發明概念之原理之例示性實施例中，該終端包括一包括該虛擬閘極電極之第一終端以及一包括該虛擬主動鰭片之第二終端，該第一終端經置放成在一第一方向上沿著該第一單元設計之該邊沿延伸，且該第二終端經置放成在與該第一方向交叉之一第二方向上沿著該第一單元設計之該邊沿延伸。
在根據本發明概念之原理之例示性實施例中，該第一終端包括該複數個虛擬閘極電極，且該第二終端包括該複數個虛擬主動鰭片。
在根據本發明概念之原理之例示性實施例中，該設計模組包括：一佈局模組，其經組配以將該第一單元設計置放於該第二單元設計之一邊界內；一輪廓設定模組，其經組配以將一輪廓設定於該經置放第一單元設計之該邊沿上；以及一終端產生模組，其經組配以在該經設定輪廓內產生該終端。
在根據本發明概念之原理之例示性實施例中，該輪廓界定一暈圈區域(halo area)。
在根據本發明概念之原理之例示性實施例中，該設計模組儲存於該儲存單元中或儲存於與該儲存單元分離之另一儲存單元中。
在根據本發明概念之原理之例示性實施例中，該第一單元設計包括一反相器設計，且該第二單元設計包括一邏輯區塊設計。
在根據本發明概念之原理之例示性實施例中，該第一單元設計包括一記憶體晶胞設計，且該第二單元設計包括一記憶體晶胞陣列設計。
在根據本發明概念之原理之例示性實施例中，一種在藉由使用一處理器及一儲存單元來接收複數個第一單元設計而產生相較於該複數個第一單元設計具有一較大區域之一第二單元設計之一佈局設計系統中的佈局設計方法包括：接收該複數個第一單元設計；置放該複數個第一單元設計；以及藉由在該複數個第一單元設計之一邊沿上產生一第一終端而產生該第二單元設計。
在根據本發明概念之原理之例示性實施例中，該第一終端未置放於各第一單元設計之該邊沿上。
在根據本發明概念之原理之例示性實施例中，該第一終端包括一虛擬閘極電極及一虛擬主動鰭片中之至少一者。
在根據本發明概念之原理之例示性實施例中，不同於該第一終端之一第二終端置放於各第一單元設計之該邊沿上。
在根據本發明概念之原理之例示性實施例中，該複數個第一單元設計之該置放包括在不考慮該第二終端之至少一部分的情況下置放該複數個第一單元設計。
在根據本發明概念之原理之例示性實施例中，包括在置放該複數個第一單元設計之後界定一暈圈區域，其中，在該暈圈區域之該界定中，使用該第二終端之至少一部分作為該暈圈區域。
在根據本發明概念之原理之例示性實施例中，該第一單元設計包括一反相器設計，且該第二單元設計包括一邏輯區塊設計。
在根據本發明概念之原理之例示性實施例中，該第一單元設計包括一記憶體晶胞設計，且該第二單元設計包括一記憶體晶胞陣列設計。
在根據本發明概念之原理之例示性實施例中，一種電腦可讀記錄媒體在其中儲存有能夠執行根據本發明概念之原理之一佈局設計方法的軟體。
在根據本發明概念之原理之例示性實施例中，一種半導體裝置包括：一第一記憶體晶胞；以及一第二記憶體晶胞，其經置放成鄰近於該第一記憶體晶胞，其中該第一記憶體晶胞及該第二記憶體晶胞中之各者包括在一第一方向上延伸之一主動鰭片，以及在與該第一方向交叉之一第二方向上延伸且形成於該主動鰭片上之一閘極電極，一虛擬主動鰭片及一虛擬閘極電極中之至少一者形成於其中該第一記憶體晶胞不鄰近於該第二記憶體晶胞的該第一記憶體晶胞之一個側處，且該虛擬主動鰭片及該虛擬閘極電極未形成於其中該第一記憶體晶胞鄰近於該第二記憶體晶胞的該第一記憶體晶胞之另一側處。
在根據本發明概念之原理之例示性實施例中，該第一記憶體晶胞及該第二記憶體晶胞包括一靜態隨機存取記憶體(static random access memory,SRAM)晶胞。
在根據本發明概念之原理之例示性實施例中，該虛擬閘極電極包括平行於該第二方向延伸之複數個虛擬閘極電極，且該複數個虛擬閘極電極中之任一者之一寬度不同於另一寬度。
在根據本發明概念之原理之例示性實施例中，該虛擬主動鰭片包括平行於該第一方向延伸之複數個虛擬主動鰭片。
在根據本發明概念之原理之例示性實施例中，一種半導體裝置包括：一應用程式處理器；以及一DRAM，其中該第一記憶體晶胞及該第二記憶體晶胞置放 於該應用程式處理器中。
在根據本發明概念之原理之例示性實施例中，一種半導體裝置包括：複數個第一單元設計；以及第二單元設計，其係藉由在一第一單元設計之一邊沿上形成一終端而產生。
在根據本發明概念之原理之例示性實施例中，該終端為一虛擬閘極電極或虛擬主動鰭片。
在根據本發明概念之原理之例示性實施例中，該第一單元設計包括一反相器。
在根據本發明概念之原理之例示性實施例中，一種電子裝置包括一半導體裝置，該半導體裝置包括：複數個第一單元設計；以及第二單元設計，其係藉由在一第一單元設計之一邊沿上形成一終端而產生。
在根據本發明概念之原理之例示性實施例中，一種電子系統包括一半導體裝置，該半導體裝置包括：複數個第一單元設計；以及第二單元設計，其係藉由在一第一單元設計之一邊沿上形成一終端而產生。
在根據本發明概念之原理之例示性實施例中，一種智慧型電話包括一半導體裝置，該半導體裝置包括：複數個第一單元設計；以及第二單元設計，其係藉由在一第一單元設計之一邊沿上形成一終端而產生。
在根據本發明概念之原理之例示性實施例中，一種系統單晶片(system on chip,SoC)包括一半導體裝置，該半導體裝置包括：複數個第一單元設計；以及第二單元 設計，其係藉由在一第一單元設計之一邊沿上形成一終端而產生。
A、B‧‧‧區域
AF‧‧‧主動鰭片
AGE‧‧‧閘極電極
BL、BLb‧‧‧位元線
CB‧‧‧晶片球
DAF‧‧‧虛擬主動鰭片
DGE‧‧‧虛擬閘極電極
DT‧‧‧驅動電晶體
INV1‧‧‧第一反相器
INV2‧‧‧第二反相器
JB‧‧‧接合球
MC‧‧‧記憶體晶胞
PB‧‧‧封裝球
PD1‧‧‧第一下拉電晶體
PD2‧‧‧第二下拉電晶體
PS‧‧‧封裝基體
PS1‧‧‧第一傳遞電晶體/第一選擇電晶體
PS2‧‧‧第二傳遞電晶體/第二選擇電晶體
PT‧‧‧傳遞電晶體
PU1‧‧‧第一上拉電晶體
PU2‧‧‧第二上拉電晶體
RBL‧‧‧讀取位元線
RWL‧‧‧讀取字線
S100、S110、S120、S130、S200、S210、S220、S230‧‧‧步驟
VCC、VDD‧‧‧電力供應節點
VSS‧‧‧接地節點
WL‧‧‧字線
WWL‧‧‧寫入字線
1‧‧‧佈局設計系統
10‧‧‧儲存單元
12、12-1、12-2‧‧‧第一單元設計
12a‧‧‧第一單元
12b‧‧‧第一終端區域
12c‧‧‧第二終端區域
14‧‧‧設計資料
20‧‧‧設計模組
22‧‧‧佈局模組
24‧‧‧輪廓設定模組
26‧‧‧終端產生模組
50‧‧‧處理器
62‧‧‧第二單元設計
62a‧‧‧邊界
62b‧‧‧輪廓
71‧‧‧第三單元設計/晶片設計
71a、72a、73a‧‧‧組件
72‧‧‧第二單元設計/區塊設計
72b、73b‧‧‧終端
73‧‧‧第一單元設計/巨集設計
81a‧‧‧記憶體晶胞區域
81b‧‧‧終端區域
98a、98b、99a、99b‧‧‧半導體裝置
210‧‧‧第一主動鰭片
220‧‧‧第二主動鰭片/第二主動插腳
230‧‧‧第三主動鰭片/第三主動插腳
240‧‧‧第四主動鰭片
250‧‧‧接點
251、252、253、254‧‧‧第一閘極電極
261‧‧‧第一共用接點
262‧‧‧第二共用接點
271、272‧‧‧電線
1000‧‧‧系統單晶片(SoC)系統
1001‧‧‧應用程式處理器
1010‧‧‧中央處理單元
1012‧‧‧第一叢集
1014、1014a、1014b、1014c、1014d‧‧‧第一核心
1016‧‧‧第二叢集
1018、1018a、1018b、1018c、1018d‧‧‧第二核心
1019‧‧‧電力管理單元
1020‧‧‧多媒體系統
1030‧‧‧匯流排
1040‧‧‧記憶體系統
1050‧‧‧周邊電路
1060‧‧‧DRAM
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出(I/O)裝置
1130‧‧‧記憶體裝置
1140‧‧‧介面
1150‧‧‧匯流排
1200‧‧‧平板電腦PC
1300‧‧‧筆記型電腦
1400‧‧‧智慧型電話
藉由參看所附圖式來詳細地描述本發明之實施例，本發明之以上及其他特徵及優點將變得更顯而易見，在該等圖式中：圖1為根據本發明之一些實施例之佈局設計系統的方塊圖；圖2為說明根據本發明之一些實施例之佈局設計方法的流程圖；圖3至圖9為用於描述圖2所說明之佈局設計方法的圖解；圖10至圖16為用於描述圖2所說明之佈局設計方法之效應的圖解；圖17A為說明根據本發明之一些實施例之佈局設計方法的流程圖；圖17B為其中藉由根據本發明之一些實施例之佈局設計方法來置放第一單元設計的例示性圖解；圖18A為包括根據本發明概念之原理之半導體裝置之SoC系統的方塊圖；圖18B為說明圖18A之中央處理單元之示意性組配的方塊圖；圖19為說明其中圖18A之半導體裝置被封裝之狀態的圖解； 圖20為包括根據本發明概念之原理之半導體裝置之電子系統的方塊圖；圖21至圖23為能夠採用根據本發明之一些實施例之半導體裝置的例示性半導體系統。
較佳實施例之詳細說明
在下文中將參看隨附圖式來更充分地描述各種例示性實施例，該等圖式中展示例示性實施例。然而，例示性實施例可以許多不同形式予以體現，且不應被認作限於本文所闡述之例示性實施例。實情為，提供此等例示性實施例，使得本發明將透徹，且將向熟習此項技術者傳達例示性實施例之範疇。在圖式中，可出於清楚起見而誇示層及區之大小及相對大小。
應理解，當一元件或層被稱作在另一元件或層「上」、「連接至」或「耦接至」另一元件或層時，該元件或層可直接地在另一元件或層上、直接地連接至或耦接至另一元件或層，或可能存在介入元件或層。與此對比，當一元件被稱作「直接地」在另一元件或層「上」、「直接地連接至」或「直接地耦接至」另一元件或層時，不存在介入元件或層。類似數字貫穿全文係指類似元件。如本文所使用，術語「及/或」包括關聯所列項目中之一或多者之任何及全部組合。除非另有指示，否則在包括性意義上使用術語「或」。
應理解，儘管本文中可使用術語(例如)第一、 第二、第三來描述各種元件、組件、區、層及/或區段，但此等元件、組件、區、層及/或區段不應受到此等術語限制。此等術語係僅用以區分一元件、組件、區、層或區段與另一區、層或區段。以此方式，可在不脫離例示性實施例之教示的情況下將下文所論述之第一元件、組件、區、層或區段稱為第二元件、組件、區、層或區段。
出於易於描述之目的，本文中可使用空間上相對術語，諸如，「在……之下」、「下方」、「下部」、「上方」、「上部」及其類似者，以描述如該等圖中所說明的一元件或特徵與另一(另外若干)元件或特徵之關係。應理解，空間上相對術語意欲涵蓋裝置在使用或操作中除了該等圖中所描繪的定向以外的不同定向。舉例來說，若圖中之裝置翻轉，則被描述為在其他元件或特徵「下方」或「之下」之元件將被定向為「在」其他元件或特徵「上方」。以此方式，例示性術語「下方」可涵蓋上方及下方之定向兩者。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可予以相應地解譯。
本文中所使用之術語僅用於描述特定例示性實施例之目的，且不意欲限制例示性實施例。如本文所使用，除非上下文另外明確地指示，否則單數形式「一」及「該」意欲亦包括複數形式。應進一步理解，術語「包含」在用於本說明書中時指定所陳述特徵、整數、步驟、操作、元件及/或組件之存在，但不排除一個或一個以上其 他特徵、整數、步驟、操作、元件、組件及/或其群組之存在或添加。
本文中參看為理想化例示性實施例(及中間結構)之示意性說明的說明來描述例示性實施例。因而，應預期由於(例如)製造技術及/或容差而自該等說明之形狀的變化。以此方式，例示性實施例不應被認作限於本文所說明之區之特定形狀，而應包括(例如)由製造引起的形狀偏差。舉例來說，被說明為矩形之植入區通常將具有圓形或彎曲特徵及/或植入物濃度在其邊緣上之梯度，而非自植入區至非植入區之二進位改變。同樣地，藉由植入而形成之埋入區可以在埋入區與發生植入所在的表面之間的區中引起一些植入。以此方式，圖中所說明之區本質上係示意性的，且其形狀不意欲說明裝置之區之實際形狀，且不意欲限制例示性實施例之範疇。
除非另外界定，否則本文中所使用之所有術語(包括技術及科技術語)具有與由一般熟習例示性實施例所屬之此項技術者通常理解之涵義相同的涵義。應進一步理解，諸如常用詞典中所界定之術語的術語應被解譯為具有與其在相關技術之上下文中之涵義一致的涵義，且將不在理想化或過度正式意義上進行解譯，除非明確地如此界定。如本文所使用之術語「單元」或「模組」可指(例如)執行某些任務之軟體或硬體組件，諸如，場可規劃閘陣列(FPGA)或特殊應用積體電路(ASIC)。有利地，單元或模組可經組配以駐留於可定址儲存媒體中且可經組配以執行於 一或多個處理器上。單元或模組可包括(作為實例)組件，諸如，軟體組件、物件導向式軟體組件、類別組件及任務組件、處理序、功能、屬性、程序、次常式、程式碼之片段、驅動器、韌體、微碼、電路系統、資料、資料庫、資料結構、表格、陣列，以及變數。在根據本發明概念之原理之例示性實施例中，在組件及單元或模組中所提供之功能性可組合至較少組件及單元或模組中或進一步分離至額外組件及單元或模組中。
圖1為根據本發明概念之原理之佈局設計系統之例示性實施例的方塊圖。佈局設計系統1包括儲存單元10、設計模組20，以及處理器50。
第一單元設計12及設計資料14可儲存於儲存單元10中。在根據本發明概念之原理之例示性實施例中，術語「第一單元」可指經設計成具有第一區域之單元元件。在根據本發明概念之原理之例示性實施例中，第一單元可為晶胞或巨集。
第一單元設計12可為經置放有構成第一單元之各種積體電路組件(例如，主動鰭片及閘極電極)的設計。因此，第一單元設計12可為(例如)晶胞層級設計或巨集層級設計，如下文將更詳細地所描述。
設計資料14可為使設計模組20藉由使用第一單元設計12而產生相較於第一單元設計12為較高層級之第二單元設計62所需要之資料。設計資料14可以(例如)程式庫形式儲存於儲存單元10中。
在根據本發明概念之原理之例示性實施例中，可藉由(例如)非依電性記憶體裝置來組配儲存單元10。非依電性記憶體裝置之實例可包括NAND快閃記憶體、NOR快閃記憶體、MRAM、PRAM、RRAM及其類似者，然而，本發明概念並不限於此情形。在根據本發明概念之原理之其他例示性實施例中，可運用硬碟機、磁性儲存裝置及其類似者來實施儲存單元10。
當在佈局設計系統1中需要特定計算時，處理器50可用來執行特定計算。儘管圖式中未詳細地說明，但處理器50可包括若干包括L1、L2及其類似者之快取記憶體，以便改良計算效能。
在圖1中，處理器50被說明為一個區塊，但根據本發明概念之原理之例示性實施例並不限於此情形。舉例來說，在根據本發明概念之原理之一些例示性實施例中，可以多核心或多叢集形式來實施處理器50。當以多核心或多叢集形式來實施處理器50時，可改良佈局設計系統1之計算效率。
設計模組20可使用處理器50而自第一單元設計12產生第二單元設計62。在根據本發明概念之原理之例示性實施例中，術語「第二單元」可指經設計成具有大於前述第一區域之第二區域之單元元件。在根據本發明概念之原理之例示性實施例中，第二單元可為(例如)功能區塊或積體電路晶片。
在根據本發明概念之原理之例示性實施例中， 可藉由使用設計資料14及第一單元設計12來形成第二單元設計62。亦即，在根據本發明概念之原理之例示性實施例中，可根據設計資料14而包括至少一個第一單元設計12，且結果，可產生第二單元設計62。
第二單元設計62可為(例如)功能區塊層級設計或積體電路晶片層級設計。在根據其中第一單元設計12為用於晶胞之設計的本發明概念之原理之例示性實施例中，第二單元設計62可為用於藉由聚集至少一個晶胞而形成之巨集或區塊之設計。在根據其中第一單元設計12為用於巨集之設計的本發明概念之原理之例示性實施例中，第二單元設計62可為用於藉由聚集至少一個巨集而形成之區塊或晶片之設計。
儘管與儲存單元10分離地說明設計模組20，但根據本發明概念之原理之例示性實施例並不限於此情形。舉例來說，類似於第一設計資料12，設計模組20可以程式碼形式儲存於儲存單元10中。在根據本發明概念之原理之例示性實施例中，設計模組20可以程式碼形式分離地儲存於與儲存單元10分離之另一儲存單元(未說明)中。
設計模組20可包括佈局模組22、輪廓設定模組24，以及終端產生模組26。儘管各別模組彼此分離為分離區塊且在圖1中予以說明，但根據本發明概念之原理之例示性實施例並不限於此情形。任何一個模組與另一模組可彼此整合以予以實施。亦即，在根據本發明概念之原理之一些例示性實施例中，可藉由將佈局模組22、輪廓設定模 組24及終端產生模組26整合成一個模組來實施設計模組20，且可整合該等模組中之任何兩個模組以實施為一個模組。
在根據本發明概念之原理之一些例示性實施例中，可以軟體形式來實施設計模組20，但本發明概念並不限於此情形。
佈局模組22可為將第一單元設計12置放於第二單元設計62之邊界內之模組。亦即，在根據本發明概念之原理之例示性實施例中，佈局模組22可為判定第二單元設計62內之第一單元設計12之佈局圖案的模組。下文將提供根據本發明概念之原理之此處理序的更詳細描述。
輪廓設定模組24可為將輪廓設定於置放於第二單元設計62之邊界內之第一單元設計12之邊沿上的模組。在根據本發明概念之原理之例示性實施例中，輪廓可被界定為暈圈區域，亦即，環繞第一單元設計12之等寬區域，但根據本發明概念之原理之例示性實施例並不限於此情形。下文亦將提供其更詳細描述。
終端產生模組26可為在由輪廓設定模組24設定之輪廓內產生終端之模組。在根據本發明概念之原理之例示性實施例中，「終端」可指用於可靠地終止包括於第一單元設計12中之各種組件(例如，主動鰭片及閘極電極)之其他組件(例如，虛擬主動鰭片及虛擬閘極電極)。在下文中，作為終端之實例，將描述虛擬閘極電極及虛擬主動鰭片，但根據本發明概念之原理之例示性實施例並不限於此 情形。下文亦將提供其更詳細描述。
在下文中，參看圖2至圖9，將更詳細地描述根據本發明概念之原理之佈局設計系統1之操作的例示性實施例。
圖2為說明根據本發明概念之原理之佈局設計方法的流程圖。圖3至圖9為用於描述圖2所說明之佈局設計方法的圖解。
首先，參看圖2，設計第一單元(S100)。在根據本發明概念之原理之例示性實施例中，當如上文所描述而設計第一單元時，將第一單元設計成使得終端未置放於第一單元之邊沿上，亦即，在第一單元之邊沿上不具有終端。在下文中，參看圖3至圖6，將描述其更詳細描述。
圖3為用於根據本發明概念之原理之第一單元之示意性佈局圖的例示性實施例。圖4為放大圖3之區域A的佈局圖，且圖5為放大圖3之區域B的佈局圖。圖6為圖4及圖5所說明之主動鰭片及閘極電極的透視圖。
參看圖3至圖6，第一終端區域12b及第二終端區域12c未置放於根據該實施例而設計之第一單元設計12中，如其邊沿上所說明。
在根據本發明概念之原理之例示性設計方法中，當形成第一單元設計12時，僅置放操作第一單元12a所需要之組件(例如，主動鰭片AF及主動閘極電極AGE)。在此實例中，主動鰭片AF可以在第一方向X上延伸之形狀而置放，且閘極電極AGE可以在與第一方向X交叉之第二 方向Y上延伸之形狀而置放於主動鰭片AF上。
在根據本發明概念之原理之例示性實施例中，包括在第一方向X上延伸之虛擬主動鰭片DAF之第一終端區域12b未置放於操作第一單元12a所需要之組件(例如，主動鰭片AF及閘極電極AGE)之上部部分及下部部分處(如所說明)，且包括在第二方向Y上延伸之虛擬閘極電極DGE之第二終端區域12c未置放於操作第一單元12a所需要之組件(例如，主動鰭片AF及閘極電極AGE)之左側及右側處(如所說明)。
亦即，在根據本發明概念之原理之佈局方法中，在形成第一單元設計12時不考慮包括虛擬主動鰭片DAF之第一終端區域12b以及包括虛擬閘極電極DGE之第二終端區域12c。結果，儲存於圖1所說明之佈局設計系統1之儲存單元10中的第一單元設計12不包括第一終端區域12b以及第二終端區域12c。
接下來，參看圖2，將第一單元置放於第二單元中(S110)。參看圖1及圖7，佈局模組22將第一單元設計12-1及12-2置放於第二單元設計之邊界62a內。儘管圖7說明兩個第一單元設計12-1及12-2置放於第二單元設計之邊界62a內，但本發明概念並不限於此情形。根據設計要求，包括於第二單元設計62中之第一單元設計12-1及12-2之數目可與其不同地予以修改。
返回參看圖2，設定輪廓(S120)。參看圖1及圖8，輪廓設定模組24可沿著置放於第二單元設計之邊界62a 內之第一單元設計12-1及12-2之邊沿設定輪廓62b。舉例來說，輪廓62b可以封閉外形而置放以覆蓋第一單元設計12-1及12-2(如所說明)，或可以開放外形而置放以覆蓋第一單元設計12-1及12-2之部分。
輪廓62b可包括：圖4之第一終端區域12b，其包括圖4之虛擬主動鰭片DAF；以及圖5之第二終端區域12c，其包括圖5之虛擬閘極電極DGE。輪廓62b可被界定為第二單元設計62中之暈圈區域。
返回參看圖2，產生終端(S130)。參看圖1及圖9，終端產生模組26可在經設定輪廓62b內產生終端(例如，虛擬主動鰭片DAF及虛擬閘極電極DGE)。舉例來說，終端產生模組26可在第一單元設計12-1及12-2之上部部分及下部部分中產生虛擬主動鰭片DAF，且在第一單元設計12-1及12-2之左側及右側處產生虛擬閘極電極DGE，如所說明。
在根據本發明概念之原理之例示性實施例中，終端產生模組26在輪廓62b內所產生之虛擬主動鰭片DAF及虛擬閘極電極DGE可為複數個。舉例來說，可在第一單元設計12-1及12-2之上部部分及下部部分中以複數形式產生虛擬主動鰭片DAF，如圖4所說明。可在第一單元設計12-1及12-2之左側及右側處以複數形式產生虛擬閘極電極DGE，如圖5所說明。在此等例示性實施例中，複數個虛擬閘極電極DGE中之任一者之寬度W1可不同於另一者之寬度W2。亦即，具有不同寬度之複數個虛擬閘極電極 DGE可形成於第一單元設計12-1及12-2之左側及右側處。然而，本發明概念並不限於此情形。
在此例示性實施例中，經由此處理序來設計第二單元以縮減由第二單元設計62佔據之空間，藉此得到被小型化的使用第二單元設計62而製造之半導體裝置。
在下文中，參看圖10至圖16，將給出根據本發明概念之原理之方法的更詳細描述。
圖10至圖16為用於描述根據本發明概念之原理之佈局設計方法(諸如，圖2所說明之佈局設計方法)的圖解。
圖10為未使用根據本發明概念之方法而製造之半導體裝置的概念方塊圖，且圖11為使用根據本發明概念之方法中產生之設計而製造之半導體裝置的概念方塊圖。
參看圖10，在未根據本發明概念而製造之半導體裝置98a中，各別單元設計72及73包括終端72b及73b。因為包括終端72b及73b，所以不得不修改單元設計71之最終大小，如下文將更詳細地所描述。
在根據本發明概念之原理之例示性實施例中，第一單元設計73為(例如)巨集(例如，反相器)設計，第二單元設計72為(例如)區塊(例如，邏輯區塊)設計，且第三單元設計71為(例如)晶片(例如，系統單晶片(SoC))設計。然而，本發明概念並不限於此情形。
在經提供以說明與根據本發明概念之原理而製造之半導體裝置之對比的圖10之實例中，當產生巨集(例 如，反相器)設計73時，用於包括於巨集中之組件73a之終端73b置放於巨集設計73之邊沿處。包括終端73b之巨集設計73置放於區塊(例如，邏輯區塊)設計72中，且用於包括於區塊中之組件72a之終端72b置放於其邊沿處。最後，包括終端72b之區塊設計72置放於晶片(例如，系統單晶片(SoC))設計71中。在此實例中，與根據本發明概念之原理而製造之半導體裝置98b相反，因為已置放終端73b，所以不能修改單元設計71之區域。
與此對比，在根據本發明概念之原理而製造之半導體裝置98b中，單元設計72及73不包括終端72b及73b，且結果，可減低單元設計71之最終大小。下文亦將給出其更詳細描述。
參看圖11，在其中根據本發明概念而設計半導體裝置98b之例示性實施例中，當產生巨集(例如，反相器)設計73時，用於包括於巨集中之組件73a之終端73b未置放於巨集設計73之邊沿處。置放其中終端73b不包括於區塊(例如，邏輯區塊)設計72中之設計73，且將用於包括於巨集中之組件73a之終端73b一起置放於巨集設計73之邊沿處。舉例來說，終端73b可包括如上文所描述之虛擬主動鰭片DAF及虛擬閘極電極DGE中之至少一者。經由此處理序而產生之區塊設計72相較於上文在圖10中說明之區塊設計72具有較小區域，或簡單地具有較小區域。
當產生區塊(例如，邏輯區塊)設計72時，用於包括於區塊中(亦即，與區塊相關聯)之組件72a之終端72b 未置放於區塊設計72之邊沿處。置放其中終端72b不包括於晶片(例如，系統單晶片(SoC))設計71中之區塊設計72，且將包括於晶片中之組件71a及用於包括於區塊中之組件72a之終端72b一起置放於區塊設計72之邊沿處。因此，因而產生之晶片設計71相較於上文在圖10中說明之晶片設計71亦具有較小區域。
因此，當圖10所說明之半導體裝置98a具有在垂直方向上之第一長度L1以及在水平方向上之第二長度L2時，圖11所說明之半導體裝置98b具有在垂直方向上小於第一長度L1之第三長度L3以及在水平方向上小於第二方向L2之第四長度L4。亦即，可小型化使用根據本發明概念之原理之設計方法而製造的半導體裝置。
圖12為未使用根據本發明概念之方法而製造之半導體裝置(例如，記憶體裝置)的概念方塊圖，且圖13為使用根據本發明概念之原理之設計方法而製造之半導體裝置(例如，記憶體裝置)的概念方塊圖。圖14說明用於圖12及圖13所說明之各記憶體晶胞區域之電路圖的一個實例。圖15說明用於圖12及圖13所說明之各記憶體晶胞區域之佈局圖的一個實例。
在下文中，作為半導體裝置(例如，記憶體裝置)之實例，將描述靜態隨機存取記憶體(SRAM)，但本發明概念並不限於此情形。
參看圖12，在未根據本發明概念而製造之半導體裝置99a中，各記憶體晶胞MC包括記憶體晶胞區域81a 以及終端區域81b。
SRAM晶胞之組件可置放於各記憶體晶胞區域81a中。舉例來說，參看圖14，記憶體晶胞區域81a可包括並聯地連接於電力供應節點Vcc與接地節點Vss之間的一對反相器INV1及INV2，以及連接至各別反相器INV1及INV2之輸出節點的第一傳遞電晶體PS1及第二傳遞電晶體PS2。第一傳遞電晶體PS1及第二傳遞電晶體PS2可分別與位元線BL及互補位元線BLb連接。第一傳遞電晶體PS1及第二傳遞電晶體PS2之閘極可與字線WL連接。
第一反相器INV1包括串聯地連接之第一上拉電晶體PU1及第一下拉電晶體PD1，且第二反相器INV2包括串聯地連接之第二上拉電晶體PU1及第二下拉電晶體PD2。第一上拉電晶體PU1及第二上拉電晶體PU2可為PFET，且第一下拉電晶體PD1及第二下拉電晶體PD2可為NFET。
在第一反相器INV1及第二反相器INV2中，第一反相器INV1之輸入節點係與第二反相器INV2之輸出節點連接，且第二反相器INV2之輸入節點係與第一反相器INV1之輸出節點連接，以便構成一個鎖存電路。
參看圖15，彼此隔開之第一主動鰭片210、第二主動鰭片220、第三主動鰭片230及第四主動鰭片240可經形成為在一個方向(例如，圖15之垂直方向)上縱向地延伸。第二主動鰭片220及第三主動鰭片230相較於第一主動鰭片210及第四主動鰭片240可具有較短延伸長度。
第一閘極電極251、第二閘極電極252、第三閘極電極253及第四閘極電極254可經形成為在另一方向(例如，圖15之水平方向)上縱向地延伸，且與第一主動鰭片210至第四主動鰭片240交叉。在根據本發明概念之原理之例示性實施例中，第一閘極電極251可與第一主動鰭片210及第二主動鰭片220完全地交叉，且與第三主動插腳230之最終末端部分地重疊。第三閘極電極253可與第四主動鰭片240及第三主動鰭片230完全地交叉，且與第二主動插腳220之最終末端部分地重疊。第二閘極電極252及第四閘極電極254可經形成為分別與第一主動鰭片210及第四主動鰭片240交叉。
第一上拉電晶體PU1可界定於其中第一閘極電極251與第二主動鰭片220彼此交叉之區域周圍，第一下拉電晶體PD1可界定於其中第一閘極電極251與第一主動鰭片210彼此交叉之區域周圍，且第一傳遞電晶體PS1可界定於其中第二閘極電極252與第一主動鰭片210彼此交叉之區域周圍。第二上拉電晶體PU2可界定於其中第三閘極電極253與第三主動鰭片230彼此交叉之區域周圍，第二下拉電晶體PD2可界定於其中第三閘極電極253與第四主動鰭片240彼此交叉之區域周圍，且第二傳遞電晶體PS2可界定於其中第四閘極電極254與第四主動鰭片240彼此交叉之區域周圍。
儘管未詳細地說明，但源極/汲極可形成於其中第一閘極電極251至第四閘極電極254與第一主動鰭片 210、第二主動鰭片220、第三主動鰭片230至第四主動鰭片240彼此交叉之區域之兩個側處，且可形成複數個接點250。
第一共用接點261可同時地連接第二主動鰭片220、第三閘極線253及電線271。第二共用接點262可同時地連接第三主動鰭片230、第一閘極線251及電線272。
返回參看圖12，在不使用根據本發明概念之原理之方法的此相反實例中，虛擬主動鰭片及虛擬閘極電極可形成於各終端區域81b中。虛擬閘極電極可形成於置放於平行於圖15之閘極線251至254之區域(例如，記憶體晶胞區域81a之上部部分及下部部分)中之終端區域81b中，且虛擬主動鰭片可形成於置放於平行於圖15之主動鰭片210至240之區域(例如，記憶體晶胞區域81a之左側及右側)中之終端區域81b中。
在本發明之一些實施例中，可以複數形式置放虛擬閘極電極及虛擬主動鰭片中之各者，如圖4及圖5所說明。
參看圖13，使用根據本發明概念之原理所實施之設計而製造的半導體裝置99b不具有終端區域81b置放於各記憶體晶胞MC中的形式，如所說明。亦即，在使用根據本發明概念之原理而產生之設計來製造半導體裝置99b之狀況下，當設計記憶體晶胞陣列時，首先僅置放記憶體晶胞區域81a，且此後將終端區域81b置放於記憶體晶胞區域81a之邊沿上。結果，在根據本發明概念之原理之例示 性實施例中，終端區域81b未存在於彼此鄰近之記憶體晶胞MC之間，且記憶體晶胞陣列小於圖12之相反實例中說明之大小。
在根據本發明概念之原理之例示性實施例中，當圖12所說明之半導體裝置99a具有在垂直方向上之第五長度L5以及在水平方向上之第六長度L6時，圖13所說明之半導體裝置99b具有在垂直方向上小於第五長度L5之第七長度L7以及在水平方向上小於第六長度L6之第八長度L8。亦即，使用根據本發明概念之原理之設計方法而製造的半導體裝置(例如，記憶體裝置)可小於慣常設計之半導體裝置。
在上文中將由包括六個電晶體之6T SRAM元件構成之各記憶體晶胞區域81a描述為一實例，但本發明概念並不限於此情形。
參看圖16，將描述根據本發明概念之原理之半導體裝置的另一例示性實施例。圖16說明用於圖12及圖13所說明之各記憶體晶胞區域之電路圖的另一實例。根據本發明概念之原理之另一例示性實施例的各記憶體晶胞區域81a可包括並聯地連接於電力供應節點VDD與接地節點VSS之間的第一反相器INV1及第二反相器INV2、分別連接至反相器INV1及INV2之輸出節點的第一選擇電晶體PS1及第二選擇電晶體PS2、由第一反相器INV1之輸出控制的驅動電晶體DT，以及連接至驅動電晶體DT之輸出節點的傳遞電晶體PT。亦即，在該例示性實施例中，各記憶體晶 胞區域81a可包括一包括八個電晶體之8T SRM元件。
第一選擇電晶體PS1及第二選擇電晶體PS2可分別與位元線BL及互補位元線BLb連接。第一選擇電晶體PS1及第二選擇電晶體PS2之閘極可與寫入字線WWL連接。
第一反相器INV1包括串聯地連接之第一上拉電晶體PU1及第一下拉電晶體PD1，且第二反相器INV2包括串聯地連接之第二上拉電晶體PU2及第二下拉電晶體PD2。第一上拉電晶體PU1及第二上拉電晶體PU2可為PFET，且下拉電晶體PD1及第二下拉電晶體PD2可為NFET。
在第一反相器INV1及第二反相器INV2中，第一反相器INV1之輸入節點可與第二反相器INV2之輸出節點連接，且第二反相器INV2之輸入節點可與第一反相器INV1之輸出節點連接，以便構成一個鎖存電路。
驅動電晶體DT及傳遞電晶體PT可用以讀取儲存於由第一反相器INV1及第二反相器INV2構成之鎖存電路中之資料。驅動電晶體DT之閘極可連接至第一反相器INV1之輸出節點，且傳遞電晶體PT之閘極可連接至讀取字線RWL。驅動電晶體DT之輸出可連接至接地節點VSS(如所說明)，且傳遞電晶體PT之輸出可連接至讀取位元線RBL(如所說明)。
藉由此電路組配，在根據本發明概念之原理之例示性半導體裝置中，有可能經由兩個埠(例如，雙埠)來 存取儲存於SRAM元件中之資料。首先，有可能關於由第一反相器INV1及第二反相器INV2構成之鎖存電路藉由選擇寫入字線WWL、位元線BL及互補位元線BLb而將資料寫入於鎖存電路中或讀取儲存於鎖存電路中之資料。亦即，此路徑可用作第一埠。亦有可能藉由選擇讀取字線RWL及讀取位元線RBL而讀取儲存於由第一反相器INV1及第二反相器INV2構成之鎖存電路中之資料。亦即，此路徑可用作第二埠。
因為可獨立於SRAM元件中之第一埠之操作來執行基於第二埠而讀取資料之操作，所以儲存於鎖存電路中之資料不受到影響。換言之，可獨立於將資料寫入於鎖存電路中之操作來執行讀取儲存於鎖存電路中之資料之操作。
參看圖1、圖17A及圖17B，將描述根據本發明概念之原理之例示性實施例的佈局設計系統1之另一操作。此處將不重複將複製較早描述之詳細描述，且其間的差異將為以下描述之主要焦點。
圖17A為說明根據本發明概念之原理之例示性實施例之佈局設計方法的流程圖。圖17B為其中藉由根據本發明概念之原理之例示性實施例之佈局設計方法來置放第一單元設計的例示性圖解。
參看圖1及圖17A，設計第一單元(S200)。在此例示性實施例中，當設計第一單元時，將第一單元設計成使得終端置放於第一單元之邊沿上。亦即，在該例示性實 施例中，圖3之終端區域12b及12c置放於第一單元設計12之邊沿上。
參看圖3至圖5，在根據此例示性實施例之設計方法中，當形成第一單元設計12時，可置放操作第一單元12a所需要之組件(例如，主動鰭片AF及閘極電極AGE)，且可將包括在第一方向X上延伸之虛擬主動鰭片DAF之第一終端區域12b置放於操作第一單元12a所需要之組件(例如，主動鰭片AF及閘極電極AGE)之上部部分及下部部分中，且可將包括在第二方向Y上延伸之虛擬閘極電極DGE之第二終端區域12c置放於操作第一單元12a所需要之組件(例如，主動鰭片AF及閘極電極AGE)之左側及右側處。
亦即，在根據此例示性實施例之佈局方法中，可在形成第一單元設計12時考慮包括虛擬主動鰭片DAF之第一終端區域12b以及包括虛擬閘極電極DGE之第二終端區域12c。結果，儲存於圖1所說明之佈局設計系統1之儲存單元10中的第一單元設計12可包括第一終端區域12b以及第二終端區域12c。
接下來，參看圖1及圖17A，將第一單元置放於第二單元中(S210)。在根據本發明概念之原理之例示性佈局設計方法中，可在不考慮包括於第一單元設計12中的圖3之第一終端區域12b以及圖3之第二終端區域12c的情況下置放第一單元設計12。亦即，在假定圖3之第一單元設計12僅包括操作第一單元12a所需要之組件(例如，主動鰭片AF及閘極電極AGE)的情況下，可置放第一單元設計12。
結果，在根據本發明概念之原理之一些例示性實施例中，當置放第一單元設計12時，可將第一單元設計12置放成使得第一終端區域12b及第二終端區域12c中之至少一者與操作第一單元12a所需要之組件(例如，主動鰭片AF及閘極電極AGE)重疊，如圖17B所說明。舉例來說，圖17B說明第二終端區域12c經置放成與操作第一單元12a所需要之組件(例如，主動鰭片AF及閘極電極AGE)重疊，然而，本發明概念並不限於此情形。
接下來，參看圖17A，設定輪廓(S220)。在根據本發明概念之原理之例示性實施例中，使用不與操作第一單元12a所需要之組件重疊的終端區域來設定第二單元設計62中之輪廓，亦即，暈圈區域。亦即，不與操作第一單元12a所需要之組件(諸如，主動鰭片AF或主動閘極電極AGE)重疊的第一終端區域12b及第二終端區域12c之部分可用以在第二單元設計62中界定暈圈或輪廓區域。
接下來，參看圖17A，在輪廓上產生終端(S230)。上文給出根據本發明概念之原理的在輪廓區域上之終端產生之詳細描述，且出於描述清楚及簡潔起見，此處將不重複該詳細描述。
當藉由此方法來設計第二單元時，可根據本發明概念之原理來縮減第二單元設計62之尺寸，如先前所描述。結果，亦可小型化使用根據本發明概念之原理之第二單元設計62而製造的半導體裝置。
如上文所描述的根據本發明概念之原理之佈局 設計方法可由電腦可讀記錄媒體中之電腦可讀程式碼實施。電腦可讀記錄媒體包括儲存有可由電腦系統讀取之資料的所有類型之記錄裝置。電腦可讀記錄媒體之實例包括ROM、RAM、CD-ROM、磁帶、軟性磁碟、光學資料儲存裝置，且電腦可讀記錄媒體亦可以載波(例如，經由網際網路之傳輸)之形式予以實施。電腦可讀記錄媒體分散於經由網路而連接之電腦系統中，且電腦可讀程式碼儲存於其中且以分散方式而執行。
接下來，參看圖18A至圖19，將描述包括根據本發明概念之原理之半導體裝置的SoC系統。
圖18A為包括根據本發明概念之原理之半導體裝置之SoC系統的方塊圖。圖18B為說明圖18A之中央處理單元之示意性組配的方塊圖。圖19為說明其中圖18A之半導體裝置被封裝之狀態的圖解。
首先，參看圖18A，SoC系統1000包括應用程式處理器1001以及DRAM 1060。
應用程式處理器1001可包括中央處理單元1010、多媒體系統1020、匯流排1030、記憶體系統1040，以及周邊電路1050。
中央處理單元1010可執行驅動SoC系統1000所需要之計算。在根據本發明概念之原理之例示性實施例中，可藉由包括複數個核心之多核心環境來組配中央處理單元1010。
在根據本發明概念之原理之例示性實施例中， 中央處理單元1010可經組配成包括第一叢集1012以及第二叢集1016，如圖18B所說明。
第一叢集1012可置放於中央處理單元1010中，且第一叢集1012可包括n個(本文中，n為自然數)第一核心1014。在圖18B中，出於容易描述起見，第一叢集1012包括4個(亦即，n=4)第一核心(1014a至1014d)作為一實例，但本發明概念並不限於此情形。
第二叢集1016可置放於中央處理單元1010中，且第二叢集1016可包括n個第二核心1018。第二叢集1016可與第一叢集1012分離地置放，如所說明。出於容易描述起見，第二叢集1016包括4個(亦即，n=4)第二核心(1018a至1018d)作為一實例，但本發明概念並不限於此情形。
圖18B說明包括於第一叢集1012中之第一核心1014之數目與包括於第二叢集1016中之第二核心1018之數目相同，但本發明概念並不限於此情形。在根據本發明概念之原理之例示性實施例中，不同於所說明之情況，包括於第一叢集1012中之第一核心1014之數目與包括於第二叢集1016中之第二核心1018之數目可彼此不同。
圖18B說明僅第一叢集1012及第二叢集1016置放於中央處理單元1010中，但本發明概念亦並不限於此情形。舉例來說，與第一叢集1012及第二叢集1016分離且包括第三核心(未說明)之第三叢集可另外置放於中央處理單元1010中。
在一例示性實施例中，包括於第一叢集1012中 之第一核心1014之每單位時間計算量與包括於第二叢集1016中之第二核心1018之每單位時間計算量可彼此不同。
在根據本發明概念之原理之例示性實施例中，第一叢集1012可為(例如)小叢集，且第二叢集1016可為(例如)大叢集。在此狀況下，包括於第一叢集1012中之第一核心1014之每單位時間計算量可小於包括於第二叢集1016中之第二核心1018之每單位時間計算量。
因此，當啟用包括於第一叢集1012中之所有第一核心1014以執行計算時之每單位時間計算量可小於當啟用包括於第二叢集1016中之所有第二核心1018以執行計算時之每單位時間計算量。
在例示性實施例中，在包括於第一叢集1012中之第1-1核心1014a至第1-4核心1014d當中之每單位時間計算量可彼此相同，且包括於第二叢集1016中之第2-1核心1018a至第2-4核心1018d當中之每單位時間計算量亦可彼此相同。亦即，舉例來說，在假定第1-1核心1014a至第1-4核心1014d中之各者之每單位時間計算量為10的情況下，第2-1核心1018a至第2-4核心1018d中之各者之每單位時間計算量可為40。
舉例來說，電力管理單元1019可啟用或停用第一叢集1012及第二叢集1016。詳細地，當計算為第一叢集1012所需要時，電力管理單元1019可啟用第一叢集1012且停用第二叢集1016。相反地，當計算為第二叢集1016所需要時，電力管理單元1019可啟用第二叢集1016且停用第一 叢集1012。當可經由包括於第一叢集1012中之1-1核心1014a充分地處理待執行之計算量時，電力管理單元1019可啟用第一叢集1012且停用第二叢集1016，但甚至在第一叢集1012內啟用1-1核心1014a且停用第1-2核心1014b至第1-4核心1014d。換言之，根據該實施例之電力管理單元1019可判定是否啟用第一叢集1012及第二叢集1016兩者，且判定是否啟用包括於第一叢集1012中之第1-1核心1014a至第1-4核心1014d中之各者，且判定是否啟用包括於第二叢集1016中之第2-1核心1018a至第2-4核心1018d中之各者。
在根據本發明概念之原理之例示性實施例中，電力管理單元1019啟用第一叢集1012及第二叢集1016及/或包括於其中之複數個核心1014a至1014d以及1018a至1018d可意謂電力管理單元1019將電力供應至第一叢集1012及第二叢集1016及/或包括於其中之複數個核心1014a至1014d以及1018a至1018d以操作該等叢集及核心。電力管理單元1019停用第一叢集1012及第二叢集1016及/或包括於其中之複數個核心1014a至1014d以及1018a至1018d可意謂電力管理單元1019中斷被供應至第一叢集1012及第二叢集1016及/或複數個核心1014a至1014d以及1018a至1018d之電力以停止該等叢集及核心之操作。
電力管理單元1019根據SoC系統1000之操作環境而僅啟用特定叢集1012及1016及/或包括於其中之複數個核心1014a至1014d以及1018a至1018d，以管理整個SoC 系統1000之電力消耗。
返回參看圖18A，多媒體系統1020可用以執行SoC系統1000中之各種多媒體功能。多媒體系統1020可包括3D引擎模組、視訊編碼解碼器、顯示系統、攝影機系統、後處理器，及其類似者。
可在中央處理單元1010、多媒體系統1020、記憶體系統1040及周邊電路1050執行與彼此之資料通信時使用匯流排1030。在根據本發明概念之原理之例示性實施例中，匯流排1030可具有多層結構。詳細地，作為匯流排1030之一實例，可使用多層進階高效能匯流排(advanced high-performance bus,AHB)或多層進階可延伸介面(advanced extensible interface,AXI)，但本發明概念並不限於此情形。
記憶體系統1040可提供當應用程式處理器1001在與外部記憶體(例如，DRAM 1060)連接時以高速度操作時所需要之環境。在根據本發明概念之原理之例示性實施例中，記憶體系統1040可包括用於控制外部記憶體(例如，DRAM 1060)之分離控制器(例如，DRAM控制器)。
周邊電路1050可提供當SoC系統1000平滑地存取外部裝置(例如，主板)時所需要之環境。結果，周邊電路1050可包括使連接至SoC系統1000之外部裝置能夠相容之各種介面。
DRAM 1060可充當使應用程式處理器1001操作所需要之操作記憶體。在根據本發明概念之原理之例示性 實施例中，DRAM 1060可置放於應用程式處理器1001外部，如所說明。詳細地，DRAM 1060可以堆疊式封裝(package on package,PoP)形式而與應用程式處理器1001一起被封裝，如圖19所說明。
參看圖19，此半導體封裝可包括封裝基體PS、DRAM 1060，以及應用程式處理器1001。
封裝基體PS可包括複數個封裝球PB。複數個封裝球PB可經由封裝基體PS中之信號線而與應用程式處理器1001之晶片球CB進行電連接，且經由封裝基體PS中之信號線而與接合球JB進行電連接。
同時，DRAM 1060可經由電線結合而與接合球JB進行電連接，如所說明。
應用程式處理器1001可置放於DRAM 1060下方。應用程式處理器1001之晶片球CB可經由接合球JB而與DRAM 1060進行電連接。
圖19說明DRAM 1060置放於應用程式處理器1001外部，但本發明概念並不限於此情形，且DRAM 1060可置放於(例如)應用程式處理器1001內部。
可提供根據本發明概念之原理之實施例的前述半導體裝置98b及99b作為SoC系統1000之組件中之任一者。亦即，可採用半導體裝置98b作為(例如)多媒體系統1020或周邊電路1050之一個組件，且可採用半導體裝置99b作為用於增強中央處理單元1010之處理速度之快取記憶體之一個組件，但本發明概念並不限於此情形。
接下來，參看圖20，將描述包括根據本發明概念之原理之半導體裝置的電子系統。
圖20為包括根據本發明概念之原理之半導體裝置之電子系統的方塊圖。
參看圖20，根據發明概念之原理之例示性實施例的電子系統1100可包括控制器1110、輸入/輸出(I/O)裝置1120、記憶體裝置1130、介面1140，以及匯流排1150。控制器1110、輸入/輸出裝置1120、記憶體裝置1130及/或介面1140經由匯流排1150而彼此接合。匯流排1150對應於資料移動所通過之路徑。
控制器1110可包括微處理器、數位信號處理器、微控制器中之至少一者，以及可對其執行相似功能之邏輯元件中之至少一者。輸入/輸出裝置1120可包括小鍵盤、鍵盤，以及顯示裝置。記憶體裝置1130可儲存資料及/或命令。介面1140可用以將資料傳輸至通信網路或自通信網路接收資料。介面1140可為有線或無線類型。舉例來說，介面1140可包括天線或有線/無線收發器。
儘管未說明，但作為用於改良控制器1110之操作之操作記憶體的電子系統1100可進一步包括高速DRAM及/或SRAM。在此等實施例中，作為操作記憶體，可採用根據本發明概念之原理之前述半導體裝置99b。根據本發明概念之原理之前述半導體裝置98b可提供於記憶體裝置1130中或被提供為(例如)控制器1110、輸入/輸出(I/O)裝置1120之部分。
電子系統1100可應用於個人數位助理(PDA)、攜帶型電腦、web平板電腦、無線電話、行動電話、數位音樂播放器、記憶卡，或可在無線環境下傳輸及/或接收資訊之任何電子產品。
圖21至圖23為能夠採用根據本發明概念之原理之半導體裝置的例示性半導體系統。
圖21為說明平板電腦PC 1200之圖解。圖22為說明筆記型電腦1300之圖解。圖23說明智慧型電話1400。根據本發明概念之原理之半導體裝置98b及99b可用於平板電腦PC 1200、筆記型電腦1300及智慧型電話1400中。
在根據本發明概念之原理之例示性實施例中，可藉由(例如)電腦、超行動PC(UMPC)、工作站、迷你筆記型電腦、個人數位助理(PDA)、攜帶型電腦、無線電話、行動電話、電子書、攜帶型多媒體播放器(PMP)、行動競賽機、導航裝置、黑箱、數位攝影機、三維電視、數位音訊記錄器、數位音訊播放器、數位照片記錄器、數位照片播放器、數位視訊記錄器、數位視訊播放器來實施半導體系統。
前述內容說明本發明概念且不應被認作限制本發明概念。儘管已描述根據本發明概念之原理之幾個例示性實施例，但熟習此項技術者將易於瞭解，在不實質上脫離本發明概念之新穎教示及優點的情況下，許多修改係可能的。因此，所有此等修改意欲包括於如申請專利範圍中界定的本發明概念之範疇內。
1‧‧‧佈局設計系統
10‧‧‧儲存單元
12‧‧‧第一單元設計
14‧‧‧設計資料
20‧‧‧設計模組
22‧‧‧佈局模組
24‧‧‧輪廓設定模組
26‧‧‧終端產生模組
50‧‧‧處理器
62‧‧‧第二單元設計

Claims (20)

  1. 一種佈局設計系統，其包含：一處理器；一儲存單元，其經組配以儲存具有一第一區域之一第一單元設計，其中在該第一單元設計中，一終端並未置放於該第一單元設計之一邊沿上；以及一設計模組，其經組配以藉由使用該處理器將該終端置放於該第一單元設計之一邊沿上而產生具有大於該第一區域之一第二區域之一第二單元設計。
  2. 如請求項1之佈局設計系統，其中該第一單元設計包括一晶胞層級或巨集層級設計，且該第二單元設計包括一區塊層級或晶片層級設計。
  3. 如請求項1之佈局設計系統，其中該終端包括一虛擬閘極電極及一虛擬主動鰭片中之至少一者。
  4. 如請求項3之佈局設計系統，其中該終端包括一包括該虛擬閘極電極之第一終端以及一包括該虛擬主動鰭片之第二終端，該第一終端經置放成在一第一方向上沿著該第一單元設計之該邊沿延伸，且該第二終端經置放成在與該第一方向交叉之一第二方向上沿著該第一單元設計之該邊沿延伸。
  5. 如請求項4之佈局設計系統，其中該第一終端包括該複數個虛擬閘極電極，且 該第二終端包括該複數個虛擬主動鰭片。
  6. 如請求項1之佈局設計系統，其中該設計模組包括：一佈局模組，其經組配以將該第一單元設計置放於該第二單元設計之一邊界內；一輪廓設定模組，其經組配以將一輪廓設定於經置放之該第一單元設計之該邊沿上；以及一終端產生模組，其經組配以在經設定之該輪廓內產生該終端。
  7. 如請求項6之佈局設計系統，其中該輪廓界定一暈圈區域。
  8. 如請求項1之佈局設計系統，其中該設計模組係儲存於該儲存單元中或與該儲存單元分離之另一儲存單元中。
  9. 如請求項1之佈局設計系統，其中該第一單元設計包括一反相器設計，且該第二單元設計包括一邏輯區塊設計。
  10. 如請求項1之佈局設計系統，其中該第一單元設計包括一記憶體晶胞設計，且該第二單元設計包括一記憶體晶胞陣列設計。
  11. 一種在一佈局設計系統中之佈局設計方法，其藉由使用一處理器及一儲存單元來接收複數個第一單元設計而產生相較於該複數個第一單元設計具有一較大區域之一第二單元設計，該方法包含：接收該複數個第一單元設計；置放該複數個第一單元設計；以及 藉由在該複數個第一單元設計之一邊沿上產生一第一終端而產生該第二單元設計。
  12. 如請求項11之佈局設計方法，其中該第一終端未置放於各第一單元設計之該邊沿上。
  13. 如請求項12之佈局設計方法，其中該第一終端包括一虛擬閘極電極及一虛擬主動鰭片中之至少一者。
  14. 如請求項11之佈局設計方法，其中不同於該第一終端之一第二終端係置放於各第一單元設計之該邊沿上。
  15. 如請求項14之佈局設計方法，其中該複數個第一單元設計之該置放包括在不考慮該第二終端之至少一部分的情況下置放該複數個第一單元設計。
  16. 如請求項15之佈局設計方法，其進一步包含：在置放該複數個第一單元設計之後界定一暈圈區域，其中，在該暈圈區域之該界定中，該第二終端之至少一部分被使用作為該暈圈區域。
  17. 如請求項11之佈局設計方法，其中該第一單元設計包括一反相器設計，且該第二單元設計包括一邏輯區塊設計。
  18. 如請求項11之佈局設計方法，其中該第一單元設計包括一記憶體晶胞設計，且該第二單元設計包括一記憶體晶胞陣列設計。
  19. 一種電腦可讀記錄媒體，在其中儲存有能夠執行如請求項11之佈局設計方法的軟體。
  20. 一種半導體裝置，其包含：一第一記憶體晶胞；以及一第二記憶體晶胞，其經置放成鄰近於該第一記憶體晶胞，其中該第一記憶體晶胞及該第二記憶體晶胞中之各者包括在一第一方向上延伸之一主動鰭片，以及在與該第一方向交叉之一第二方向上延伸且係形成於該主動鰭片上之一閘極電極，一虛擬主動鰭片及一虛擬閘極電極中之至少一者係形成於其中該第一記憶體晶胞不鄰近於該第二記憶體晶胞的該第一記憶體晶胞之一個側處，且該虛擬主動鰭片及該虛擬閘極電極未形成於其中該第一記憶體晶胞鄰近於該第二記憶體晶胞的該第一記憶體晶胞之另一側處。
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