CN109508514B - 半导体设计系统 - Google Patents

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Abstract

本发明公开了一种布局设计系统、一种布局设计方法和一种半导体装置。所述布局设计系统包括：处理器；存储单元，被配置为存储具有第一面积的第一单元设计，其中，在第一单元设计中，在第一单元设计的边界上未布置端子；以及设计模块，被配置为通过在第一单元设计的边界上布置端子来产生具有大于第一面积的第二面积的第二单元设计。

Description

半导体设计系统
本申请是向中国国家知识产权局提交的申请日为2014年10月29日的标题为“布局设计系统、布局设计方法及利用其制造的半导体装置”的第 201410591856.0号申请的分案申请。
技术领域
根据本发明构思的原理的示例性实施例涉及一种布局设计系统、一种布局设计方法以及一种利用其制造的半导体装置。
背景技术
许多年来，电子装置已经以更紧凑的封装的形式提供了改善了的性能和集成度，并且这种趋势持续至今。持续地需要解决集成度、性能和小型化的需求的方法和设备。
发明内容
在根据本发明构思的原理的示例性实施例中，一种布局设计系统包括：处理器；存储单元，被配置为存储具有第一面积的第一单元设计，其中，在第一单元设计中，在第一单元设计的边界上未布置端子；以及设计模块，被配置为通过使用处理器在第一单元设计的边界上布置端子来产生具有大于第一面积的第二面积的第二单元设计。
在根据本发明构思的原理的示例性实施例中，第一单元设计包括元级设计或宏级设计，第二单元设计包括块级设计或芯片级设计。
在根据本发明构思的原理的示例性实施例中，端子包括虚设栅极和虚设有源鳍中的至少一种。
在根据本发明构思的原理的示例性实施例中，端子包括具有虚设栅极的第一端子和具有虚设有源鳍的第二端子，第一端子被布置为沿着第一单元设计的边界在第一方向上延伸，第二端子被布置为沿着第一单元设计的边界在与第一方向交叉的第二方向上延伸。
在根据本发明构思的原理的示例性实施例中，第一端子包括多个虚设栅极，第二端子包括多个虚设有源鳍。
在根据本发明构思的原理的示例性实施例中，设计模块包括：布局模块，被配置为将第一单元设计布置在第二单元设计的界限内；边线设置模块，被配置为在布置的第一单元设计的边界上设置边线；端子产生模块，被配置为在设置的边线内产生端子。
在根据本发明构思的原理的示例性实施例中，边线限定环形区域。
在根据本发明构思的原理的示例性实施例中，设计模块存储在所述存储单元中，或者存储在与所述存储单元分开的另一存储单元中。
在根据本发明构思的原理的示例性实施例中，第一单元设计包括逆变器设计，第二单元设计包括逻辑块设计。
在根据本发明构思的原理的示例性实施例中，第一单元设计包括存储元设计，第二单元设计包括存储元阵列设计。
在根据本发明构思的原理的示例性实施例中，一种布局设计系统中的布局设计方法，所述布局设计系统通过使用处理器和存储单元接收多个第一单元设计来产生具有比所述多个第一单元设计的面积大的面积的第二单元设计，该布局设计方法包括下述步骤：接收所述多个第一单元设计；布置所述多个第一单元设计；通过在所述多个第一单元设计的边界上产生第一端子来产生第二单元设计。
在根据本发明构思的原理的示例性实施例中，第一端子未被布置在每个第一单元设计的边界上。
在根据本发明构思的原理的示例性实施例中，第一端子包括虚设栅极和虚设有源鳍中的至少一种。
在根据本发明构思的原理的示例性实施例中，与第一端子不同的第二端子被布置在每个第一单元设计的边界上。
在根据本发明构思的原理的示例性实施例中，布置所述多个第一单元设计的步骤包括布置所述多个第一单元设计而不用考虑第二端子部分的至少一部分。
在根据本发明构思的原理的示例性实施例中，所述布局设计方法包括在布置所述多个第一单元设计之后，限定环形区域，其中，在限定环形区域的步骤中，使用第二端子的至少一部分作为环形区域。
在根据本发明构思的原理的示例性实施例中，第一单元设计包括逆变器设计，第二单元设计包括逻辑块设计。
在根据本发明构思的原理的示例性实施例中，第一单元设计包括存储元设计，第二单元设计包括存储元阵列设计。
在根据本发明构思的原理的示例性实施例中，一种计算机可读记录介质具有能够执行存储在其中的根据发明构思的原理的布局设计方法的软件。
在根据本发明构思的原理的示例性实施例中，一种半导体装置包括第一存储元以及被布置成与第一存储元相邻的第二存储元，其中，第一存储元和第二存储元中的每个包括沿第一方向延伸的有源鳍以及沿与第一方向交叉的第二方向延伸并形成在有源鳍上的栅极，虚设有源鳍和虚设栅极中的至少一个形成在第一存储元的使第一存储元不与第二存储元相邻的一侧，虚设有源鳍和虚设栅极未形成在第一存储元的使第一存储元与第二存储元相邻的另一侧。
在根据本发明构思的原理的示例性实施例中，第一存储元和第二存储元包括静态随机存取存储器(SRAM)元。
在根据本发明构思的原理的示例性实施例中，虚设栅极包括平行于第二方向延伸的多个虚设栅极，多个虚设栅极中的任意一个的宽度与另一宽度不同。
在根据本发明构思的原理的示例性实施例中，虚设有源鳍包括平行于第一方向延伸的多个虚设有源鳍。
在根据本发明构思的原理的示例性实施例中，一种半导体装置包括应用处理器和DRAM，其中，第一存储元和第二存储元被布置在应用处理器中。
在根据本发明构思的原理的示例性实施例中，一种半导体装置包括多个第一单元设计以及通过在第一单元设计的边界上形成端子来产生的第二单元设计。
在根据本发明构思的原理的示例性实施例中，端子是虚设栅极或虚设有源鳍。
在根据本发明构思的原理的示例性实施例中，第一单元设计包括逆变器。
在根据本发明构思的原理的示例性实施例中，一种电子装置包括半导体装置，所述半导体装置包括多个第一单元设计以及通过在第一单元设计的边界上形成端子来产生的第二单元设计。
在根据本发明构思的原理的示例性实施例中，一种电子系统包括半导体装置，所述半导体装置包括多个第一单元设计以及通过在第一单元设计的边界上形成端子来产生的第二单元设计。
在根据本发明构思的原理的示例性实施例中，一种智能电话包括半导体装置，所述半导体装置包括多个第一单元设计以及通过在第一单元设计的边界上形成端子来产生的第二单元设计。
在根据本发明构思的原理的示例性实施例中，一种芯片上系统(SoC) 包括半导体装置，所述半导体装置包括多个第一单元设计以及通过在第一单元设计的边界上形成端子来产生的第二单元设计。
附图说明
通过参照附图详细地描述本发明的实施例，本发明的上述和其它特征与优点将变得更加清楚，在附图中：
图1是根据本发明的一些实施例的布局设计系统的框图；
图2是示出根据本发明的一些实施例的布局设计方法的流程图；
图3至图9是用于描述图2中示出的布局设计方法的图；
图10至图16是用于描述图2中示出的布局设计方法的效果的图；
图17A是示出根据本发明的一些实施例的布局设计方法的流程图；
图17B是通过根据本发明的一些实施例的布局设计方法来布置第一单元设计的示例性图；
图18A是包括根据本发明构思的原理的半导体装置的SoC系统的框图；
图18B是示出图18A的中央处理单元的示意性配置的框图；
图19是示出图18A的半导体装置被封装的状态的图；
图20是包括根据本发明构思的原理的半导体装置的电子系统的框图；
图21至图23是能够采用根据本发明的一些实施例的半导体装置的示例性半导体系统。
具体实施方式
将在下文中参照附图更充分地描述各种示例性实施例，在附图中示出了示例性实施例。然而，示例性实施例可以以许多不同的形式实施，而不应被解释为局限于在这里阐述的示例性实施例。相反，提供这些示例性实施例，使得本公开将是彻底的，并将把示例性实施例的范围传达给本领域技术人员。在附图中，为了清楚起见，可以夸大层和区域的尺寸和相对尺寸。
将理解的是，当元件或层被称作“在”另一元件或层“上”或者“连接到”或“结合到”另一元件或层时，该元件或层可以直接在所述另一元件或层上或者直接连接到或直接结合到所述另一元件或层，或者可以存在中间元件或中间层。相反，当元件被称作“直接在”另一元件或层“上”或者“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。同样的标号始终表示同样的元件。如在这里使用的，术语“和/或”包括一个或更多个相关所列项的任意组合和全部组合。除非另外指出，否则以包含性的意义来使用术语“或”。
将理解的是，虽然在这里可以使用例如第一、第二、第三术语来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/ 或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。按照这种方式，在不脱离示例性实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被命名为第二元件、组件、区域、层或部分。
为了方便描述，在这里可使用空间相对术语，如“在…之下”、“在…下方”、“下面的”、“在…上方”、“上面的”等，来描述在图中所示的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“之下”的元件随后将被定位为“在”所述其它元件或特征“上方”。按这种方式，示例性术语“在…下方”可包括“在…上方”和“在…下方”两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，并对在这里使用的空间相对描述符做出相应的解释。
这里使用的术语仅出于描述特定示例性实施例的目的，而不意图成为示例性实施例的限制。如这里所使用的，除非上下文另外明确指出，否则单数形式“一个(种)”和“该(所述)”也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
在此参照作为理想的示例性实施例(和中间结构)的示意图的图示来描述示例性实施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状的变化。按这种方式，示例性实施例不应该被解释为局限于在此示出的区域的特定形状，而将包括例如由制造导致的形状上的偏差。例如，示出为矩形的注入区域在其边缘将通常具有圆形或弯曲的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样，通过注入形成的埋区会导致在埋区和通过其发生注入的表面之间的区域中的一些注入。按这种方式，在图中示出的区域本质上是示意性的，它们的形状并不意图示出装置的区域的实际形状，也不意图限制示例性实施例的范围。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语) 具有与示例性实施例所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确这样定义，否则术语(例如在通用的字典中定义的那些术语)应该被解释为具有与相关领域的环境中它们的意思一致的意思，而不将以理想的或者过于形式的含义来解释它们的意思。如在这里使用的，术语“单元”或“模块”可以表示例如执行特定任务的软件或硬件组件，例如场可编程栅阵列(FPGA)或者专用集成电路(ASIC)。有利地，单元或模块可以被配置为存在于可寻址存储介质中，并且可以被配置为在一个或更多个处理器上执行。以示例的方式，单元或模块可以包括组件(例如软件组件、面向对象的软件组件、类组件以及任务组件)、进程、功能、属性、程序、子程序、程序代码片段、驱动器、固件、微代码、电路、数据、数据库、数据结构、表、阵列以及变量。在根据本发明构思的原理的示例性实施例中，在组件与单元或模块中提供的功能可以组合为更少的组件与单元或模块，或者可以被进一步分为额外的组件与单元或模块。
图1是根据本发明构思的原理的布局设计系统的示例性实施例的框图。布局设计系统1包括存储单元10、设计模块20和处理器50。
第一单元设计12和设计数据14可以存储在存储单元10中。在根据本发明构思的原理的示例性实施例中，术语“第一单元”可以表示被设计为具有第一面积的单位元件。在根据本发明构思的原理的示例性实施例中，第一单元可以是元(cell)或宏。
第一单元设计12可以是布置有构成第一单元的各种集成电路组件(例如，有源鳍或栅极)的设计。因此，例如，如将在下面更详细地描述的，第一单元设计12可以是元级设计或宏级设计。
设计数据14可以是设计模块20通过使用第一单元设计12来产生第二单元设计62所需的数据，第二单元设计62是比第一单元设计12更高等级的设计。设计数据14可以以例如库的形式存储在存储单元10中。
在根据本发明构思的原理的示例性实施例中，存储单元10可以由例如非易失性存储装置配置而成。非易失性存储装置的示例可以包括NAND闪存、 NOR闪存、MRAM、PRAM、RRAM等，然而，本发明构思不限于此。在根据本发明构思的原理的其它示例性实施例中，存储单元10可以利用硬盘驱动器、磁存储装置等来实现。
当在布局设计系统1中需要特定的计算时，处理器50可以用于执行特定的计算。虽然未在附图中详细地示出，但是处理器50可以具有包括L1、L2 等的高速缓冲存储器，以改善计算性能。
在图1中，处理器50被示出为一个块，但是根据本发明构思的原理的示例性实施例不限于此。例如，在根据本发明构思的原理的一些示例性实施例中，处理器50可以以多核或多簇的形式来实现。当处理器50以多核或多簇的形式来实现时，可以改善布局设计系统1的计算效率。
设计模块20可以利用处理器50通过第一单元设计12来产生第二单元设计62。在根据本发明构思的原理的示例性实施例中，术语“第二单元”可以表示被设计为具有大于前述第一面积的第二面积的单位元件。在根据本发明构思的原理的示例性实施例中，第二单元可以是例如功能块或集成电路芯片。
在根据本发明构思的原理的示例性实施例中，可以通过使用设计数据14 和第一单元设计12来形成第二单元设计62。即，在根据本发明构思的原理的示例性实施例中，根据设计数据14，可以包括至少一个第一单元设计12，结果，可以产生第二单元设计62。
第二单元设计62可以是例如功能块级设计或集成电路芯片级设计。在根据本发明构思的原理的第一单元设计12是用于元的设计的示例性实施例中，第二单元设计62可以是用于通过聚集至少一个元而形成的宏或块的设计。在根据本发明构思的原理的第一单元设计12是用于宏的设计的示例性实施例中，第二单元设计62可以是用于通过聚集至少一个宏而形成的块或芯片的设计。
虽然设计模块20被示出为与存储单元10分开，但是根据本发明构思的原理的示例性实施例不限于此。例如，与第一单元设计12一样，设计模块 20可以以代码形式被存储在存储单元10中。在根据本发明构思的原理的示例性实施例中，设计模块20可以以代码形式单独地存储在与存储单元10分开的另一存储单元(未示出)中。
设计模块20可以包括布局模块22、边线(outline)设置模块24和端子产生模块26。虽然各个模块彼此分开为分开的块并在图1中被示出，但是根据本发明构思的原理的示例性实施例不限于此。任意一个模块与另一模块可以彼此集成以被实现。即，在根据本发明构思的原理的一些示例性实施例中，设计模块20可以通过将布局模块22、边线设置模块24和端子产生模块26 集成为一个模块来实现，并且这些模块中的任意两个模块可以集成以实现为一个模块。
在根据本发明构思的原理的一些示例性实施例中，可以以软件形式实现设计模块20，但是本发明构思不限于此。
布局模块22可以是将第一单元设计12布置在第二单元设计62的界限内的模块。即，在根据本发明构思的原理的示例性实施例中，布局模块22可以是确定第一单元设计12在第二单元设计62中的布局图案的模块。将在下面提供对根据本发明构思的原理的这种过程的更详细的描述。
边线设置模块24可以是对布置在第二单元设计62的界限内的第一单元设计12的边界设置边线的模块。在根据本发明构思的原理的示例性实施例中，边线可以被定义为环形区域，即，围绕第一单元设计12的等宽区域，但是根据本发明构思的原理的示例性实施例不限于此。还将在下面提供对其更详细的描述。
端子产生模块26可以是在由边线设置模块24设置的边线内产生端子的模块。在根据本发明构思的原理的示例性实施例中，“端子”可以是指用于可靠地对包括在第一单元设计12中的各种组件(例如，有源鳍和栅极)进行端子连接的其它组件(例如，虚设有源鳍和虚设栅极)。在下文中，作为端子的示例，将描述虚设栅极和虚设有源鳍，但是根据本发明构思的原理的示例性实施例不限于此。还将在下面提供对其更详细的描述。
在下文中，参照图2至图9，将更详细地描述根据本发明构思的原理的布局设计系统1的操作的示例性实施例。
图2是示出根据本发明构思的原理的布局设计方法的流程图。图3至图 9是用于描述图2中示出的布局设计方法的图。
首先，参照图2，设计第一单元(S100)。在根据本发明构思的原理的示例性实施例中，当如上所述地设计第一单元时，第一单元被设计为使得端子未被布置在第一单元的边界上，即，在第一单元的边界上没有端子。在下文中，参照图3至图6，将描述对其更详细的描述。
图3是根据本发明构思的原理的用于第一单元的示意性布局图的示例性实施例。图4是放大图3的区域A的布局图，图5是放大图3的区域B的布局图。图6是图4和图5中示出的有源鳍和栅极的透视图。
参照图3至图6，如所示出的，第一端子区域12b和第二端子区域12c 未被布置在根据实施例设计的第一单元设计12中，而在其边界上。
在根据本发明构思的原理的示例性设计方法中，当形成第一单元设计12 时，仅布置了操作第一单元12a所需的组件(例如，有源鳍AF和有源栅极 AGE)。在这样的示例中，有源鳍AF可以以沿第一方向X延伸的形状布置，有源栅极AGE可以以沿与第一方向X交叉的第二方向Y延伸的形状布置在有源鳍AF上。
在根据本发明构思的原理的示例性实施例中，如所示出的，包括沿第一方向X延伸的虚设有源鳍DAF的第一端子区域12b未被布置在操作第一单元12a所需的组件(例如，有源鳍AF和有源栅极AGE)的上部和下部，如所示出的，包括沿第二方向Y延伸的虚设栅极DGE的第二端子区域12c未被布置在操作第一单元12a所需的组件(例如，有源鳍AF和有源栅极AGE) 的左侧和右侧。
即，在根据本发明构思的原理的布局方法中，在形成第一单元设计12 的过程中，不考虑包括虚设有源鳍DAF的第一端子区域12b和包括虚设栅极 DGE的第二端子区域12c。结果，存储在图1中示出的布局设计系统1的存储单元10中的第一单元设计12不包括第一端子区域12b和第二端子区域12c。
然后，参照图2，将第一单元布置在第二单元中(S110)。参照图1和图 7，布局模块22将第一单元设计12-1和12-2布置在第二单元设计的界限62a 内。虽然图7示出了两个第一单元设计12-1和12-2被布置在第二单元设计的界限62a内，但是本发明构思不限于此。根据设计需要，可以与之不同地修改包括在第二单元设计62中的第一单元设计12-1和12-2的数量。
返回参照图2，设置边线(S120)。参照图1和图8，边线设置模块24 可以沿布置在第二单元设计的界限62a内的第一单元设计12-1和12-2的边界设置边线62b。可以如所示的以闭合图形方式来布置边线62b，以覆盖第一单元设计12-1和12-2，或者例如，可以以开口图形方式来布置边线62b，以覆盖第一单元设计12-1和12-2的一部分。
边线62b可以包括图4的第一端子区域12b和图5的第二端子区域12c，第一端子区域12b包括图4的虚设有源鳍DAF，第二端子区域12c包括图5 的虚设栅极DGE。边线62b可以在第二单元设计62中被限定为环形区域。
返回参照图2，产生端子(S130)。参照图1和图9，端子产生模块26 可以在设置的边线62b内产生端子(例如，虚设有源鳍DAF和虚设栅极DGE)。例如，如所示的，端子产生模块26可以在第一单元设计12-1和12-2的上部和下部中产生虚设有源鳍DAF，并在第一单元设计12-1和12-2的左侧和右侧产生虚设栅极DGE。
在根据本发明构思的原理的示例性实施例中，端子产生模块26在边线 62b中产生的虚设有源鳍DAF和虚设栅极DGE可以是多个。例如，如图4 中所示的，在第一单元设计12-1和12-2的上部和下部中产生的虚设有源鳍 DAF可以是多个。如在图5中所示的，在第一单元设计12-1和12-2的左侧和右侧产生的虚设栅极DGE可以是多个。在这样的示例性实施例中，多个虚设栅极DGE中的任意一个的宽度W1可以与另一个的宽度W2不同。也就是说，可以在第一单元设计12-1和12-2的左侧和右侧形成具有不同宽度的多个虚设栅极DGE。然而，本发明构思不限于此。
在该示例性实施例中，通过这样的过程来设计第二单元，以减小由第二单元设计62所占据的空间，从而获得使用小型化的第二单元设计62制造的半导体装置。
在下文中，参照图10至图16，将给出对根据本发明构思的原理的方法的更详细的描述。
图10至图16是用于描述根据本发明构思的原理的布局设计方法(例如图2中示出的方法)的图。
图10是未使用根据本发明构思的方法制造的半导体装置的概念性框图，图11是使用根据本发明构思的方法产生的设计制造的半导体装置的概念性框图。
参照图10，在未根据本发明构思制造的半导体装置98a中，各个单元设计72和73包括端子72b和73b。如将在下面更详细地描述的，由于包括了端子72b和73b，所以单元设计71的最终尺寸不能被修改。
在根据本发明构思的原理的示例性实施例中，第一单元设计73是例如宏 (例如，逆变器)设计，第二单元设计72是例如块(例如，逻辑块)设计，第三单元设计71是例如芯片(例如，芯片上系统(SoC))设计。然而，本发明构思不限于此。
在图10的示例中，假设示出了根据本发明构思的原理来制造的半导体装置的对比例，在产生宏(例如，逆变器)设计73时，包括在宏中的组件73a 的端子73b被布置在宏设计73的边界处。包括端子73b的宏设计73被布置在块(例如，逻辑块)设计72中，包括在块中的组件72a的端子72b被布置在块设计72的边界处。最后，包括端子72b的块设计72被布置在芯片(例如，芯片上系统(SoC))设计71中。在本示例中，与根据本发明构思的原理制造的半导体装置98b相反，由于已经布置了端子73b，所以单元设计71 的面积不能被修改。
相反，在根据本发明构思的原理制造的半导体装置98b中，单元设计72 和73不包括端子72b和73b，结果，可以减小单元设计71的最终尺寸。将在下面给出对它的更详细的描述。
参照图11，在根据本发明构思来设计半导体装置98b的示例性实施例中，在产生宏(例如，逆变器)设计73时，包括在宏中的组件73a的端子73b未被布置在宏设计73的边界处。不包括端子73b的宏设计73被布置在块(例如，逻辑块)设计72中，并且包括在宏中的组件73a的端子73b被一起布置在宏设计73的边界处。端子73b可以包括例如如上所述的虚设有源鳍DAF 和虚设栅极DGE中的至少一个。通过这样的过程产生的块设计72具有较小的面积，或者简单地说，比上面的图10中示出的块设计72的面积小的面积。
当产生了块(例如，逻辑块)设计72时，包括在块中(即，与块相关) 的组件72a的端子72b未被布置在其边界处。不包括端子72b的块设计72被布置在芯片(例如，芯片上系统(SoC))设计71中，包括在芯片中的组件 71a与包括在块中的组件72a的端子72b被一起布置在块设计72的边界处。因此，如此产生的芯片设计71也具有比上面的图10中示出的芯片设计71的面积小的面积。
因此，当图10中示出的半导体装置98a具有沿竖直方向的第一长度L1 和沿水平方向的第二长度L2时，图11中示出的半导体装置98b具有沿竖直方向的比第一长度L1小的第三长度L3和沿水平方向的比第二长度L2小的第四长度L4。即，可以使利用根据本发明构思的原理的设计方法来制造的半导体装置小型化。
图12是未利用根据本发明构思的方法制造的半导体装置(例如，存储装置)的概念性框图，图13是利用根据本发明构思的原理的设计方法制造的半导体装置(例如，存储装置)的概念性框图。图14示出了图12和图13中示出的每个存储元区域的电路图的一个示例。图15示出了图12和图13中示出的每个存储元区域的布局图的一个示例。
在下文中，作为半导体装置(例如，存储装置)的示例，将描述静态随机存取存储器(SRAM)，但是本发明构思不限于此。
参照图12，在未根据本发明构思制造的半导体装置99a中，每个存储单元MC包括存储元区域81a和端子区域81b。
SRAM元的组件可以布置在每个存储元区域81a中。例如，参照图14，存储元区域81a可以包括在电源节点Vcc和接地节点Vss之间并联连接的一对逆变器INV1和INV2以及连接到各个逆变器INV1和INV2的输出节点的第一通过晶体管PS1和第二通过晶体管PS2。第一通过晶体管PS1和第二通过晶体管PS2可以分别与位线BL和互补位线BLb连接。第一通过晶体管PS1 和第二通过晶体管PS2的栅极可以与字线WL连接。
第一逆变器INV1包括串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，第二逆变器INV2包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以是PFET，第一下拉晶体管PD1和第二下拉晶体管PD2可以是NFET。
在第一逆变器INV1和第二逆变器INV2中，第一逆变器INV1的输入节点与第二逆变器INV2的输出节点连接，第二逆变器INV2的输入节点与第一逆变器INV1的输出节点连接，以构成一个锁存电路。
参照图15，彼此分开的第一有源鳍210、第二有源鳍220、第三有源鳍 230和第四有源鳍240可以被形成为沿一个方向(例如，图15的竖直方向) 纵向延伸。第二有源鳍220和第三有源鳍230的延伸长度可以小于第一有源鳍210和第四有源鳍240的延伸长度。
第一栅极251、第二栅极252、第三栅极253和第四栅极254可以被形成为沿另一方向(例如，图15的水平方向)横向延伸并与第一有源鳍210、第二有源鳍220、第三有源鳍230和第四有源鳍240交叉。在根据本发明构思的原理的示例性实施例中，第一栅极251可以与第一有源鳍210和第二有源鳍220完全交叉并且可以与第三有源鳍230的终止端部分地叠置。第三栅极 253可以与第四有源鳍240和第三有源鳍230完全交叉并且可以与第二有源鳍220的终止端部分地叠置。第二栅极252和第四栅极254可以形成为分别与第一有源鳍210和第四有源鳍240交叉。
第一上拉晶体管PU1可以被限定在第一栅极251与第二有源鳍220彼此交叉的区域附近，第一下拉晶体管PD1可以被限定在第一栅极251与第一有源鳍210彼此交叉的区域附近，第一通过晶体管PS1可以被限定在第二栅极 252与第一有源鳍210彼此交叉的区域附近。第二上拉晶体管PU2可以被限定在第三栅极253与第三有源鳍230彼此交叉的区域附近，第二下拉晶体管 PD2可以被限定在第三栅极253与第四有源鳍240彼此交叉的区域附近，第二通过晶体管PS2可以被限定在第四栅极254与第四有源鳍240彼此交叉的区域附近。
虽然没有详细地示出，但是可以在第一栅极251至第四栅极254与第一有源鳍210、第二有源鳍220、第三有源鳍230和第四有源鳍240彼此交叉的区域的两侧形成源极/漏极，并且可以形成多个接触件250。
第一共用接触件261可以与第二有源鳍220、第三栅极253和引线271 同时连接。第二共用接触件262可以与第三有源鳍230、第一栅极251和引线272同时连接。
返回参照图12，在未应用根据本发明构思的原理的方法的该对比示例中，虚设有源鳍和虚设栅极可以形成在每个端子区域81b中。虚设栅极可以形成在位于与图15的栅极251至254平行的区域(例如，存储元区域81a的上部和下部)中的端子区域81b中，虚设有源鳍可以形成在位于与图15的有源鳍 210至240平行的区域(例如，存储元区域81a的左侧和右侧)中的端子区域 81b中。
在本发明的一些实施例中，每个虚设栅极和每个有源鳍可以如图4和图 5中所示地布置多个。参照图13，利用根据本发明构思的原理实施的设计来制造的半导体装置99b不具有如所示的在每个存储元MC中布置端子区域81b 的形式。即，在利用根据本发明构思的原理产生的设计来制造半导体装置99b 的情况下，在设计存储元阵列时，首先仅布置存储元区域81a，然后，在存储元区域81a的边界上布置端子区域81b。结果，在根据本发明构思的原理的示例性实施例中，在彼此相邻的存储元MC之间不存在端子区域81b，并且存储元阵列比在图12的对比示例中所示的尺寸小。
在根据本发明构思的原理的示例性实施例中，当图12中示出的半导体装置99a具有沿竖直方向的第五长度L5和沿水平方向的第六长度L6时，图13 中示出的半导体装置99b具有沿竖直方向的小于第五长度L5的第七长度L7 和沿水平方向的小于第六长度L6的第八长度L8。即，利用根据本发明构思的原理的设计方法制造的半导体装置(例如，存储装置)可以比传统设计的半导体装置小。
在上面作为示例描述了由包括六个晶体管的6T SRAM元件构成的每个存储元区域81a，但是本发明构思不限于此。
参照图16，将描述根据本发明构思的原理的半导体装置的另一示例性实施例。图16示出了在图12和图13中示出的每个存储元区域的电路图的另一示例。根据本发明构思的原理的另一示例性实施例的每个存储元区域81a可以包括在电源节点VDD和接地节点VSS之间并联连接的第一逆变器INV1 和第二逆变器INV2、分别连接到逆变器INV1和INV2的输出节点的第一选择晶体管PS1和第二选择晶体管PS2、由第一逆变器INV1的输出来控制的驱动晶体管DT以及连接到驱动晶体管DT的输出节点的通过晶体管PT。即，在该示例性实施例中，每个存储元区域81a可以包括具有八个晶体管的8T SRAM元件。
第一选择晶体管PS1和第二选择晶体管PS2可以分别与位线BL和互补位线BLb连接。第一选择晶体管PS1和第二选择晶体管PS2的栅极可以与写字线WWL连接。
第一逆变器INV1包括串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，第二逆变器INV2包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以是PFET，第一下拉晶体管PD1和第二下拉晶体管PD2可以是NFET。
在第一逆变器INV1和第二逆变器INV2中，第一逆变器INV1的输入节点可以与第二逆变器INV2的输出节点连接，第二逆变器INV2的输入节点可以与第一逆变器INV1的输出节点连接，以构成一个锁存电路。
驱动晶体管DT和通过晶体管PT可以用于读取存储在由第一逆变器 INV1和第二逆变器INV2构成的锁存电路中的数据。驱动晶体管DT的栅极可以连接到第一逆变器INV1的输出节点，通过晶体管PT的栅极可以连接到读取字线RWL。驱动晶体管DT的输出可以连接到如所示的接地节点VSS，通过晶体管PT的输出可以连接到如所示的读取位线RBL。
通过这样的电路构造，在根据本发明构思的原理的示例性半导体装置中，能够通过两个端口(例如，双端口)访问存储在SRAM元件中的数据。首先，能够通过选择写字线WWL、位线BL和互补位线BLb来对由第一逆变器INV1 和第二逆变器INV2构成的锁存电路进行写入数据或读取存储在锁存电路中的数据。即，这种路径可以被用作第一端口。还能够通过选择读取字线RWL 和读取位线RBL来读取存储在由第一逆变器INV1和第二逆变器INV2构成的锁存电路中的数据。即，这种路径可以被用作第二端口。
由于在SRAM元件中基于第二端口的读取数据的操作可以与第一端口的操作独立地执行，所以存储在锁存电路中的数据不受影响。换言之，读取存储在锁存电路中的数据的操作可以与在锁存电路中写入数据的操作独立地执行。
参照图1、图17A和图17B，将描述根据按照本发明构思的原理的示例性实施例的布局设计系统1的另一操作。在这里将不再重复可能与前面的描述重复的详细描述，在下面的描述中将主要针对它们之间的区别。
图17A是示出根据按照本发明构思的原理的示例性实施例的布局设计方法的流程图。图17B是通过根据按照本发明构思的原理的示例性实施例的布局设计方法来布置第一单元设计的示例性图。
参照图1和图17A，设计第一单元(S200)。在该示例性实施例中，当设计第一单元时，第一单元被设计为使得端子被布置在第一单元的边界上。即，在示例性实施例中，图3的端子区域12b和12c被布置在第一单元设计12的边界上。
参照图3至图5，在根据该示例性实施例的设计方法中，在形成第一单元设计12时，可以布置操作第一单元12a所需的组件(例如，有源鳍AF和有源栅极AGE)，可以将包括沿第一方向X延伸的虚设有源鳍DAF的第一端子区域12b布置在操作第一单元12a所需的组件(例如，有源鳍AF和有源栅极AGE)的上部和下部中，并且可以将包括沿第二方向Y延伸的虚设栅极 DGE的第二端子区域12c布置在操作第一单元12a所需的组件(例如，有源鳍AF和有源栅极AGE)的左侧和右侧。
即，在根据该示例性实施例的布局方法中，可以在形成第一单元设计12 时考虑包括虚设有源鳍DAF的第一端子区域12b和包括虚设栅极DGE的第二端子区域12c。结果，存储在图1中示出的布局设计系统1的存储单元10 中的第一单元设计12可以包括第一端子区域12b和第二端子区域12c。
然后，参照图1和图17A，将第一单元布置在第二单元中(S210)。在根据本发明构思的原理的示例性布局设计方法中，可以布置第一单元设计12，而无需考虑第一单元设计12中包括的图3的第一端子区域12b和图3的第二端子区域12c。也就是说，假设图3的第一单元设计12仅包括操作第一单元 12a所需的组件(例如，有源鳍AF和有源栅极AGE)，可以布置第一单元设计12。
结果，在根据本发明构思的原理的一些示例性实施例中，当布置第一单元设计12时，第一单元设计12可以被布置为使得第一端子区域12b和第二端子区域12c中的至少一个与操作第一单元12a所需的组件(例如，有源鳍 AF和有源栅极AGE)叠置，如图17B中所示。例如，图17B示出了第二端子区域12c被布置成与操作第一单元12a所需的组件(例如，有源鳍AF和有源栅极AGE)叠置，然而，本发明构思不限于此。
然后，参照图17A，设置边线(S220)。在根据本发明构思的原理的示例性实施例中，利用不与操作第一单元12a所需的组件叠置的端子区域在第二单元设计62中设置边线(即，环形区域)。即，第一端子区域12b/第二端子区域12c的不与操作第一单元12a所需的组件(例如，有源鳍AF或有源栅极 AGE)叠置的部分可以被用于在第二单元设计62中限定环形(或边线)区域。
然后，参照图17A，在边线上产生端子(S230)。已经在上面给出了对根据本发明构思的原理的在边线区域上产生端子的详细描述，为了描述的清楚和简要，在这里将不再重复。
当利用这种方法设计第二单元时，如上所述，根据本发明构思的原理，可以减小第二单元设计62的尺寸。结果，根据本发明构思的原理的利用第二单元设计62制造的半导体装置也可以被小型化。
如上所述的根据本发明构思的原理的布局设计方法可以通过在计算机可读记录介质中的计算机可读代码来实施。计算机可读记录介质包括存储有可被计算机系统读取的数据的全部类型的记录装置。计算机可读记录介质的示例包括ROM、RAM、CD-ROM、磁带、软盘、光学数据存储装置，计算机可读记录介质也可以以载波(例如，通过因特网传输)的形式实现。计算机可读记录介质分布在通过网络连接的计算机系统中，并且计算机可读代码存储在其中并且以分布的方式执行。
然后，参照图18A至图19，将描述根据本发明构思的原理的包括半导体装置的SoC系统。
图18A是根据本发明构思的原理的包括半导体装置的SoC系统的框图。图18B是示出图18A的中央处理单元的示意性配置的框图。图19是示出图18A的半导体装置被封装的状态的图。
首先，参照图18A，SoC系统1000包括应用处理器1001和DRAM 1060。
应用处理器1001可以包括中央处理单元1010、多媒体系统1020、总线 1030、存储系统1040和外围电路1050。
中央处理单元1010可以执行驱动SoC系统1000所需的计算。在根据本发明构思的原理的示例性实施例中，中央处理单元1010可以由包括多个核的多核环境配置而成。
如图18B中所示，在根据本发明构思的原理的示例性实施例中，中央处理单元1010可以被配置成包括第一簇1012和第二簇1016。
第一簇1012可以被布置在中央处理单元1010中，第一簇1012可以包括 n个(这里，n是自然数)第一核1014。在图18B中，为了易于描述，作为示例，第一簇1012包括四个(即，n＝4)第一核(1014a至1014d)，但是本发明构思不限于此。
第二簇1016可以被布置在中央处理单元1010中，第二簇1016可以包括 n个第二核1018。如所示的，第二簇1016可以与第一簇1012分开地布置。为了易于描述，作为示例，第二簇1016包括四个(即，n＝4)第二核(1018a 至1018d)，但是本发明构思不限于此。
图18B示出了包括在第一簇1012中的第一核1014的数量与包括在第二簇1016中的第二核1018的数量相同，但本发明构思不限于此。在根据本发明构思的原理的示例性实施例中，与所示的不同，包括在第一簇1012中的第一核1014的数量与包括在第二簇1016中的第二核1018的数量可以彼此不同。
图18B示出了在中央处理单元1010中仅布置了第一簇1012和第二簇 1016，但是本发明构思同样不限于此。例如，与第一簇1012和第二簇1016 分开并且包括第三核(未示出)的第三簇(未示出)可以额外地布置在中央处理单元1010中。
在示例性实施例中，包括在第一簇1012中的第一核1014的每单位时间计算量和包括在第二簇1016中的第二核1018的每单位时间计算量可以彼此不同。
在根据本发明构思的原理的示例性实施例中，第一簇1012可以是例如小簇，第二簇1016可以是例如大簇。在这种情况下，包括在第一簇1012中的第一核1014的每单位时间计算量可以小于包括在第二簇1016中的第二核 1018的每单位时间计算量。
因此，包括在第一簇1012中的全部第一核1014被使能以执行计算时的每单位时间计算量可以小于包括在第二簇1016中的全部第二核1014被使能以执行计算时的每单位时间计算量。
在示例性实施例中，包括在第一簇1012中的第1-1核1014a至第1-4核 1014d中的核的每单位时间计算量可以彼此相同，包括在第二簇1016中的第 2-1核1018a至第2-4核1018d中的核的每单位时间计算量也可以彼此相同。即，例如，假设第1-1核1014a至第1-4核1014d中的每个核的每单位时间计算量为10，那么第2-1核1018a至第2-4核1018d中的每个核的每单位时间计算量可以是40。
例如，功率管理单元1019可以使第一簇1012和第二簇1016使能或非使能。具体地，当需要第一簇1012计算时，功率管理单元1019可以使第一簇 1012使能并且使第二簇1016非使能。相反，当需要第二簇1016计算时，功率管理单元1019可以使第二簇1016使能并且使第一簇1012非使能。功率管理单元1019可以使第一簇1012使能并且使第二簇1016非使能，然而当将被执行的计算量可以通过包括在第一簇1012中的第1-1核1014a完全处理时，使第1-1核1014a使能并且使即使在第一簇1012内的第1-2核1014b至第1-4 核1014d非使能。换言之，根据实施例的功率管理单元1019可以确定是否同时使第一簇1012和第二簇1016使能，并且确定是否使包括在第一簇1012中的第1-1核1014a至第1-4核1014d中的每个使能并确定是否使包括在第二簇1016中的第2-1核1018a至第2-4核1018d中的每个使能。
在根据本发明构思的原理的示例性实施例中，功率管理单元1019使第一簇1012和第二簇1016和/或包括在其中的多个核1014a至1014d和1018a至 1018d使能可以是指功率管理单元1019向第一簇1012和第二簇1016和/或包括在其中的多个核1014a至1014d和1018a至1018d供电以操作簇和核。功率管理单元1019使第一簇1012和第二簇1016和/或包括在其中的多个核 1014a至1014d和1018a至1018d非使能可以是指功率管理单元中止向第一簇 1012和第二簇1016和/或多个核1014a至1014d和1018a至1018d供电以停止簇和核的操作。
功率管理单元1019根据SoC系统1000的操作环境来仅使特定的簇1012 和1016和/或包括在其中的多个核1014a至1014d和1018a至1018d使能，以管理整个SoC系统1000的功耗。
返回参照图18A，多媒体系统1020可以用于在SoC系统1000中执行各种多媒体功能。多媒体系统1020可以包括3D引擎模块、视频编解码器、显示系统、相机系统、后处理器等。
总线1030可以在中央处理单元1010、多媒体系统1020、存储系统1040 和外围电路1050执行彼此数据通信时使用。在根据本发明构思的原理的示例性实施例中，总线1030可以具有多层结构。具体地，作为总线1030的示例，可以使用多层高级高性能总线(AHB)或多层高级可扩展接口(AXI)，但是本发明构思不限于此。
存储系统1040可以提供在应用处理器1001以高速操作时所需的环境，同时与外部存储器(例如，DRAM 1060)连接。在根据本发明构思的原理的示例性实施例中，存储系统1040可以包括单独的控制器(例如，DRAM控制器)，以控制外部存储器(例如，DRAM 1060)。
外围电路1050可以提供在SoC系统1000顺利地访问外部装置(例如，主板)时所需的环境。结果，外围电路1050可以包括能够使连接到SoC系统1000的外部装置可兼容的各种接口。
DRAM 1060可以用作使应用处理器1001操作所需的操作存储器。在根据本发明构思的原理的示例性实施例中，如所示的，DRAM 1060可以布置在应用处理器1001外部。具体地，DRAM 1060可以以如图19中示出的封装件上封装件(PoP)的形式与应用处理器1001封装。
参照图19，这种半导体封装件可以包括封装基底PS、DRAM 1060和应用处理器1001。
封装基底PS可以包括多个封装焊球PB。多个封装焊球PB可以通过封装基底PS中的信号线与应用处理器1001的芯片焊球CB电连接，并且通过封装基底PS中的信号线与结合焊球JB电连接。
同时，如所示的，DRAM 1060可以通过引线键合与结合焊球JB电连接。
应用处理器1001可以布置在DRAM 1060下方。应用处理器1001的芯片焊球CB可以通过结合焊球JB与DRAM 1060电连接。
图19示出了DRAM 1060位于应用处理器1001外部，但是本发明构思不限于此，例如，DRAM 1060可以被布置在应用处理器1001内部。
根据本发明构思的原理的实施例的前述半导体装置98b和99b可以被设置为SoC系统1000的任意一个组件。即，例如，可以采用半导体装置98b 作为多媒体系统1020或外围电路1050的一个组件，可以采用半导体装置99b 作为用于提高中央处理单元1010的处理速度的高速缓冲存储器的一个组件，但是本发明构思不限于此。
然后，参照图20，将描述包括根据本发明构思的原理的半导体装置的电子系统。
图20是包括根据本发明构思的原理的半导体装置的电子系统的框图。
参照图20，根据按照本发明构思的原理的示例性实施例的电子系统1100 可以包括控制器1110、输入/输出(I/O)装置1120、存储装置1130、接口1140 和总线1150。控制器1110、输入/输出装置1120、存储装置1130和/或接口 1140通过总线1150彼此接合。总线1150对应于数据移动所通过的通路。
控制器1110可以包括微处理器、数字信号处理器、微控制器和可执行与之相似的功能的至少一种逻辑元件中的至少一种。输入/输出装置1120可以包括键板、键盘和显示装置。存储装置1130可以存储数据和/或指令。接口 1140可以用于将数据发送至通信网络或者从通信网络接收数据。接口1140 可以是有线或无线类型的。例如，接口1140可以包括天线或有线/无线收发器。
虽然未示出，但是作为用于改善控制器1110的操作的操作存储器的电子系统1100还可以包括高速DRAM和/或SRAM。在这样的实施例中，作为操作存储器，可以采用本发明构思的原理的上述半导体装置99b。例如，根据本发明构思的原理的上述半导体装置98b可以被设置在存储装置1130中，或者可以被设置为控制器1110、输入/输出(I/O)装置1120的一部分。
电子系统1100可以被应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或者可以在无线环境下发送和/或接收信息的任何电子产品。
图21至图23是能够采用根据本发明构思的原理的半导体装置的示例性半导体系统。
图21是示出平板PC 1200的图。图22是示出笔记本电脑1300的图。图 23示出了智能电话1400。根据本发明构思的原理的半导体装置98b和99b中的至少一个可以用在平板PC1200、笔记本电脑1300和智能电话1400中。
在根据本发明构思的原理的示例性实施例中，半导体系统可以通过例如计算机、超级移动PC(UMPC)、工作站、网络本、个人数字助理(PDA)、便携式计算机、无线电话、移动电话、电子书、便携式多媒体播放器(PMP)、移动游戏机、导航装置、黑盒子、数码相机、3维电视、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字录像机、数字视频播放器来实施。
前述是对本发明构思的说明，而不被解释为限制本发明构思。虽然已经描述了根据本发明构思的原理的一些示例性实施例，但是本领域技术人员将容易理解的是，在实质上不脱离本发明构思的新颖教导和优点的情况下，能够进行许多改变。因此，意图将全部的这些改变包括在如权利要求所限定的本发明构思的范围内。

Claims (10)

1.一种半导体设计系统，所述半导体设计系统包括：
处理器和存储器；
布局模块，供应端子自由单元设计，每个端子自由单元设计具有多条边，其中，布局模块被配置为将多个端子自由单元设计组合在布局中；
边线设置模块，在布局中的每个端子自由单元设计的边界上设置边线；以及
端子产生模块，在端子自由单元设计的相应边界内针对端子自由单元设计设立端子，其中，端子不被包括在端子自由单元设计的所有边上，并且与端子自由单元设计的端子自由的边相关联的边界区域用于放置相邻的端子自由单元设计。
2.根据权利要求1所述的半导体设计系统，其中，端子自由单元设计是单元级设计。
3.根据权利要求1所述的半导体设计系统，其中，端子自由单元设计是宏级设计。
4.根据权利要求1所述的半导体设计系统，其中，端子包括虚设栅极和虚设有源鳍中的至少一种。
5.根据权利要求4所述的半导体设计系统，其中，端子包括具有虚设栅极的第一端子和具有虚设有源鳍的第二端子，
第一端子被布置为沿着端子自由单元设计的边界在第一方向上延伸，
第二端子被布置为沿着端子自由单元设计的组合的边界在与第一方向交叉的第二方向上延伸。
6.根据权利要求5所述的半导体设计系统，其中，第一端子包括多个虚设栅极，并且
第二端子包括多个虚设有源鳍。
7.根据权利要求1所述的半导体设计系统，其中：
布局模块被配置为布置端子自由单元设计；
边线设置模块被配置为在布置的端子自由单元设计周围设置边线；以及
端子产生模块被配置为在边线内产生端子。
8.根据权利要求1所述的半导体设计系统，其中，端子自由单元设计存储在所述存储器中或者存储在另一单独的存储器中。
9.根据权利要求1所述的半导体设计系统，其中，端子自由单元设计包括逆变器设计，并且
组合的端子自由单元设计包括逻辑块设计。
10.根据权利要求1所述的半导体设计系统，其中，端子自由单元设计包括存储元设计，并且
组合的端子自由单元设计包括存储元阵列设计。
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