KR102506430B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR102506430B1
KR102506430B1 KR1020150167578A KR20150167578A KR102506430B1 KR 102506430 B1 KR102506430 B1 KR 102506430B1 KR 1020150167578 A KR1020150167578 A KR 1020150167578A KR 20150167578 A KR20150167578 A KR 20150167578A KR 102506430 B1 KR102506430 B1 KR 102506430B1
Authority
KR
South Korea
Prior art keywords
dummy
active patterns
regions
dummy active
main
Prior art date
Application number
KR1020150167578A
Other languages
English (en)
Other versions
KR20170062613A (ko
Inventor
오인욱
이현재
양재석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150167578A priority Critical patent/KR102506430B1/ko
Priority to US15/244,265 priority patent/US9871122B2/en
Publication of KR20170062613A publication Critical patent/KR20170062613A/ko
Application granted granted Critical
Publication of KR102506430B1 publication Critical patent/KR102506430B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H01L29/66863—Lateral single gate transistors
    • H01L29/66871—Processes wherein the final gate is made after the formation of the source and drain regions in the active layer, e.g. dummy-gate processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13067—FinFET, source/drain region shapes fins on the silicon surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/88—Dummy elements, i.e. elements having non-functional features

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 장치의 제조 방법은 제1 방향으로 서로 이격하는 제1 및 제2 메인 영역들, 및 상기 제1 및 제2 메인 영역들 주변의 더미 영역을 포함하는 기판을 제공하되, 상기 더미 영역은 상기 제1 및 제2 메인 영역들 사이의 더미 연결 영역, 및 상기 더미 연결 영역을 사이에 두고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격하는 제1 및 제2 더미 셀 영역들을 포함하는 것; 및 상기 더미 영역 상에 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격하는 더미 활성 패턴들을 형성하되, 상기 더미 활성 패턴들은 상기 제1 더미 셀 영역 상의 제1 더미 활성 패턴들, 상기 제2 더미 셀 영역 상의 제2 더미 활성 패턴들, 및 상기 더미 연결 영역 상의 연결 더미 패턴들을 포함하고, 상기 연결 더미 활성 패턴들은 상기 제1 더미 활성 패턴들 중 일부와 상기 제2 더미 활성 패턴들 중 일부를 연결하는 것을 포함할 수 있다.

Description

반도체 장치의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 FinFET(Fin Field Effect Transistor) 소자를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 수율이 향상된 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 제1 방향으로 서로 이격하는 제1 및 제2 메인 영역들, 및 상기 제1 및 제2 메인 영역들 주변의 더미 영역을 포함하는 기판을 제공하되, 상기 더미 영역은 상기 제1 및 제2 메인 영역들 사이의 더미 연결 영역, 및 상기 더미 연결 영역을 사이에 두고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격하는 제1 및 제2 더미 셀 영역들을 포함하는 것; 상기 더미 영역 상에 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격하는 더미 활성 패턴들을 형성하되, 상기 더미 활성 패턴들은 상기 제1 더미 셀 영역 상의 제1 더미 활성 패턴들, 상기 제2 더미 셀 영역 상의 제2 더미 활성 패턴들, 및 상기 더미 연결 영역 상의 연결 더미 패턴들을 포함하고, 상기 연결 더미 활성 패턴들은 상기 제1 더미 활성 패턴들 중 일부와 상기 제2 더미 활성 패턴들 중 일부를 연결하는 것; 및 상기 제1 및 제2 더미 셀 영역들 상에, 상기 제2 방향으로 연장되는 더미 게이트 전극들을 형성하는 것을 포함할 수 있다. 상기 연결 더미 활성 패턴들의 수는 상기 제1 더미 활성 패턴들의 수 및 상기 제2 더미 활성 패턴들의 수보다 적을 수 있다.
일 실시예에 따르면, 상기 더미 게이트 전극들을 형성하기 전에, 상기 제1 및 제2 메인 영역들 상에, 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격하는 메인 활성 패턴들을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 더미 활성 패턴들 및 상기 메인 활성 패턴들을 형성하는 것은 상기 기판을 패터닝하여 상기 더미 활성 패턴들 및 상기 메인 활성 패턴들을 정의하는 트렌치를 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 더미 활성 패턴들은 상기 제1 방향으로 제1 간격만큼 이격하여 배열되고, 상기 메인 활성 패턴들은 상기 제1 방향으로 제2 간격만큼 이격하여 배열되되, 상기 제1 간격 및 상기 제2 간격은 서로 동일할 수 있다.
일 실시예에 따르면, 서로 인접하는 한 쌍의 상기 더미 활성 패턴 및 상기 메인 활성 패턴 사이의 상기 제1 방향으로의 간격은 상기 제1 간격 및 상기 제2 간격보다 클 수 있다.
일 실시예에 따르면, 상기 더미 활성 패턴들과 상기 메인 활성 패턴들은 서로 이격할 수 있다.
일 실시예에 따르면, 서로 연결되는 상기 제1 더미 활성 패턴, 상기 연결 더미 활성 패턴, 및 상기 제2 더미 활성 패턴은 상기 제2 방향을 따라 일직선으로 배열될 수 있다.
일 실시예에 따르면, 서로 연결되는 상기 제1 더미 활성 패턴, 상기 연결 더미 활성 패턴, 및 상기 제2 더미 활성 패턴은 상기 제2 방향을 따라 연장되는 일체로 형성될 수 있다.
일 실시예에 따르면, 상기 더미 게이트 전극들을 형성하기 전에, 상기 제1 및 제2 더미 셀 영역들의 각각 내에, 상기 제1 방향을 따라 배열되고 상기 제1 방향으로 서로 이격하는 더미 활성 영역들을 정의하는 트렌치를 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 트렌치를 형성하는 것은 상기 연결 더미 활성 패턴들을 제거하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 트렌치를 형성하는 것은 상기 더미 활성 영역들 사이의 상기 더미 활성 패턴들을 제거하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 연결 더미 활성 패턴들의 수는 상기 더미 활성 영역들의 각각에 포함된 상기 더미 활성 패턴들의 수와 서로 인접하는 한 쌍의 더미 활성 영역들 사이에서 제거된 상기 더미 활성 패턴들의 수의 합보다 작을 수 있다.
일 실시예에 따르면, 상기 더미 연결 영역은 상기 제1 방향에 평행한 제1 및 제2 변들을 가지고, 상기 제1 더미 셀 영역은 상기 제1 방향에 평행하고 상기 제1 변과 접하는 제3 변을 가지며, 상기 제2 더미 셀 영역은 상기 제1 방향에 평행하고 상기 제2 변과 접하는 제4 변을 가질 수 있다. 상기 제3 변의 길이는 상기 제1 변의 길이보다 크고, 상기 제4 변의 길이는 상기 제2 변의 길이보다 클 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 메인 영역들 상에 상기 제1 방향으로 연장되는 메인 게이트 전극들을 형성하는 것을 더 포함할 수 있다. 상기 메인 게이트 전극들의 일부는 상기 더미 연결 영역 상으로 연장될 수 있다.
일 실시예에 따르면, 상기 더미 게이트 전극들은 전기적으로 플로팅 상태에 있을 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 더미 활성 패턴들은, 더미 단위 셀 영역들을 포함하는 제1 및 제2 더미 셀 영역들뿐만 아니라 더미 단위 셀 영역들을 포함하지 않는 더미 연결 영역 상에도 형성된다. 이에 따라, 메인 활성 패턴들이 보다 균일하게 형성될 수 있고, 또한 보다 균일한 평탄화 공정이 수행될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 개략적으로 나타내는 블록 평면도이다.
도 2a, 도 3, 도 4a 내지 7a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도들이다.
도 2b, 및 도 4b 내지 7b는 각각 도 2a, 및 도 4a 내지 6a의 I-I'선에 따른 단면도들이다.
도 2c, 및 도 4c 내지 7c는 각각 도 2a, 및 도 4a 내지 6a의 II-II'선에 따른 단면도들이다.
도 2d, 및 도 4d 내지 7d는 각각 도 2a, 및 도 4a 내지 6a의 III-III'선에 따른 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타내는 블록 평면도이다.
도 1을 참조하면, 반도체 장치(100)는 메인 영역(MR), 및 메인 영역(MR) 주변의 더미 영역(DR)을 포함할 수 있다. 메인 영역(MR)은, FinFET 소자들을 기반으로 하는 다양한 반도체 소자들(semiconductor elements)이 형성되는 영역일 수 있다. 더미 영역(DR)은, 상기 반도체 소자들을 형성하는 공정의 진행 시, 웨이퍼 또는 기판(110)의 전반에 걸쳐 균일한 공정 조건이 유지되도록 도움을 주는 부가적인 영역일 수 있다. 구체적으로, 더미 영역(DR)에는 FinFET 구조를 가지는 복수의 더미 단위 셀들이 상기 반도체 소자들과 함께(concurrently) 제조될 수 있으며, 제조 공정 동안 웨이퍼 또는 기판(110)의 전반에 걸쳐 균일한 공정 조건을 유지하는데 도움을 줄 수 있다. 결과적으로, 더미 영역(DR)에 형성되는 더미 단위 셀들로 인하여 메인 영역(MR)에 형성되는 상기 반도체 소자들의 균일성 및 신뢰성이 향상될 수 있다. 복수의 더미 단위 셀들은 메인 영역(MR)의 상기 반도체 소자들로부터 전기적으로 분리될 수 있다. 다시 말해, 상기 복수의 더미 단위 셀들은 전기적으로 플로팅(floating) 상태에 있을 수 있다. 예를 들어, 상기 복수의 더미 단위 셀들에 포함된 게이트 전극들 및 소스/드레인 영역들은 다른 소자에 전기적으로 연결되지 않은 플로팅 상태에 있을 수 있다.
본 발명의 실시예들에 따르면, 메인 영역(MR)은 제1 방향(D1)으로 서로 이격하는 제1 및 제2 메인 영역들(MR1, MR2)을 포함할 수 있다. 또한, 더미 영역(DR)은 제1 방향(D1)에 직교하는 제2 방향(D2)으로 서로 이격하는 제1 및 제2 더미 셀 영역들(DCR1, DCR2), 및 이들을 연결하는 더미 연결 영역(DLR)을 포함할 수 있다. 더미 연결 영역(DLR)은 제1 및 제2 더미 셀 영역들(DCR1, DCR2) 사이에 위치할 수 있으며, 동시에, 제1 및 제2 메인 영역들(MR1, MR2) 사이에 위치할 수 있다. 더미 연결 영역(DLR)의 제1 방향(D1)으로의 폭은 제1 더미 셀 영역(DCR1)의 제1 방향(D1)으로의 폭 및 제2 더미 셀 영역(DCR2)의 제1 방향(D1)으로의 폭보다 작을 수 있다.
더미 연결 영역(DLR)은 제1 더미 셀 영역(DCR1)과 접하는 제1 변(DLR_S1), 및 제2 더미 셀 영역(DCR2)과 접하는 제2 변(DLR_S2)을 포함할 수 있다. 제1 더미 셀 영역(DCR1)은 상기 제1 변(DLR_S1)과 접하는 제3 변(DCR1_S)을 포함할 수 있고, 제2 더미 셀 영역(DCR2)은 상기 제2 변(DLR_S2)과 접하는 제4 변(DCR2_S)을 포함할 수 있다. 상기 제1 변(DLR_S1)의 제1 방향(D1)으로의 길이는 상기 제3 변(DCR1_S)의 제1 방향(D1)으로의 길이보다 작을 수 있으며, 상기 제2 변(DLR_S2)의 제1 방향(D1)으로의 길이는 상기 제4 변(DCR2_S)의 제1 방향(D1)으로의 길이보다 작을 수 있다. 몇몇 실시예들에서, 제1 변(DLR_S1), 제2 변(DLR_S2), 제3 변(DCR1_S), 및 제4 변(DCR2_S)은 제1 방향(D1)에 평행할 수 있다. 다른 몇몇 실시예들에서, 더미 연결 영역(DLR)은 제1 방향(D1) 및 제2 방향(D2)에 평행한 변들을 갖는 직사각형 형태를 가질 수 있다.
도 2a, 도 3, 도 4a 내지 7a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도들이다. 도 2b, 및 도 4b 내지 7b는 각각 도 2a, 및 도 4a 내지 6a의 I-I'선에 따른 단면도들이고, 도 2c, 및 도 4c 내지 7c는 각각 도 2a, 및 도 4a 내지 6a의 II-II'선에 따른 단면도들이며, 도 2d, 및 도 4d 내지 7d는 각각 도 2a, 및 도 4a 내지 6a의 III-III'선에 따른 단면도들이다.
도 2a 내지 2d를 참조하면, 기판(110)이 제공될 수 있다. 기판(110)은, 일 예로, 실리콘 기판, 게르마늄 기판이거나, 또는 SOI(Silicon On Insulator) 기판일 수 있다.
기판(110)은 메인 영역(MR) 및 더미 영역(DR)을 포함할 수 있다. 메인 영역(MR)은 제1 방향(D1)으로 서로 이격하는 제1 및 제2 메인 영역들(MR1, MR2)을 포함할 수 있으며, 더미 영역(DR)은 제1 방향(D1)에 직교하는 제2 방향(D2)으로 서로 이격하는 제1 및 제2 더미 셀 영역들(DCR1, DCR2), 및 이들을 연결하는 더미 연결 영역(DLR)을 포함할 수 있다. 메인 영역(MR) 및 더미 영역(DR)은 도 1을 참조하여 설명한 메인 영역(MR) 및 더미 영역(DR)에 대응되는 영역들일 수 있으며, 이들에 대한 구체적인 설명은 상술한 바와 동일할 수 있다.
기판(110)을 패터닝하여, 메인 영역(MR) 상의 메인 활성 패턴들(MAP), 및 더미 영역(DR) 상의 더미 활성 패턴들(DAP)을 정의하는 제1 트렌치(TRC1)가 형성될 수 있다. 메인 활성 패턴들(MAP)의 각각은 제2 방향(D2)으로 연장되되, 메인 영역(MR) 상에만 형성되고 더미 영역(DR) 상으로는 연장되지 않을 수 있다. 반대로, 더미 활성 패턴들(DAP)의 각각은 제2 방향(D2)으로 연장되되, 더미 영역(DR) 상에만 형성되고 메인 영역(MR) 상으로 연장되지 않을 수 있다. 평면적 관점에서, 메인 활성 패턴들(MAP)과 더미 활성 패턴들(DAP)은 서로 이격될 수 있다. 메인 영역(MR) 내에서, 메인 활성 패턴들(MAP)은 제1 방향(D1)을 따라 제1 간격(IV1)으로 배열될 수 있다. 더미 영역(DR) 내에서, 더미 활성 패턴들(DAP)은 제1 방향(D1)을 따라 제2 간격(IV2)으로 배열될 수 있다. 몇몇 실시예들에 따르면, 제1 간격(IV1) 및 제2 간격(IV2)는 서로 동일할 수 있다. 제1 방향(D1)으로 서로 인접하는 메인 활성 패턴(MAP)과 더미 활성 패턴(DAP) 사이의 간격(IV3)은 제1 및 제2 간격들(IV1, IV2)의 각각보다 클 수 있다. 제1 트렌치(TRC1)를 형성하는 것은, 일 예로, 포토리소그래피 공정을 수행하여 기판(110) 상에 포토레지스트 패턴들(미도시)을 형성하는 것, 및 상기 포토레지스트 패턴들을 식각 마스크로 이용하여 기판(110)을 식각하는 것을 포함할 수 있다.
더미 활성 패턴들(DAP)은 제1 더미 셀 영역(DCR1) 상의 제1 더미 활성 패턴들(DAP1), 제2 더미 셀 영역(DCR2) 상의 제2 더미 활성 패턴들(DAP2), 및 더미 연결 영역(DLR) 상의 연결 더미 활성 패턴들(DAP3)을 포함할 수 있다. 연결 더미 활성 패턴들(DAP3)의 수는 제1 더미 활성 패턴들(DAP1)의 수 및 제2 더미 활성 패턴들(DAP2)의 수보다 적을 수 있다. 제1 더미 활성 패턴들(DAP1)의 일부는 연결 더미 활성 패턴들(DAP3)을 통해 제2 더미 활성 패턴들(DAP2)의 일부에 연결될 수 있다. 서로 연결되는 제1 더미 활성 패턴(DAP1), 연결 더미 활성 패턴(DAP3), 및 제2 더미 활성 패턴(DAP2)은 제2 방향(D2)을 따라 일직선 상에 위치할 수 있다. 일 예로, 서로 연결되는 제1 더미 활성 패턴(DAP1), 연결 더미 활성 패턴(DAP3), 및 제2 더미 활성 패턴(DAP2)은 제2 방향(D2)으로 연장되는 일체일 수 있다.
제1 트렌치(TRC1)의 일부를 채우는 제1 소자 분리막(ST1)이 형성될 수 있다. 제1 소자 분리막(ST1)을 형성하는 것은 제1 트렌치(TRC1)를 채우는 절연막(예를 들어, 실리콘 산화막)을 형성하는 것, 상기 절연막을 평탄화하는 것, 및 평탄화된 상기 절연막의 상부를 리세스하는 것을 포함할 수 있다. 상기 리세스 공정에 의하여, 활성 패턴들(MAP, DAP)의 각각의 상부 영역(이하, 활성 핀(AF))이 노출될 수 있다.
도 3을 참조하면, 제1 및 제2 더미 셀 영역들(DCR1, DCR2)의 각각 내에, 더미 단위 셀 영역들(DUCR)이 설정될 수 있다. 더미 단위 셀 영역들(DUCR)의 각각은 도 1을 참조하여 설명한 더미 단위 셀이 형성되는 영역일 수 있다. 제1 및 제2 더미 셀 영역들(DCR1, DCR2)의 각각 내에서, 더미 단위 셀 영역들(DUCR)은 제1 방향(D1) 및/또는 제2 방향(D2)을 따라 배열될 수 있으며, 이들 사이의 제1 방향(D1)으로의 간격은 실질적으로 0(zero)일 수 있다. 더미 단위 셀 영역들(DUCR)의 각각은 제1 방향(D1) 및 제2 방향(D2)에 평행한 변들을 갖는 직사각형 형태일 수 있다. 예를 들어, 제1 및 제2 더미 셀 영역들(DCR1, DCR2) 내에서, 더미 단위 셀 영역들(DUCR)은 바둑판 형태로 배열될 수 있다.
더미 단위 셀 영역들(DUCR)의 각각의 제1 방향(D1)으로의 폭은 더미 연결 영역(DLR)의 제1 방향(D1)으로의 폭보다 클 수 있다. 이에 따라, 더미 단위 셀 영역들(DUCR)의 각각에 포함된 더미 활성 패턴들(DAP)의 수는 더미 연결 영역(DLR)에 포함된 더미 활성 패턴들(DAP, 즉 연결 더미 활성 패턴들(DAP3))의 수보다 클 수 있다. 더미 연결 영역(DLR) 내에는 더미 단위 셀 영역들(DUCR)이 설정되지 않을 수 있으며, 이는 더미 단위 셀 영역들(DUCR)의 각각의 제1 방향(D1)으로의 폭이 더미 연결 영역(DLR)의 제1 방향(D1)으로의 폭보다 크기 때문일 수 있다.
더미 단위 셀 영역들(DUCR)의 각각은 더미 활성 영역(DAR)을 포함할 수 있다. 더미 활성 영역(DAR)은 후술할 제2 트렌치(도 4a 내지 4d의 TRC2)를 형성하기 위한 리세스 공정에 의해 리세스되지 않는 영역일 수 있으며, 따라서 상기 리세스 공정이 수행된 후에도 더미 활성 패턴들(DAP)이 잔존하는 영역일 수 있다. 몇몇 실시예들에 따르면, 도 3에 도시된 바와 같이, 더미 단위 셀 영역들(DUCR)의 각각은 하나의 더미 활성 영역(DAR)만을 포함할 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니며, 더미 단위 셀 영역들(DUCR)은 제1 방향(D1)으로 이격하는 복수 개의 더미 활성 영역들(DAR)을 포함할 수 있다. 몇몇 실시예들에 따르면, 더미 활성 영역들(DAR)은, 도 3에 도시된 바와 같이, 제1 방향(D1) 및 제2 방향(D2)에 평행한 변들을 갖는 직사각형 형태일 수 있다. 더미 단위 셀 영역들(DUCR)의 각각에 포함된 더미 활성 영역(DAR)의 수 및 형태는 동일할 수 있다. 이에 따라, 더미 활성 영역들(DAR)은, 제1 및 제2 더미 셀 영역들(DCR1, DCR2)의 각각 내에서, 일정한 간격으로 배열될 수 있다.
도 3에 도시된 바와 같이, 더미 단위 셀 영역들(DUCR)의 각각이 하나의 더미 활성 영역(DAR)을 포함하는 실시예에 따르면, 하나의 더미 활성 패턴(DAR)에 포함된 더미 활성 패턴들(DAP)의 수(a)와 인접하는 한 쌍의 더미 활성 패턴들(DAR) 사이의 더미 활성 패턴들(DAP)의 수(b)의 합(a+b)은 더미 연결 영역(DLR)에 포함된 더미 활성 패턴들(DAP, 즉 연결 더미 활성 패턴들(DAP3))의 수보다 클 수 있다. 예를 들어, 하나의 더미 활성 영역(DAR)에 포함된 더미 활성 패턴들(DAP)의 수(a)와 인접하는 한 쌍의 더미 활성 영역들(DAR) 사이의 더미 활성 패턴들(DAP)의 수(b)의 합(a+b)은 더미 단위 셀 영역들(DUCR)의 각각에 포함된 더미 활성 패턴들(DAP)의 수와 동일할 수 있다.
이와 달리, 더미 단위 셀 영역들(DUCR)의 각각이 n개의 더미 활성 영역(DAR)을 포함하는 실시예에 따르면, 하나의 더미 활성 영역(DAR)에 포함된 더미 활성 패턴들(DAP)의 수(a)와 인접하는 한 쌍의 더미 활성 영역들(DAR) 사이의 더미 활성 패턴들(DAP)의 수(b)의 합의 n배((a+b)*n)는 더미 연결 영역(DLR)에 포함된 더미 활성 패턴들(DAP, 즉 연결 더미 활성 패턴들(DAP3))의 수보다 클 수 있다. 예를 들어, 하나의 더미 활성 영역(DAR)에 포함된 더미 활성 패턴들(DAP)의 수(a)와 인접하는 한 쌍의 더미 활성 영역들(DAR) 사이의 더미 활성 패턴들(DAP)의 수(b)의 합의 n배((a+b)*n)는 더미 단위 셀 영역들(DUCR)의 각각에 포함된 더미 활성 패턴들(DAP)의 수와 동일할 수 있다.
메인 영역(MR) 내에, 메인 활성 영역들(MAR)이 설정될 수 있다. 메인 활성 영역들(MAR)은 후술할 제2 트렌치(도 4a 내지 4d의 TRC2)를 형성하기 위한 리세스 공정에 의해 리세스되지 않는 영역들일 수 있으며, 따라서 상기 리세스 공정이 수행된 후에도 메인 활성 패턴들(MAP)이 잔존하는 영역들일 수 있다. 몇몇 실시예들에 따르면, 도 3에 도시된 바와 같이, 메인 활성 영역들(MAR)의 각각은 제1 방향(D1) 및 제2 방향(D2)에 평행한 변들을 갖는 직사각형 형태일 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니며, 메인 활성 영역들(MAR)은 다양한 형태를 가질 수 있다. 또한, 메인 활성 영역들(MAR)의 각각은 서로 다른 형태를 가질 수 있다.
상술한 바와 같이, 더미 영역(DR)은, 반도체 소자들을 형성하는 공정 동안에, 웨이퍼 또는 기판(110)의 전반에 걸쳐 균일한 공정 조건을 유지하도록 도움을 주는 부가적인 영역이다. 더미 활성 패턴들(DAP)도 웨이퍼 또는 기판(110)의 전반에 걸쳐 균일한 공정 조건을 유지하도록 도움을 주는 역할을 수행할 수 있다. 구체적으로, 제1 트렌치(TRC1)를 형성하는 공정에서, 더미 활성 패턴들(DAP)은, 기판(110) 전반에 걸쳐 광학 특성 및 식각 특성이 균일하게 유지되도록 함으로써, 메인 활성 패턴들(MAP)이 균일하게 형성되는데 도움을 줄 수 있다. 또한, 제1 소자 분리막(ST1)을 형성하기 위한 공정에서, 더미 활성 패턴들(DAP)은, 기판(110) 전반에 걸쳐 균일한 평탄화 공정이 수행되는데 도움을 줄 수 있다.
본 발명의 실시예들에 따르면, 더미 활성 패턴들(DAP)은, 더미 단위 셀 영역들(DUCR)을 포함하는 제1 및 제2 더미 셀 영역들(DCR1, DCR2)뿐만 아니라 더미 단위 셀 영역들(DUCR)을 포함하지 않는 더미 연결 영역(DLR) 상에도 형성된다. 이에 따라, 메인 활성 패턴들(MAP)이 보다 균일하게 형성될 수 있고, 또한 보다 균일한 평탄화 공정이 수행될 수 있다.
도 4a 내지 도 4d를 참조하면, 제2 트렌치(TRC2)가 형성될 수 있다. 제2 트렌치(TRC2)는 메인 활성 영역들(MAR) 및 더미 활성 영역들(DAR)만을 남기고 나머지 영역들을 리세스 함으로써 형성될 수 있다. 다시 말해, 메인 활성 영역들(MAR) 및 더미 활성 영역들(DAR)은 제2 트렌치들(TRC2)에 의해 정의될 수 있다. 몇몇 실시예들에 따르면, 제2 트렌치(TRC2)의 깊이는 제1 트렌치(TRC1)의 깊이와 같거나 제1 트렌치(TRC1)의 깊이보다 클 수 있다. 이에 따라, 평면적 관점에서 메인 활성 영역들(MAR) 및 더미 활성 영역들(DAR)에 각각 중첩되는 메인 활성 패턴들(MAP) 및 더미 활성 패턴들(DAP) 부분만이 남고, 나머지 부분은 제거될 수 있다. 예를 들어, 평면적 관점에서, 메인 활성 영역들(MAR) 또는 더미 활성 영역들(DAR)에 중첩되지 연결 더미 활성 패턴들(DAP3)은 제2 트렌치(TRC2)를 형성하는 공정에 의해 제거될 수 있다. 또한, 메인 활성 영역들(MAR) 사이의 메인 활성 패턴들(MAP) 및 더미 활성 영역들(DAR) 사이의 더미 활성 패턴들(DAP)이 제2 트렌치(TRC2)를 형성하는 공정에 의해 제거될 수 있다.
제2 트렌치(TRC2)의 일부를 채우는 제2 소자 분리막(ST2)이 형성될 수 있다. 제2 소자 분리막(ST2)을 형성하는 것은 제2 트렌치(TRC2)를 채우는 절연막(예를 들어, 실리콘 산화막)을 형성하는 것, 상기 절연막을 평탄화하는 것, 및 평탄화된 상기 절연막의 상부를 리세스하는 것을 포함할 수 있다. 상기 리세스 공정에 의하여, 활성 패턴들(MAP, DAP)의 각각의 상부 영역(활성 핀(AF))이 노출될 수 있다.
도 5a 내지 도 5d를 참조하면, 메인 희생 게이트들(MSG) 및 더미 희생 게이트들(DSG)이 형성될 수 있다. 메인 희생 게이트들(MSG)은, 메인 영역(MR) 상에서 제1 방향(D1)으로 연장되어, 메인 활성 패턴들(MAP)을 가로지를 수 있다. 또한, 메인 희생 게이트들(MSG)은 제2 방향(D2)으로 서로 이격할 수 있다. 메인 희생 게이트들(MSG)은 제1 및 제2 더미 셀 영역들(DCR1, DCR2) 상으로 연장되지 않을 수 있다. 몇몇 실시예들에 따르면, 도 5a에 도시된 바와 같이, 메인 희생 게이트들(MSG)은 더미 연결 영역(DLR) 상으로 연장되지 않을 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 도 5a에 도시된 바와 달리, 메인 희생 게이트들(MSG)이 더미 연결 영역(DLR) 상으로 연장될 수 있다. 더미 희생 게이트들(DSG)은, 제1 및 제2 더미 셀 영역들(DCR1, DCR2) 상에서 제1 방향(D1)으로 연장되어, 더미 활성 패턴들(DAP)을 가로지를 수 있다. 또한, 더미 희생 게이트들(DSG)은 제2 방향(D2)으로 서로 이격할 수 있다. 더미 희생 게이트들(DSG)은 메인 영역(MR) 상으로 연장되지 않을 수 있다. 희생 게이트들(MSG, DSG)을 형성하는 것은, 일 예로, 기판(110) 상에 활성 패턴들(MAP, DAP)을 덮는 식각 정지막(미도시) 및 희생 게이트막(미도시)을 차례로 형성하는 것, 상기 희생 게이트막 상에 희생 마스크 패턴들(SMP)을 형성하는 것, 및 희생 마스크 패턴들(SMP)을 식각 마스크로 이용하여 상기 희생 게이트막 및 상기 식각 정지막을 패터닝하는 것을 포함할 수 있다. 이에 따라, 상기 희생 게이트들(MSG, DSG)의 아래에 식각 정지 패턴(미도시)이 형성될 수 있다. 메인 희생 게이트들(MSG) 및 더미 희생 게이트들(DSG)은, 일 예로, 폴리 실리콘을 포함할 수 있다.
희생 게이트들(MSG, DSG)의 양 측벽들 상에 게이트 스페이서들(GSP)이 형성될 수 있다. 게이트 스페이서들(GSP)은 희생 게이트들(MSG, DSG)을 덮는 스페이서 막(미도시)을 형성한 후, 상기 스페이서 막을 이방성 식각하여 형성될 수 있다. 게이트 스페이서들(GSP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 6a 내지 6d를 참조하면, 희생 게이트들(MSG, DSG)의 양 측의 활성 패턴들(MAP, DAP) 상에 소스/드레인 영역들(SD)이 형성될 수 있다. 몇몇 실시예들에 따르면, 도 6a 내지 6d에 도시된 바와 같이, 소스/드레인 영역들(SD)을 형성하는 것은, 희생 게이트들(MSG, DSG)의 양 측의 활성 패턴들(MAP, DAP)의 상부들(즉, 활성 핀들(AF)의 부분들)을 제거하는 것, 및 상기 상부들이 제거된 활성 패턴들(MAP, DAP)을 시드로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 활성 영역(MAR, DAR)이 PMOSFET 영역인 경우, 소스/드레인 영역들(SD)은 압축성 스트레인(compressive strain)를 유발할 수 있도록 형성될 수 있으며, 일 예로, 실리콘 게르마늄(SiGe)으로 형성될 수 있다. 이와 달리, 활성 영역(MAR, DAR)이 NMOSFET 영역인 경우, 소스/드레인 영역들(SD)은 인장성 스트레인(tensile strain)을 유발할 수 있도록 형성될 수 있으며, 일 예로, 실리콘 카바이드(SiC)로 형성될 수 있다. 다른 실시예들에 따르면, 도 6a 내지 6d에 도시된 바와 달리, 소스/드레인 영역들(SD)을 형성하는 것은, 희생 게이트들(MSG, DSG)의 양 측의 활성 패턴들(MAP, DAP)의 상부들(즉, 상기 활성 핀들(AF)의 부분들)에 이온 주입 공정을 수행하는 것을 포함할 수 있다.
희생 게이트들(MSG, DSG)의 아래에 배치되어, 평면적 관점에서 희생 게이트들(MSG, DSG)과 중첩되는 활성 패턴들(MAP, DAP)의 부분들(예를 들면, 상기 활성 핀들(AF)의 다른 부분들)에는 상기 소스/드레인 영역들(SD)이 형성되지 않을 수 있다.
기판(110) 상에 희생 게이트들(MSG, DSG)을 덮는 층간 절연막(120)이 형성될 수 있다. 층간 절연막(120)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 층간 절연막(120)은 희생 게이트들(MSG, DSG)의 상면이 노출될 때까지 평탄화될 수 있다.
도 7a 내지 7d를 참조하면, 희생 게이트들(MSG, DSG)을 제거함으로써 게이트 스페이서들(GSP) 사이에 갭 영역(GR)이 형성될 수 있다. 갭 영역(GR)을 형성하는 것은, 층간 절연막(120), 게이트 스페이서들(GSP), 및 상기 식각 정지 패턴(미도시)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 희생 게이트들(MSG, DSG)을 제거하는 것, 및 층간 절연막(120), 게이트 스페이서들(GSP), 및 기판(110)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 식각 정지 패턴을 제거하는 것을 포함할 수 있다.
갭 영역(GR)의 일부를 채우는 게이트 절연막(미도시) 및 갭 영역(GR)의 나머지 부분을 게이트 전극막(미도시)이 차례로 형성될 수 있다. 상기 게이트 절연막은, 일 예로, 실리콘 산화막, 실리콘 산질화막을 포함하거나, 실리콘 산화물보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 게이트 전극막은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중에서 적어도 하나를 포함할 수 있다. 이어서, 층간 절연막(120)의 상면이 노출될 때까지 상기 게이트 절연막 및 상기 게이트 전극막을 평탄화함으로써, 게이트 절연 패턴들(GI) 및 게이트 전극들(MG, DG)이 형성될 수 있다. 게이트 전극들(MG, DG)은 메인 희생 게이트들(MSG)이 제거되어 형성된 갭 영역(GR) 부분을 채우는 메인 게이트 전극들(MG) 및 더미 희생 게이트들(DSG)이 제거되어 형성된 갭 영역(GR) 부분을 채우는 더미 게이트 전극들(DG)을 포함할 수 있다.
게이트 전극들(MG, DG)의 상면을 덮는 캐핑막(CAP)이 형성될 수 있다. 캐핑막(CAP)은, 일 예로, 실리콘 산화물 또는 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
이어서, 게이트 전극들(MG, DG)에 접속되는 게이트 콘택들(미도시) 및 소스/드레인 영역들(SD)에 접속되는 소스/드레인 콘택들(미도시)이 형성될 수 있다. 더미 게이트 전극들(DG)에 접속되는 게이트 콘택들은 게이트 전극들(DG) 외에 다른 소자와 전기적으로 연결되지 않을 수 있다. 마찬가지로, 더미 영역(DR) 상의 소스/드레인 영역들(SD)에 접속되는 소스/드레인 콘택들은 소스/드레인 영역들(SD) 외에 다른 소자와 전기적으로 연결되지 않을 수 있다. 이에 따라, 더미 게이트 전극들(DG) 및 더미 영역(DR) 상의 소스/드레인 영역들(SD)은 전기적으로 플로팅 상태에 있을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 방향으로 서로 이격하는 제1 및 제2 메인 영역들, 및 상기 제1 및 제2 메인 영역들 주변의 더미 영역을 포함하는 기판을 제공하되, 상기 더미 영역은 상기 제1 및 제2 메인 영역들 사이의 더미 연결 영역, 및 상기 더미 연결 영역을 사이에 두고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격하는 제1 및 제2 더미 셀 영역들을 포함하는 것;
    상기 더미 영역 상에 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격하는 더미 활성 패턴들을 형성하되, 상기 더미 활성 패턴들은 상기 제1 더미 셀 영역 상의 제1 더미 활성 패턴들, 상기 제2 더미 셀 영역 상의 제2 더미 활성 패턴들, 및 상기 더미 연결 영역 상의 연결 더미 활성 패턴들을 포함하고, 상기 연결 더미 활성 패턴들은 상기 제1 더미 활성 패턴들 중 일부와 상기 제2 더미 활성 패턴들 중 일부를 연결하는 것; 및
    상기 제1 및 제2 더미 셀 영역들 상에, 상기 제1 방향으로 연장되는 더미 게이트 전극들을 형성하는 것을 포함하되,
    상기 연결 더미 활성 패턴들의 수는 상기 제1 더미 활성 패턴들의 수보다 적고, 그리고 상기 제2 더미 활성 패턴들의 수보다 적고,
    상기 더미 게이트 전극들을 형성하기 전에, 상기 제1 및 제2 메인 영역들 상에, 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격하는 메인 활성 패턴들을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 더미 활성 패턴들은 상기 제1 방향으로 제1 간격만큼 이격하여 배열되고,
    상기 메인 활성 패턴들은 상기 제1 방향으로 제2 간격만큼 이격하여 배열되되,
    상기 제1 간격 및 상기 제2 간격은 서로 동일한 반도체 장치의 제조 방법.
  4. 제3 항에 있어서,
    서로 인접하는 상기 더미 활성 패턴들 중 하나와 상기 메인 활성 패턴 사이들 중 하나 사이의 간격은 상기 제1 간격 및 상기 제2 간격보다 큰 반도체 장치의 제조 방법.
  5. 제1 항에 있어서,
    평면적 관점에서, 상기 더미 활성 패턴들과 상기 메인 활성 패턴들은 서로 이격하는 반도체 장치의 제조 방법.
  6. 제1 항에 있어서,
    서로 연결되는 상기 제1 더미 활성 패턴, 상기 연결 더미 활성 패턴, 및 상기 제2 더미 활성 패턴은 상기 제2 방향을 따라 일직선으로 배열되는 반도체 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 더미 게이트 전극들을 형성하기 전에, 상기 제1 및 제2 더미 셀 영역들의 각각 내에, 상기 제1 방향을 따라 배열되고 상기 제1 방향으로 서로 이격하는 더미 활성 영역들을 정의하는 트렌치를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 트렌치를 형성하는 것은 상기 연결 더미 활성 패턴들을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제7 항에 있어서,
    상기 트렌치를 형성하는 것은 상기 더미 활성 영역들 사이의 상기 더미 활성 패턴들을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 연결 더미 활성 패턴들의 수는 상기 더미 활성 영역들의 각각에 포함된 상기 더미 활성 패턴들의 수와 서로 인접하는 한 쌍의 더미 활성 영역들 사이에서 제거된 상기 더미 활성 패턴들의 수의 합보다 적은 반도체 장치의 제조 방법.
KR1020150167578A 2015-11-27 2015-11-27 반도체 장치의 제조 방법 KR102506430B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150167578A KR102506430B1 (ko) 2015-11-27 2015-11-27 반도체 장치의 제조 방법
US15/244,265 US9871122B2 (en) 2015-11-27 2016-08-23 Methods of fabricating a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150167578A KR102506430B1 (ko) 2015-11-27 2015-11-27 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20170062613A KR20170062613A (ko) 2017-06-08
KR102506430B1 true KR102506430B1 (ko) 2023-03-08

Family

ID=58777305

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150167578A KR102506430B1 (ko) 2015-11-27 2015-11-27 반도체 장치의 제조 방법

Country Status (2)

Country Link
US (1) US9871122B2 (ko)
KR (1) KR102506430B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9887210B2 (en) * 2015-08-28 2018-02-06 Samsung Electronics Co., Ltd. Semiconductor device
US20170365675A1 (en) * 2016-06-16 2017-12-21 United Microelectronics Corp. Dummy pattern arrangement and method of arranging dummy patterns
EP3606077A4 (en) 2017-03-22 2021-01-06 Industry - University Cooperation Foundation Hanyang University LOOP FILTERING PROCESS ACCORDING TO AN ADAPTIVE PIXEL CLASSIFICATION STANDARD
KR102282136B1 (ko) * 2017-07-07 2021-07-27 삼성전자주식회사 반도체 장치
CN109285779B (zh) * 2017-07-20 2021-10-15 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
US10153265B1 (en) * 2017-08-21 2018-12-11 United Microelectronics Corp. Dummy cell arrangement and method of arranging dummy cells

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140246780A1 (en) * 2007-06-20 2014-09-04 Elpida Memory, Inc. Semiconductor device including dummy pattern

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08340048A (ja) 1995-06-12 1996-12-24 Hitachi Ltd 半導体装置
JPH1116999A (ja) 1997-06-27 1999-01-22 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびにその設計方法
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US20090050975A1 (en) 2007-08-21 2009-02-26 Andres Bryant Active Silicon Interconnect in Merged Finfet Process
JP2009245503A (ja) 2008-03-31 2009-10-22 Nec Electronics Corp 半導体記憶装置
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9647066B2 (en) 2012-04-24 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy FinFET structure and method of making same
US9576978B2 (en) * 2012-10-09 2017-02-21 Samsung Electronics Co., Ltd. Cells including at least one fin field effect transistor and semiconductor integrated circuits including the same
KR102024723B1 (ko) * 2013-01-02 2019-09-24 삼성전자주식회사 3차원 반도체 장치
US8869090B2 (en) 2013-03-11 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Stretch dummy cell insertion in FinFET process
US9443850B2 (en) * 2013-03-13 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial growth between gates
KR102083492B1 (ko) 2013-09-26 2020-03-02 삼성전자 주식회사 ＦｉｎＦＥＴ 소자를 위한 더미 셀 어레이 및 이를 포함한 반도체 집적 회로
KR102046986B1 (ko) * 2013-09-27 2019-11-20 삼성전자 주식회사 더미 셀 어레이를 포함하는 반도체 소자
KR102152772B1 (ko) 2013-11-18 2020-09-08 삼성전자 주식회사 레이아웃 디자인 시스템, 레이아웃 디자인 방법, 및 이를 이용하여 제조된 반도체 장치
KR102195112B1 (ko) * 2013-11-19 2020-12-24 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US20170200772A1 (en) * 2014-05-27 2017-07-13 Joled Inc. Substrate and method of manufacturing panel

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140246780A1 (en) * 2007-06-20 2014-09-04 Elpida Memory, Inc. Semiconductor device including dummy pattern

Also Published As

Publication number Publication date
KR20170062613A (ko) 2017-06-08
US20170154976A1 (en) 2017-06-01
US9871122B2 (en) 2018-01-16

Similar Documents

Publication Publication Date Title
KR102506430B1 (ko) 반도체 장치의 제조 방법
KR102481427B1 (ko) 반도체 장치 및 그 제조 방법
KR102549331B1 (ko) 반도체 장치 및 그 제조 방법
KR101558061B1 (ko) Ｆｉｎｆｅｔ들 및 그 형성 방법
KR101647888B1 (ko) Ｆｉｎｆｅｔ 소자를 제조하는 방법
US9263338B2 (en) Semiconductor device including vertically spaced semiconductor channel structures and related methods
US10522401B2 (en) Methods of fabricating semiconductor devices
US8674433B2 (en) Semiconductor process
US8866204B2 (en) Method to form finFET/trigate devices on bulk semiconductor wafers
KR20130101810A (ko) 핀 전계 효과 트랜지스터 및 이의 제조 방법
TWI660461B (zh) 半導體元件及其製作方法
JP2006522488A (ja) Ｆｉｎｆｅｔデバイス中の構造を形成する方法
KR102449211B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
CN103022124A (zh) 双栅晶体管及其制造方法
KR102530671B1 (ko) 반도체 소자 및 이를 제조하는 방법
KR20200050846A (ko) 수직 전계 효과 트랜지스터 및 핀형 전계 효과 트랜지스터를 포함하는 집적 회로 장치 및 그 제조 방법
US9076870B2 (en) Method for forming fin-shaped structure
CN105355652B (zh) 金属栅极结构及其制造方法
US10262998B2 (en) Semiconductor device and method of manufacturing the same
US20170033107A1 (en) Semiconductor device and method for manufacturing the same
EP3244444A1 (en) Fin-fet devices and fabrication methods thereof
US9478661B1 (en) Semiconductor device structures with self-aligned fin structure(s) and fabrication methods thereof
CN106409748B (zh) 半导体元件及其制作方法
US9536986B2 (en) Enriched, high mobility strained fin having bottom dielectric isolation
CN107546127B (zh) 半导体元件及其制作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant