CN109285779B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底包括：第二器件区和分别位于第二器件区两侧的第一器件区；在所述第一器件区基底上形成第一伪栅极层；在所述第二器件区基底上形成至少一个第二伪栅极层；在所述基底上、第一伪栅极层的侧壁和顶部表面、以及第二伪栅极层的侧壁和顶部表面形成第一介质膜；采用第一平坦化工艺去除部分所述第一介质膜，直至暴露出第一伪栅极层的顶部表面，形成第一介质层；去除第一伪栅极层，在所述第一介质层内形成第一伪栅开口；在所述第一伪栅开口内形成第一栅极层。所述方法能够降低第一介质层顶部表面的凹陷，有利于提高第一介质层的隔离性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着技术节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，现有技术提供一种将金属栅极替代多晶硅栅极的解决方案。其中，后栅极(gate last)工艺为形成金属栅极的一个主要工艺。
然而，在后栅工艺的过程中，金属栅极的金属材料使得半导体结构中的介质层的隔离性能变差，从而影响半导体结构的性能。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够改善所述介质层的隔离性能。
为解决上述技术问题，本发明实施例提供一种半导体结构，包括：提供基底，所述基底包括：第二器件区和分别位于第二器件区两侧的第一器件区；在所述第一器件区基底上形成第一伪栅极层；在所述第二器件区基底上形成至少一个第二伪栅极层；在所述基底上、第一伪栅极层的侧壁和顶部表面、以及第二伪栅极层的侧壁和顶部表面形成第一介质膜；采用第一平坦化工艺去除部分所述第一介质膜，直至暴露出第一伪栅极层的顶部表面，形成第一介质层；去除第一伪栅极层，在所述第一介质层内形成第一伪栅开口；在所述第一伪栅开口内形成第一栅极层。
可选的，所述第一器件区基底上还具有第一鳍部和第一隔离层，所述第一隔离层的顶部表面低于第一鳍部的顶部表面，且覆盖第一鳍部的部分侧壁，所述第一伪栅极层位于第一隔离层上，且所述第一伪栅极层横跨所述第一鳍部，且覆盖第一鳍部的部分侧壁和顶部表面；所述第二器件区基底内具有阱区，所述阱区上具有第二隔离层，所述第二隔离层上具有所述第二伪栅极层。
可选的，当所述第二伪栅极层的材料为硅时，所述第二隔离层的厚度与第一隔离层的厚度相同，或者，所述第二隔离层的厚度大于第一隔离层的厚度；所述第一隔离层的厚度为：40纳米～100纳米。
可选的，当所述第二隔离层的厚度与第一隔离层的厚度相同时，所述第一隔离层和第二隔离层同时形成，所述第一隔离层和第二隔离层的形成步骤包括：在所述基底上形成隔离材料膜，去除第一器件区和第二器件区上部分隔离材料膜，在所述第一器件区基底上形成所述第一隔离层，在所述第二器件区基底上形成第二隔离层；所述第二隔离层的厚度为：40纳米～100纳米。
可选的，形成所述第一介质膜之后，还包括：去除第二伪栅极层，在所述第一介质层内形成第二伪栅开口；在所述第二伪栅开口内形成第二栅极层；所述第二栅极层的材料为金属，且所述第二隔离层的厚度大于第一隔离层的厚度。
可选的，当所述第二隔离层的厚度大于第一隔离层的厚度时，所述第一隔离层和第二隔离层的形成步骤包括：在所述基底上形成隔离材料膜，去除第一区器件区上部分隔离材料膜，在第一器件区基底上形成所述第一隔离层，在所述第二器件区基底上形成第二隔离层；所述第二隔离层的厚度为：120纳米～200纳米。
可选的，所述第二伪栅极层的个数为2个～200个时，相邻第二伪栅极层平行排列，且相邻第二伪栅极层之间的间距为：60纳米～120纳米。
可选的，所述第一器件区和第二器件区之间具有第一连接区和第二连接区，所述第一连接区基底上具有第二鳍部，所述第二连接区基底上具有第三鳍部。
可选的，形成第一介质膜之前，还包括：形成至少一个横跨第二鳍部的第三伪栅极层；所述第三伪栅极层的材料包括：硅。
可选的，所述第三伪栅极层的个数为2个～50个时，相邻第三伪栅极层平行排列，且相邻第三伪栅极层之间的间距为：60纳米～120纳米。
可选的，形成第一介质膜之前，还包括：形成至少一个横跨第三鳍部的第四伪栅极层；所述第四伪栅极层的材料包括：硅。
可选的，所述第四伪栅极层的个数为：2个～80个时，相邻第四伪栅极层平行排列，且相邻第四伪栅极层之间的间距为：60纳米～120纳米。
可选的，还包括：形成横跨第二鳍部的第一插塞；形成横跨第三鳍部的第二插塞；所述第二鳍部与第三鳍部沿垂直于第二鳍部的延伸方向上；所述第二伪栅极层与第二鳍部沿垂直或平行于所述第二鳍部的延伸方向上平行排列。
本发明还提供一种半导体结构，包括：基底，所述基底包括：第二器件区和分别位于第二器件区两侧的第一器件区；至少一个位于第二器件区基底上的第二伪栅极层；位于第一器件区基底上的第一栅极层；位于基底上的第一介质层，所述第一介质层覆盖第二伪栅极层和第一栅极层的侧壁，且暴露出第一栅极层的顶部表面。
可选的，所述第一器件区基底上还具有第一鳍部和第一隔离层，所述第一隔离层的顶部表面低于第一鳍部的顶部表面，且覆盖第一鳍部的部分侧壁，所述第一栅极层位于第一隔离层上，且所述第一栅极层横跨所述第一鳍部，且覆盖第一鳍部的部分侧壁和顶部表面；所述第二器件区基底内具有阱区，所述阱区上具有第二隔离层，所述第二隔离层上具有所述第二伪栅极层。
可选的，当所述第二伪栅极层的材料包括硅，且所述第二隔离层的厚度与第一隔离层的厚度相同时，所述第一隔离层的厚度为：40纳米～100纳米，所述第二隔离层的厚度为：40纳米～100纳米。
可选的，当所述第二伪栅极层的材料为硅，且所述第二隔离层的厚度大于第一隔离层的厚度时，所述第一隔离层的厚度为：40纳米～100纳米，所述第二隔离层的厚度为：120纳米～200纳米。
可选的，所述第二伪栅极层的个数为2个～200个时，相邻第二伪栅极层平行排列，且相邻第二伪栅极层之间的间距为：60纳米～120纳米。
可选的，所述第一器件区和第二器件区之间还具有第一连接区，所述第一连接区基底上还包括至少一个第三伪栅极层。
可选的，所述第一器件和第二器件区之间还具有与第一连接区相对的第二连接区，第二连接区基底上还包括：至少一个第四伪栅极层。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，在所述第二器件区基底上形成第二伪栅极层，使得第二器件区基底上的器件密度与第一器件区的第一伪栅极层的器件密度相近。在后续采用第一平坦化工艺去除部分所述第一介质膜时，所述第一平坦化工艺对第一器件区和第二器件区第一介质膜的平坦化速率均一，使得第一平坦化第一介质膜之后，第一器件区和第二器件区第一介质层的顶部平整。后续形成第一栅极层时，能够减少第一栅极层材料残留在第一介质层的顶部表面，有利于降低因第一栅极层材料的残留导致第一介质层的顶部漏电，提高第一介质层的隔离性能。
进一步，所述第二器件区基底内还具有阱区，所述阱区上具有第二隔离层，第二隔离层上具有第二伪栅极层。由于所述第二伪栅极层的材料为半导体材料硅，因此，能够降低第二伪栅极层对阱区的干扰，有利于提高半导体器件的性能。
进一步，所述第二器件区基底内还具有阱区，所述阱区上具有第二隔离层，第二隔离层上具有第二栅极层。尽管第二栅极层的材料为金属，由于第二隔离层的厚度较厚，使得所述阱区受第二栅极层的干扰较小，有利于提高半导体器件的性能。
进一步，所述第一器件区和第二器件区之间还具有第一连接区，所述第一连接区基底上还包括至少一个第三伪栅极层，使得第一连接区基底上器件的密度与第一器件区的第一伪栅极层的器件密度相近。
进一步，所述第一器件区和第二器件区之间还具有与第一连接区相对的第二连接区，所述第二连接区基底上包括至少一个第四伪栅极层，使得第二连接区基底上器件的密度与第一器件区的第一伪栅极层的器件密度更加相近。
进一步，所述第二鳍部与第三鳍部沿垂直于第二鳍部的延伸方向上平行排列，使得所述半导体结构在使用过程中，电流在第二鳍部与第二器件区之间流动时，电流的流经通道的横截面积较大，且电流在第三鳍部与第二器件区之间流动时，电流的流经通道的横截面积也较大，因此，所述第二鳍部和第三鳍部与所述基底的接触电阻较小，能够降低半导体结构产生的热量，从而降低所述半导体结构的自加热效应，进而能够改善半导体结构性能。
进一步，半导体器件在正常工作状态下，所述第二伪栅极层与第二鳍部沿垂直于第二鳍部的延伸方向上平行排列，使得第二伪栅极层受电流的干扰较小，有利于提高半导体器件的性能。
附图说明
图1和图2是一种半导体结构的结构示意图；
图3至图16是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
半导体结构存在诸多问题，例如：介质层的隔离性能较差。
现结合一种半导体结构，分析介质层的隔离性能较差的原因：
图1和图2是一种半导体结构示意图。
请参考图1和图2，图2是图1沿NN1线的剖面示意图，图1是图2的俯视图，提供基底(图中未标出)，所述基底包括连接区Ⅰ和分别位于连接区Ⅰ两侧的器件区Ⅱ，所述器件区Ⅱ中具有伪栅极层102，所述伪栅极层102的顶部具有掩膜层(图中未示出)；位于所述连接区Ⅰ基底中的阱区110；分别位于所述阱区110两侧基底上的鳍部101，所述鳍部101沿鳍部101的延伸方向上进行平行排列；位于所述鳍部101顶部表面的外延层130；位于基底上的介质层131，所述介质层131的顶部表面暴露出伪栅极层102的顶部表面。
然而，采用上述方法制备的半导体结构性能较差，原因在于：
上述方法中，所述介质层131的形成步骤包括：在所述基底上、伪栅极层102的侧壁、以及掩膜层的顶部表面形成介质膜；采用第一平坦化工艺去除部分所述介质膜，直至暴露出伪栅极层102的顶部表面，形成所述介质层131。在所述第一平坦化工艺过程中，所述伪栅极层102的顶部的掩膜层也被去除。所述掩膜层的材料包括：氮化硅，而所述介质膜的材料包括：氧化硅，因此，所述掩膜层的密度和硬度较介质膜的密度和硬度大，使得所述第一平坦化工艺对介质膜的去除速率大于对掩膜层的去除速率。并且，伪栅极层102之间的距离较远，且所述伪栅极层102之间基底上器件密度较小，使得所述第一平坦化工艺之后，位于伪栅极层102之间连接区Ⅰ上的介质层131的顶部凹陷较严重。
形成所述介质层131之后，还包括：去除所述伪栅极层102，在所述介质层131内形成伪栅开口；在所述伪栅开口内形成栅极层。所述栅极层的形成步骤包括：在所述伪栅开口内以及介质层131上形成金属材料层；采用第二平坦化工艺去除部分所述金属材料层，直至暴露出介质层131的顶部表面，形成所述栅极层。由于所述第一连接区Ⅰ介质层131的顶部凹陷，使得形成所述栅极层之后，部分金属材料层残留在介质层131顶部凹陷处，使得晶体管易在介质层131顶部凹陷处发生漏电，不利于提高介质层131的隔离性能。
为解决所述技术问题，本发明提供了一种半导体结构，包括：在形成第一介质膜之前，在所述第二器件区基底上形成至少一个第二伪栅极层，使得第二器件区基底上的器件密度与第一器件区的第一伪栅极层的器件密度相近。在后续采用第一平坦化工艺去除部分所述第一介质膜时，所述第一平坦化工艺对第一器件区和第二器件区第一介质膜的平坦化速率均一，使得所形成的第一介质层的顶部较平整，有利于提高第一介质层的隔离性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图16是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图3，提供初始基底200，所述初始基底200包括第二器件区A和分别位于所述第二器件区A两侧的第一器件区B。
在本实施例中，所述第二器件区A和第一器件区B之间具有第一连接区C1和第二连接区C2。在其他实施例中，仅包括第二器件区和分别位于所述第二器件区两侧的第一器件区。
所述第一器件区B用于后续形成第一伪栅极层，所述第一伪栅极层用于后续形成第一栅极层；所述第二器件区A用于后续形成第二伪栅极层，所述第二伪栅极层使得第二器件区A的器件密度与第一器件区B第一伪栅极层的器件密度相近；所述第一连接区C1和所述第二连接区C2用于实现后续形成的阱区与外部电路的电连接。
在本实施例中，所述第一连接区C1还用于后续形成第三伪栅极层，所述第三伪栅极层使得第一连接区C1的器件密度与第一器件区B第一伪栅极层的器件密度相近；所述第二连接区C2还用于后续形成第四伪栅极层，所述第四伪栅极层用于使得第二连接区C2的器件密度与第一器件区B第一伪栅极层的器件密度相近。
本实施例中，所述初始基底200的材料为硅。在其他实施例中，所述初始基底的材料包括：锗或硅锗。
在所述初始基底200上形成图形层(图中未示出)。
在本实施例中，所述图形层暴露出部分所述第一器件区B、所述第一连接区C1和第二连接区C2部分初始基底200的表面。在其他实施例中，所述图形层仅暴露出第一器件区的部分初始基底的表面。
在本实施例中，所述图形层的材料为氮化硅。在其他实施例中，所述图形层的材料包括：氮氧化硅。
请参考图4，以所述图形层为掩膜，对所述初始基底200进行刻蚀，形成基底201，位于第一器件区B基底201上的第一鳍部250、位于所述第一连接区C1基底201上的第二鳍部202以及位于所述第二连接区C2基底201上的第三鳍部203，所述第二鳍部202与第三鳍部203沿垂直于第二鳍部202的延伸方向上平行排列。
所述第二鳍部202的延伸方向为所述第二鳍部202的长边方向(Y方向)；所述第二鳍部202与所述第三鳍部203的排列方向为第二鳍部202中心与所述第三鳍部203中心的连线方向(X方向)。
在本实施例中，以所述第二鳍部202的个数为5个为例进行说明。所述第二鳍部202的排列方向为垂直于第二鳍部202的延伸方向。
在本实施例中，以所述第三鳍部203的个数为：5个为例进行说明。所述第三鳍部203的排列方向为垂直于第三鳍部203的延伸方向。
在本实施例中，所述基底201、第一鳍部250、第二鳍部202和第三鳍部203的材料为硅。在其他实施例中，所述基底、第一鳍部、第二鳍部和第三鳍部的材料包括：锗或硅锗。
以所述图形层为掩膜，对所述初始基底200进行刻蚀的工艺包括：各向异性干法刻蚀工艺。所述各向异性干法刻蚀工艺具有较强的方向性，且具有很好的剖面控制，使得第一鳍部250、第二鳍部202和第三鳍部203与基底201形貌良好。
在本实施例中，所述第一鳍部250与所述第二鳍部202和第三鳍部203在沿第二鳍部202的延伸方向上平行排列。
请参考图5和图6，图6是图5沿切割线B-B1的剖视图，在所述基底201中形成阱区204。
所述阱区204位于所述第一器件区B、第二器件区A、第一连接区C1和第二连接区C2基底201中。所述阱区204作为电阻，后续通过第二鳍部202和第三鳍部203实现阱区204与外部电路的电连接。
在本实施例中，在所述基底201中形成阱区204的步骤包括：对所述基底201进行离子注入工艺，形成所述阱区204，所述阱区204内具有掺杂离子。
所述掺杂离子的导电类型与晶体管的类型相关，具体的，所述晶体管为NMOS晶体管时，所述掺杂离子为P型离子，如：硼离子；晶体管的类型为PMOS晶体管时，所述掺杂离子为N型离子，如：磷离子或者砷离子。所述掺杂离子用于调节所形成晶体管的电阻。
由于所述第二鳍部202与第三鳍部203沿第二鳍部202的延伸方向上平行排列，因此，晶体管在工作状态下，电流在所述第二鳍部202与阱区204之间，以及第三鳍部203与阱区204之间进行传导时，电流流经通道的横截面积较大，从而能够降低第二鳍部202与阱区204之间的接触电阻，以及降低第三鳍部203与阱区204之间的接触电阻，从而减少第二鳍部202与阱区204，第三鳍部203与阱区204接触区域的自加热效应，有利于提高晶体管的性能。
形成所述阱区204之后，还包括：在第一器件区B基底201上形成第一隔离层；在所述第二器件区A基底201上形成第二隔离层；在所述第二隔离层上形成第二伪栅极层。
在本实施例中，所述第二伪栅极层的材料为硅，所述第一隔离层的厚度小于第二隔离层的厚度，所述第一隔离层和第二隔离层的形成步骤包括：在所述基底201上形成隔离材料膜；去除第一器件区B、第一连接区C1和第二连接区C2基底201上部分隔离材料膜，在第一器件区B、第一连接区C1和第二连接区C2基底201上形成第一隔离层，在第二器件区A基底201上形成第二隔离层。具体请参考图7至图8。
请参考图7，形成所述阱区204之后，在所述基底201上形成隔离材料膜205，所述隔离材料膜205覆盖第一鳍部250、第二鳍部202和第三鳍部203的侧壁和顶部表面。
在本实施例中，所述隔离材料膜205的材料为氧化硅。在其他实施例中，所述隔离材料膜的材料包括：氮氧化硅。
所述隔离材料膜205的形成工艺包括：流体化学气相沉积工艺。采用流体化学气相沉积工艺形成的隔离材料膜205易于填充第一鳍部250、第二鳍部202、以及第三鳍部203之间的间隙，所述隔离材料膜205均匀致密，使得所述隔离材料膜205的隔离性能较好。
在本实施例中，隔离材料膜205的厚度为：120纳米～200纳米。
请参考图8，去除第一器件区B、第一连接区C1和第二连接区C2上部分所述隔离材料膜205，在第一器件区B、第一连接区C1和第二连接区C2基底201上形成第一隔离层206，所述第一隔离层206的顶部表面低于第一鳍部250、第二鳍部202和第三鳍部203的顶部表面，且覆盖第一鳍部250、第二鳍部202和第三鳍部203的部分侧壁，在所述第二器件区A基底201上形成第二隔离层226。
在本实施例中，去除第一器件区B、第一连接区C1和第二连接区C2部分所述隔离材料膜205的工艺为湿法刻蚀工艺。在其他实施例中，去除第一器件区、第一连接区和第二连接区部分所述隔离材料膜的工艺包括：干法刻蚀工艺。
所述第一隔离层206用于实现第一器件区B、第一连接区C1和第二连接区C2基底201上半导体器件之间的电隔离。所述第二隔离层226用于实现第二器件区A基底201上半导体器件之间的电隔离。
所述第一隔离层206的厚度为：40纳米～100纳米。所述第二隔离层226的厚度为：120纳米～200纳米。
选择所述第二隔离层226的厚度的意义在于：若所述第二隔离层226的厚度小于120纳米，使得后续在第二隔离层226上形成的第二伪栅极层到阱区204的距离较近，使得阱区204受第二伪栅极层的干扰较大，不利于提高半导体器件的性能；若所述第二隔离层226的厚度大于200纳米，使得去除第一器件区B、第一连接区C1和第二连接区C2上的隔离材料膜205的难度较大。
在其他实施例中，所述第三伪栅极层的材料为硅，所述第一隔离层的厚度与第二隔离层的厚度相同，所述第一隔离层和第二隔离层同时形成，所述第一隔离层和第二隔离层的形成步骤包括：去除第一器件区、第二器件区、第一连接区和第二连接区基底上的部分隔离材料膜，在第一器件区、第一连接区和第二连接区基底上形成第一隔离层，在第二器件区基底上形成第二隔离层。所述第一隔离层的厚度为：40纳米～100纳米，所述第二隔离层的厚度为：40纳米～100纳米。
请参考图9和图10，图10是图9沿切割线CC1的剖视图，形成第一隔离层206和第二隔离层226之后，在所述第二器件区A第二隔离层226上形成第二伪栅极层207；形成横跨所述第二鳍部202的第三伪栅极层208；形成横跨所述第三鳍部203的第四伪栅极层209；形成横跨第一鳍部250的第一伪栅极层260。
在本实施例中，所述第二隔离层226的厚度为：120纳米～200纳米，所述第二隔离层226的厚度较厚，所述第二伪栅极层207位于第二隔离层226上，使得掺杂区204到第二伪栅极层207的距离较远，且所述第二伪栅极层207的材料为硅，硅为半导体材料，因此，有利于降低阱区204受第二伪栅极层207的干扰，提高半导体器件的性能。
在其他实施例中，所述第二隔离层的厚度为：40纳米～100纳米，尽管第二伪栅极层到掺杂区的距离相对较近，但是，所述第二伪栅极层的材料为硅，硅为半导体材料，因此，有利于降低阱区受第二伪栅极层的干扰，提高半导体器件的性能。
所述第一伪栅极层260用于后续形成第一栅极层。
所述第二伪栅极层207用于降低第二器件区A基底201上器件的密度与第一器件区B基底201上的第一伪栅极层260的器件密度的差异，有利于降低后续第一平坦化工艺对第一器件区B和第二器件区A上的第一介质膜的平坦化速率的差异，使得第一平坦化工艺之后，所形成的第一介质层的顶部表面平整。
在本实施例中，还包括：在第一连接区C1基底201上所述第三伪栅极层208。所述第三伪栅极层208使得第一连接区C1上的器件密度与第一器件区B的第一伪栅极层260的器件密度相近，则在后续采用第一平坦化工艺去除部分所述第一介质膜时，所述第一平坦化工艺对第一器件区B和第一连接区C1的平坦化速率均一，使得所述第一平坦化工艺之后，第一器件区B和第一连接区C1所形成的第一介质层的顶部表面平整。
在本实施例中，还包括：在第二连接区C2基底201上形成第四伪栅极层209。所述第四伪栅极层209使得第二连接区C2上的器件密度与第一器件区B的第一伪栅极层260的器件密度相近，则在后续采用第一平坦化工艺去除部分所述第一介质膜时，所述第一平坦化工艺对第一器件区B和第二连接区C2的平坦化速率均一，使得所述第一平坦化工艺之后，第一器件区B和第二连接区C2所形成的第一介质层的顶部表面平整。
在其他实施例中，仅形成第二伪栅极层，所述第二伪栅极层使得第二器件区基底上的器件密度与第一器件区基底上的第一伪栅极层的器件密度相对接近。
在本实施例中，所述第二伪栅极层207与第二鳍部202沿垂直于所述第二鳍部202的延伸方向平行排列。在其他实施例中，所述第二伪栅极层与第二鳍部沿平行于所述第二鳍部的延伸方向上平行排列。
在本实施例中，所述第二伪栅极层207与第二鳍部202沿垂直于所述第二鳍部202的延伸方向上平行排列，使得阱区204受到第二伪栅极层207的电磁干扰效应较弱，有利于降低噪音，提高半导体器件的性能。
在本实施例中，所述第一伪栅极层260、第二伪栅极层207、第三伪栅层208、第四伪栅层209同时形成，所述第一伪栅极层260、第二伪栅极层207、第三伪栅层208、第四伪栅层209的形成步骤包括：形成覆盖所述第一鳍部250、第二鳍部202、第三鳍部203侧壁和顶部表面，以及所述第二器件区A基底201上的伪栅介质膜以及位于伪栅介质膜上的伪栅极膜；对所述伪栅介质膜和伪栅极膜进行图形化，形成横跨第一鳍部250的第一伪栅极层260、位于所述第二器件区A基底201上的第二伪栅极层207，横跨所述第二鳍部202的第三伪栅极层208，横跨所述第三鳍部203的第四伪栅极层209。
在本实施例中，对所述伪栅介质膜和伪栅极膜进行图形化的步骤包括：在所述伪栅介质膜和伪栅极膜上形成图形化的掩膜层，所述掩膜层暴露出部分伪栅极膜的顶部表面；以所述图形化的掩膜层为掩膜，对所述伪栅介质膜和伪栅极膜进行刻蚀，形成所述第一伪栅极层260、第二伪栅极层207、第三伪栅极层208和第四伪栅极层209。
在本实施例中，以所述图形化的掩膜层为掩膜，对所述伪栅介质膜和伪栅极膜进行刻蚀的工艺为干法刻蚀工艺。在其他实施例中，以所述图形化的掩膜层为掩膜，对所述伪栅介质膜和伪栅极膜进行刻蚀的工艺为湿法刻蚀工艺。
所述伪栅介质膜的材料为氧化硅。在本实施例中，所述伪栅极膜的材料为硅。在其他实施例中，所述伪栅极膜的材料包括：锗或硅锗。
在本实施例中，所述掩膜层的材料为氮化硅。所述掩膜层的形成工艺包括：化学气相沉积工艺。在本实施例中，第二伪栅极层207的个数为：1个～200个，第二伪栅极层207的个数大于1个时，相邻第二伪栅极层平行排列，且相邻第二伪栅极层207之间的间距为60纳米～120纳米。
在其他实施例中，所述第二伪栅极层的个数大于200个。
在本实施例中，所述第三伪栅极层208的个数为1个～50个，第三伪栅极层208的个数大于1个时，相邻第三伪栅极层208平行排列，且相邻第三伪栅极层208之间的间距为60纳米～120纳米。
在其他实施例中，所述第三伪栅极层的个数大于50个。
所述第三伪栅极层208还用于后续形成第三栅极层，所述第三伪栅极层208的个数决定后续形成的第三栅极层的个数，相邻第三伪栅极层208之间的间距决定后续形成的相邻第三栅极层之间的间距。
在第四伪栅极层209的个数为1个～80个，第四伪栅极层209的个数大于1个时，相邻第四伪栅极层209平行排列，且相邻第四伪栅极层209之间的间距为60纳米～120纳米。
在其他实施例中，所述第四伪栅极层的个数大于80个。
所述第四伪栅极层209还用于后续形成第四栅极层，所述第四伪栅极层209的个数决定后续形成的第四栅极层的个数，相邻第四伪栅极层209之间的间距决定后续形成的相邻第四栅极层之间的间距。
请参考图11和图12，图11是图11沿切割线DD1的剖视图，在所述第一伪栅极层260两侧的第一鳍部250内形成第一外延层270；在所述第三伪栅极层208两侧的第二鳍部202中形成第二外延层210；在所述第四伪栅极层209两侧的第三鳍部203中形成第三外延层211。
所述第一外延层270、第二外延层210与第三外延层211的材料与晶体管的类型相关。具体的，所述晶体管的类型为NMOS晶体管时，所述第一外延层270、第二外延层210与第三外延层211的材料包括：碳化硅或者硅，所述晶体管的类型为PMOS晶体管时，所述第一外延层270、第二外延层210与第三外延层211的材料包括：硅锗或者硅。
在本实施例中，通过外延生长工艺形成所述第一外延层270、第二外延层210和第三外延层211，并在所述外延生长的过程中，对所述第一外延层270、第二外延层210和第三外延层211进行原位掺杂，在所述第一外延层270、第二外延层210和第三外延层211中掺入掺杂离子。
所述掺杂离子的导电类型与晶体管的类型有关。具体的，所述晶体管为NMOS晶体管时，所述掺杂离子为N型离子，如：磷离子或者砷离子；所述晶体管为PMOS晶体管时，所述掺杂离子为P型离子，如：硼离子。
请参考图13，在所述基底201上形成第一介质层212，所述第一介质层212的顶部表面暴露出第一伪栅极层260的顶部表面。
需要说明的是，图13是在图11基础上的结构示意图。
所述第一介质层212的形成步骤包括：在所述基底201、第一伪栅极层260、第二伪栅极层207、第三伪栅极层208和第四伪栅极层209的顶部表面和侧壁形成第一介质膜；采用第一平坦化工艺去除部分所述第一介质膜，直至暴露出第一伪栅极层260的顶部表面，形成所述第一介质层212。
所述第一介质膜的材料包括：氧化硅，相应的，所述第一介质层212的材料包括：氧化硅。
在本实施例中，由于第一伪栅极层260的顶部表面具有掩膜层，所述掩膜层的材料为氮化硅，所述掩膜层的密度大于第一介质膜的密度。在所述第一平坦化工艺过程中，所述第二伪栅极层207、第三伪栅极层208、第四伪栅极层209使得第二器件区A、第一连接区C1和第二连接区C2基底201上的器件密度与第一器件区B基底201上的第一伪栅极层260的器件密度相近，使得第一平坦化工艺去除部分第一介质膜时，所述第一平坦化工艺对第一器件区B、第二器件区A、第一连接区C1和第二连接区C2第一介质膜的平坦化速率均一，使得所述第一平坦化工艺之后，第一器件区B、第二器件区A、第一连接区C1和第二连接区C2第一介质层212的顶部表面平整，有利于提高第一介质层212的隔离性能。
在其他实施例中，所述基底仅包括第一器件区和第二器件区，所述第一器件区上具有第一伪栅极层，所述第二器件区基底上具有第二伪栅极层，所述第二伪栅极层使得第二器件区基底上的器件密度与第一器件区上的第一伪栅极层的器件密度相近。
请参考图14，形成所述第一介质层212之后，去除第一伪栅极层260(如图13所示)，形成第一伪栅开口(图中未标出)；在所述第一伪栅开口内形成第一栅极层213。
在本实施例中，还包括：去除第三伪栅极层208(如图13所示)，在第一介质层212内形成第三伪栅开口(图中未标出)；在第三伪栅开口内形成第三栅极层214；去除第四伪栅极层209(如图13所示)，在第一介质层212内形成第四伪栅开口(图中未标出)；在所述第四伪栅开口内形成第二栅极层215。
在其他实施例中，仅去除第一伪栅极层，形成第一伪栅开口；在所述第一伪栅开口内形成第一栅极层；或者，还包括：去除第二伪栅极层，在第一介质层内形成第二伪栅开口；在所述第二伪栅开口内形成第二栅极层。
去除第一伪栅极层260、第三伪栅极层208和第四伪栅极层209的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺。
在本实施例中，所述第一栅极层213、所述第三栅极层214和第四栅极层215同时形成，所述第一栅极层213、所述第三栅极层214和第四栅极层215的形成步骤包括：在所述第一伪栅开口、第三伪栅开口、第四伪栅开口内以及第一介质层212上形成栅极膜；采用第二平坦化工艺去除部分栅极膜，直至暴露出第一介质层212的顶部表面，在第一伪栅开口内形成第一栅极层213，在第三伪栅开口内形成第三栅极层214，在第四伪栅开口内形成第四栅极层215。
所述栅极膜的材料为金属，例如：钨。
在其他实施例中，还包括：去除第二伪栅极层，在所述第一介质层内形成第二伪栅开口；在所述第二伪栅开口内形成第二栅极层。所述第一栅极层、第二栅极层、第三栅极层和第四栅极层同时形成，所述第一栅极层、所述第二栅极层、所述第三栅极层和第四栅极层的形成步骤包括：在所述第一伪栅开口、第二伪栅开口、第三伪栅开口、第四伪栅开口内以及第一介质层上形成栅极膜；采用第二平坦化工艺去除部分栅极膜，直至暴露出第一介质层的顶部表面，在第一伪栅开口内形成第一栅极层，在第二伪栅开口内形成第二栅极层，在第三伪栅开口内形成第三栅极层，在第四伪栅开口内形成第四栅极层。
在其他实施例中，当所述第二栅极层的材料为金属时，所述第二隔离层的厚度为：120纳米～200纳米。尽管所述第二栅极层的材料为金属，所述第二隔离层的厚度较厚，使得第二栅极层距离掺杂区的距离较远，使得掺杂区受第二栅极层的干扰较小，有利于提高半导体器件的性能。
形成所述栅极膜之前，还包括：在第一伪栅开口、第三伪栅开口和第四伪栅开口底部顶层栅介质层。所述栅介质层的材料为高K介质材料，所述高K介质材料指的是介电常数大于3.9的材料，例如：HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
所述第二平坦化工艺包括：化学机械研磨工艺。
在所述第二平坦化工艺过程中，由于所述第一介质层212的顶部表面平整，因此，所述栅极膜的材料在第一介质层212的顶部表面残留量较少，有利于防止栅极膜材料的残留带来第一介质层212的漏电，提高第一介质层212的隔离性能。
所述第三栅极层214的个数是由第三伪栅极层208的个数所决定，所述第三栅极层214的个数为：1个～50个，第三栅极层214的个数大于1个时，相邻第三栅极层214平行排列，相邻第三栅极层214之间的间距是由第三伪栅极层208之间的间距所决定，因此，相邻第三栅极层214之间的间距为：60纳米～120纳米。
所述第四栅极层215的个数是由第四伪栅极层209的个数所决定，所述第四栅极层215的个数为：1个～80个，第四栅极层215的个数大于1个时，相邻第四相邻第三栅极层215平行排列，相邻第四栅极层215之间的间距是由第四伪栅极层209之间的间距所决定，因此，相邻第四栅极层215之间的间距为：60纳米～120纳米。
请参考图15和图16，图16是图15沿切割线EE1的剖面图，在所述第一介质层212、第一栅极层213、第三栅极层214和第四栅极层215上形成第二介质层216；在所述第一连接区C1的第一介质层212和第二介质层216内形成第一接触孔(图中未标出)，所述第一接触孔的底部暴露出第二外延层210的顶部表面；在所述第二连接区C2的第一介质层212和第二介质层216内形成第二接触孔(图中未标出)，所述第二接触孔的底部暴露出第三外延层211的顶部表面；在所述第一接触孔内形成第一插塞217；在所述第二接触孔内形成第二插塞218。
所述第二介质层216的材料包括：氧化硅，所述第二介质层216的形成工艺包括：化学气相沉积工艺。
在本实施例中，所述第一接触孔和第二接触孔的形成工艺为干法刻蚀工艺。在其他实施例中，所述第一接触孔和第二接触孔的形成工艺包括湿法刻蚀工艺。
在本实施例中，所述第一接触孔和第二接触孔同时形成。在其他实施例中，形成第一接触孔之后，形成第二接触孔；或者，形成第一接触孔之前，形成第二接触孔。
在本实施例中，所述第一插塞217和第二插塞218同时形成，所述第一插塞217和第二插塞218的形成步骤包括：在所述第一接触孔和第二接触孔内、以及第二介质层216上形成金属材料层；采用第三平坦化工艺去除所述金属材料层，直至暴露出第二介质层216的顶部表面，在第一接触孔内形成第一插塞217，在第二接触孔内形成第二插塞218。
所述金属材料层的形成工艺包括：化学气相沉积工艺。
在本实施例中，所述金属材料层的材料为钨，相应的，所述第一插塞217和第二插塞218的材料为钨。在其他实施例中，所述金属材料层的材料包括：铜，相应的，所述第一插塞和第二插塞的材料为铜。
所述第三平坦化工艺包括：化学机械研磨工艺。
本发明还提供一种半导体结构，请参考图和图15和图16，包括：基底201，所述基底201包括：第二器件区A和分别位于第二器件区A两侧的第一器件区B；至少一个位于第二器件区A基底201上的第二伪栅极层207；位于第一器件区B基底201上的第一栅极层213；位于基底201上的第一介质层212，所述第一介质层212覆盖第一栅极层213的侧壁，且暴露出第一栅极层213的顶部表面。
所述第一器件区B基底201上还具有第一鳍部250，所述第一伪栅极层213横跨所述第一鳍部250和第一隔离层206，所述第一隔离层206的顶部表面低于第一鳍部250的顶部表面，且覆盖第一鳍部250的部分侧壁，所述第一栅极层213位于第一隔离层206上，且所述第一栅极层213横跨所述第一鳍部250，且覆盖部分第一鳍部250的部分侧壁和顶部表面；所述第二器件区A基底201内阱区204，所述阱区204上具有第二隔离层226，所述第二隔离层226上具有所述第二伪栅极层207。
所述第二伪栅极层207的材料包括硅，且所述第二隔离层226的厚度与第一隔离层206的厚度相同时，所述第一隔离层206的厚度为：40纳米～100纳米，所述第二隔离层226的厚度为：40纳米～100纳米；或者，所述第二伪栅极层207的材料包括硅，且所述第二隔离层226的厚度大于第一隔离层206的厚度时，所述第一隔离层206的厚度为：40纳米～100纳米，所述第二隔离层226的厚度为：120纳米～200纳米。
在本实施例中，所述第二伪栅极层207的个数为：1个～200个，所述第二伪栅极层207的个数大于1个时，相邻第二伪栅极层207平行排列，且相邻第二伪栅极层207之间的间距为：60纳米～120纳米。
在本实施例中，所述第二器件区和第一器件区之间具有第一连接区C1和第二连接区C2。在其他实施例中，所述基底仅包括第一器件区和第二器件区。
在本实施例中，第一连接区C1基底201上具有至少一个第三伪栅极层208(见图13)；第二连接区C2基底201上具有至少一个第四伪栅极层209。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括：第二器件区和分别位于第二器件区两侧的第一器件区；
在所述第一器件区基底上形成第一伪栅极层；
在所述第二器件区基底上形成至少一个第二伪栅极层；
所述第一器件区和第二器件区之间具有第一连接区和第二连接区，所述第一连接区基底上具有第二鳍部，所述第二连接区基底上具有第三鳍部，所述第二伪栅极层与第二鳍部沿垂直于所述第二鳍部的延伸方向上平行排列；
在所述基底上、第一伪栅极层的侧壁和顶部表面、以及第二伪栅极层的侧壁和顶部表面形成第一介质膜；
采用第一平坦化工艺去除部分所述第一介质膜，直至暴露出第一伪栅极层的顶部表面，形成第一介质层；
去除第一伪栅极层，在所述第一介质层内形成第一伪栅开口；
在所述第一伪栅开口内形成第一栅极层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一器件区基底上还具有第一鳍部和第一隔离层，所述第一隔离层的顶部表面低于第一鳍部的顶部表面，且覆盖第一鳍部的部分侧壁，所述第一伪栅极层位于第一隔离层上，且所述第一伪栅极层横跨所述第一鳍部，且覆盖第一鳍部的部分侧壁和顶部表面；所述第二器件区基底内具有阱区，所述阱区上具有第二隔离层，所述第二隔离层上具有所述第二伪栅极层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，当所述第二伪栅极层的材料为硅时，所述第二隔离层的厚度与第一隔离层的厚度相同，或者，所述第二隔离层的厚度大于第一隔离层的厚度；所述第一隔离层的厚度为：40纳米～100纳米。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，当所述第二隔离层的厚度与第一隔离层的厚度相同时，所述第一隔离层和第二隔离层同时形成，所述第一隔离层和第二隔离层的形成步骤包括：在所述基底上形成隔离材料膜，去除第一器件区和第二器件区上部分隔离材料膜，在所述第一器件区基底上形成所述第一隔离层，在所述第二器件区基底上形成第二隔离层；所述第二隔离层的厚度为：40纳米～100纳米。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述第一介质膜之后，还包括：去除第二伪栅极层，在所述第一介质层内形成第二伪栅开口；在所述第二伪栅开口内形成第二栅极层；所述第二栅极层的材料为金属，且所述第二隔离层的厚度大于第一隔离层的厚度。
6.如权利要求3或5所述的半导体结构的形成方法，其特征在于，当所述第二隔离层的厚度大于第一隔离层的厚度时，所述第一隔离层和第二隔离层的形成步骤包括：在所述基底上形成隔离材料膜，去除第一区器件区上部分隔离材料膜，在第一器件区基底上形成所述第一隔离层，在所述第二器件区基底上形成第二隔离层；所述第二隔离层的厚度为：120纳米～200纳米。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二伪栅极层的个数为：2个～200个时，相邻第二伪栅极层平行排列，且相邻第二伪栅极层之间的间距为：60纳米～120纳米。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成第一介质膜之前，还包括：形成至少一个横跨第二鳍部的第三伪栅极层；所述第三伪栅极层的材料包括：硅。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第三伪栅极层的个数为2个～50个时，相邻第三伪栅极层平行排列，且相邻第三伪栅极层之间的间距为：60纳米～120纳米。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成第一介质膜之前，还包括：形成至少一个横跨第三鳍部的第四伪栅极层；所述第四伪栅极层的材料包括：硅。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第四伪栅极层的个数为2个～80个时，相邻第四伪栅极层平行排列，且相邻第四伪栅极层之间的间距为：60纳米～120纳米。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：形成横跨第二鳍部的第一插塞；形成横跨第三鳍部的第二插塞；所述第二鳍部与第三鳍部沿垂直于第二鳍部的延伸方向上平行排列。
13.一种半导体结构，其特征在于，包括：
基底，所述基底包括：第二器件区和分别位于第二器件区两侧的第一器件区；
至少一个位于第二器件区基底上的第二伪栅极层；
位于第一器件区基底上的第一栅极层；
位于基底上的第一介质层，所述第一介质层覆盖第二伪栅极层和第一栅极层的侧壁，且暴露出第一栅极层的顶部表面；
所述第一器件区和第二器件区之间具有第一连接区和第二连接区，所述第一连接区基底上具有第二鳍部，所述第二连接区基底上具有第三鳍部，所述第二伪栅极层与第二鳍部沿垂直于所述第二鳍部的延伸方向上平行排列。
14.如权利要求13所述的半导体结构，其特征在于，所述第一器件区基底上还具有第一鳍部和第一隔离层，所述第一隔离层的顶部表面低于第一鳍部的顶部表面，且覆盖第一鳍部的部分侧壁，所述第一栅极层位于第一隔离层上，且所述第一栅极层横跨所述第一鳍部，且覆盖第一鳍部的部分侧壁和顶部表面；所述第二器件区基底内具有阱区，所述阱区上具有第二隔离层，所述第二隔离层上具有所述第二伪栅极层。
15.如权利要求14所述的半导体结构，其特征在于，当所述第二伪栅极层的材料包括硅，且所述第二隔离层的厚度与第一隔离层的厚度相同时，所述第一隔离层的厚度为：40纳米～100纳米，所述第二隔离层的厚度为：40纳米～100纳米。
16.如权利要求14所述的半导体结构，其特征在于，当所述第二伪栅极层的材料为硅，且所述第二隔离层的厚度大于第一隔离层的厚度时，所述第一隔离层的厚度为：40纳米～100纳米，所述第二隔离层的厚度为：120纳米～200纳米。
17.如权利要求13所述的半导体结构，其特征在于，所述第二伪栅极层的个数为2个～200个时，相邻第二伪栅极层平行排列，且相邻第二伪栅极层之间的间距为：60纳米～120纳米。
18.如权利要求13所述的半导体结构，其特征在于，所述第一器件区和第二器件区之间还具有第一连接区，所述第一连接区基底上还包括至少一个第三伪栅极层。
19.如权利要求18所述的半导体结构，其特征在于，所述第一器件和第二器件区之间还具有与第一连接区相对的第二连接区，第二连接区基底上还包括：至少一个第四伪栅极层。
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