KR20200050846A - 수직 전계 효과 트랜지스터 및 핀형 전계 효과 트랜지스터를 포함하는 집적 회로 장치 및 그 제조 방법 - Google Patents

수직 전계 효과 트랜지스터 및 핀형 전계 효과 트랜지스터를 포함하는 집적 회로 장치 및 그 제조 방법 Download PDF

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KR20200050846A
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gate structure
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drain region
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송승현
정영채
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Abstract

집적도가 향상된 집적 회로 장치 및 그 제조 방법이 제공된다. 집적 회로 장치는, 기판의 상면에 수직한 수직 방향에서 기판으로부터 돌출되는 채널 영역, 제1 소오스/드레인 영역 및 제2 소오스/드레인 영역, 및 채널 영역의 양 측면 상에 배치되는 게이트 구조체를 포함하고, 제1 소오스/드레인 영역은 채널 영역과 수직적으로 중첩되고, 제1 소오스/드레인 영역은 채널 영역의 제1 부분과 접촉하며, 제2 소오스/드레인 영역은 채널 영역의 제2 부분과 접촉하고, 제1 부분과 제2 부분 사이에 개재되는 채널 영역의 제3 부분은, 수직 방향과 수직한 제1 수평 방향으로 연장되는 제1 채널 영역과, 수직 방향과 수직하고 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 제2 채널 영역을 포함한다.

Description

수직 전계 효과 트랜지스터 및 핀형 전계 효과 트랜지스터를 포함하는 집적 회로 장치 및 그 제조 방법{INTEGRATED CIRCUIT DEVICES INCLUDING A VERTICAL FIELD-EFFECT TRANSISTOR (VFET) AND A FIN FIELD-EFFECT TRANSISTOR (FINFET) AND METHODS OF FORMING THE SAME}
본 발명은 전자 장치에 관한 것이며, 보다 구체적으로, 수직 전계 효과 트랜지스터(VFET) 및 핀형 전계 효과 트랜지스터(FinFET)를 포함하는 집적 회로 장치 및 그 제조 방법에 관한 것이다.
VFET 소자의 다양한 구조 및 제조 공정은 높은 집적도(scalability)로 인해 연구되어 왔다. 그러나, 서로 다른 채널 길이를 갖는 VFET을 형성하는 것이 어려울 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 집적도가 향상된 집적 회로 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 집적도가 향상된 집적 회로 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 집적 회로 장치는, 기판의 상면에 수직한 수직 방향에서 기판으로부터 돌출되는 채널 영역, 제1 소오스/드레인 영역 및 제2 소오스/드레인 영역, 및 채널 영역의 양 측면 상에 배치되는 게이트 구조체를 포함하고, 제1 소오스/드레인 영역은 채널 영역과 수직적으로 중첩되고, 제1 소오스/드레인 영역은 채널 영역의 제1 부분과 접촉하며, 제2 소오스/드레인 영역은 채널 영역의 제2 부분과 접촉하고, 제1 부분과 제2 부분 사이에 개재되는 채널 영역의 제3 부분은, 수직 방향과 수직한 제1 수평 방향으로 연장되는 제1 채널 영역과, 수직 방향과 수직하고 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 제2 채널 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 집적 회로 장치는, 핀형 전계 효과 트랜지스터(FinFET)를 포함하는 집적 회로 장치로, 핀형 전계 효과 트랜지스터는, 기판의 상면에 수직한 수직 방향에서 기판으로부터 돌출되는 채널 영역, 제1 소오스/드레인 영역 및 제2 소오스/드레인 영역, 및 채널 영역의 양 측면 상에 배치되는 게이트 구조체를 포함하고, 제1 소오스/드레인 영역은 채널 영역과 수직적으로 중첩되고, 평면적 관점에서, 게이트 구조체는 구부러진다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 집적 회로 장치는, 기판의 상면에 수직한 수직 방향에서 기판으로부터 돌출되는 채널 영역, 제1 소오스/드레인 영역 및 제2 소오스/드레인 영역, 채널 영역의 양 측면 상에서 연장되는 게이트 구조체, 및 제1 절연막을 포함하고, 채널 영역은 제1 수평 방향에서 서로 이격되는 제1 채널 영역 및 제2 채널 영역을 포함하고, 제1 채널 영역 및 제2 채널 영역은 수직 방향과 수직하며 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고, 제1 소오스/드레인 영역은 채널 영역과 수직적으로 중첩되고, 제1 소오스/드레인 영역과 게이트 구조체는, 수직 방향에서 제1 소오스/드레인 영역과 게이트 구조체 사이의 갭에 의해 서로 이격되고, 제1 절연막은 갭 내에 배치된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a는 본 발명의 기술적 사상의 몇몇 실시예에 따른 FinFET 소자의 사시도이다.
도 1b 및 도 1c는 도 1a의 FinFET 소자의 일부를 설명하기 위한 사시도들이다.
도 2a 및 도 2b는 각각 도 1a의 A-A' 및 B-B'를 따라 절단한 단면도들이다.
도 3a는 본 발명의 기술적 사상의 몇몇 실시예에 따른 FinFET 소자의 사시도이다.
도 3b 및 도 3c는 도 3a의 FinFET 소자의 일부를 설명하기 위한 사시도들이다.
도 4a 및 도 4b는 각각 도 3a의 C-C' 및 D-D'를 따라 절단한 단면도들이다.
도 5a 및 도 5b는 도 4b의 영역 S의 다양한 확대도들이다.
도 6a, 도 6b, 도 6c 및 도 6d는 본 발명의 기술적 사상의 몇몇 실시예에 따른 채널 영역 및 소오스/드레인 영역을 설명하기 위한 도면들이다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 FinFET 소자의 제조 방법을 설명하기 위한 흐름도이다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 FinFET 소자의 채널 영역의 제조 방법을 설명하기 위한 흐름도이다.
도 9a, 도 10a, 도 11a, 도 12a, 도 13a 및 도 14a는 도 8의 흐름도에 따른 FinFET 소자의 채널 영역의 제조 방법을 설명하기 위한 평면도들이다.
도 9b, 도 10b, 도 11b, 도 12b, 도 13b 및 도 14b는 각각 도 9a, 도 10a, 도 11a, 도 12a, 도 13a 및 도 14a의 E-E'를 따라 절단한 단면도들이다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 FinFET 소자의 채널 영역의 제조 방법을 설명하기 위한 흐름도이다.
도 16a 및 도 17a는 도 15의 흐름도에 따른 FinFET 소자의 채널 영역의 제조 방법을 설명하기 위한 평면도들이다.
도 16b 및 도 17b는 각각 도 16a 및 도 17a의 F-F'를 따라 절단한 단면도들이다.
도 18, 도 19 및 도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따라 VFET 및 FinFET을 포함하는 집적 회로 장치의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 기술적 사상의 몇몇 실시예에 따르면, 단일 집적 회로(예를 들어, 집적 회로 칩)는, 서로 다른 채널 길이를 갖는 트랜지스터들이 제공될 수 있도록 VFET 및 비VFET(non-VFET; 예를 들어, 평면형 트랜지스터 또는 핀형 전계 효과 트랜지스터(FinFET))을 모두 포함할 수 있다.
도 1a는 본 발명의 기술적 사상의 몇몇 실시예에 따른 FinFET 소자의 사시도이다. 도 1b 및 도 1c는 도 1a의 FinFET 소자의 일부를 설명하기 위한 사시도들이다. 도 2a 및 도 2b는 각각 도 1a의 A-A' 및 B-B'를 따라 절단한 단면도들이다.
도 1a 내지 도 2b를 참조하면, 몇몇 실시예에 따른 FinfET 소자는 기판(100) 상에 채널 영역(22)을 포함할 수 있다.
기판(100)은 서로 반대되는 표면인 상면(100_U) 및 하면(100_L)을 포함할 수 있다. 기판(100)의 상면(100_U) 및 하면(100_L)은 서로 평행할 수 있다. 기판(100)은 하나 이상의 반도체 물질, 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC 및/또는 InP를 포함할 수 있다. 몇몇 실시예에서, 기판(100)은 벌크(bulk) 기판(예를 들어, 벌크 실리콘 기판) 또는 SOI(semiconductor on insulator) 기판일 수도 있다. 채널 영역(22)은 기판(100)과 동일한 물질을 포함할 수도 있고, 또는 기판(100)과 다른 물질을 포함할 수도 있다.
채널 영역(22)은 기판(100)의 상면(100_U)에 수직할 수 있는 수직 방향(Z)에서 기판(100)으로부터 돌출될 수 있다. 하부 절연막(12)은 채널 영역(22)의 양 측면 및 기판(100) 상에서 연장될 수 있다.
몇몇 실시예에서, 도 2a 및 도 2b에 도시된 것처럼, 하부 절연막(12)은 채널 영역(22)의 양 측면의 하부 상에만 배치될 수 있다. 하부 절연막(12)은 절연 물질을 포함할 수 있다. 예를 들어, 하부 절연막(12)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride) 및/또는 실리콘 산질화물(silicon oxynitride)을 포함할 수 있다.
게이트 구조체(24)는 채널 영역(22)의 양 측면 상에 배치될 수 있다. 도 1a 및 도 1c를 참조하면, 몇몇 실시예에서, 게이트 구조체(24)는 평면적 관점에서 채널 영역(22)을 둘러싸는 것으로 이해될 것이다. 게이트 구조체(24)는 콘택 영역(24_C)을 포함할 수 있다. 콘택 영역(24_C)을 통해, 게이트 전압이 게이트 구조체(24)에 인가될 수 있다.
몇몇 실시예에서, 게이트 구조체(24)는 평면적 관점에서 2번 구부러질(curved; 또는 bent) 수 있다. "구성요소(A)가 구부러진(curved; 또는 유사 용어)"이란, 상기 구성요소(A)가 서로 연결되며 서로 다른 방향(예를 들어, 서로 수직한 방향)으로 연결된 2개의 부분을 포함함을 의미하는 것으로 이해될 것이다.
몇몇 실시예에서, 채널 영역(22)의 상부는 게이트 구조체(24)의 상면을 넘어 수직 방향(Z)으로 돌출될 수 있다. 즉, 게이트 구조체(24)는 채널 영역(22)의 양 측면의 상부 및 채널 영역(22)의 상면을 노출시킬 수 있다.
게이트 구조체(24)는 수직 방향(Z)에서 갭(gap)에 의해 기판(100)으로부터 이격될 수 있다. 하부 절연막(12)은 상기 갭 내에 배치될 수 있고, 게이트 구조체(24)와 기판(100) 사이에서 연장될 수 있다. 하부 절연막(12)은 기판(100)으로부터 게이트 구조체(24)를 분리할 수 있다. 즉, 하부 절연막(12)은 기판(100)으로부터 게이트 구조체(24)를 전기적으로 절연할 수 있다.
상부 절연막(32)은 게이트 구조체(24) 및 채널 영역(22)의 양 측면 상에 배치될 수 있다. 몇몇 실시예에서, 도 2a 및 도 2b에 도시된 것처럼, 상부 절연막(32)은 채널 영역(22)의 양 측면의 상부 상에만 배치될 수 있다. 예를 들어, 상부 절연막(32)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride) 및/또는 실리콘 산질화물(silicon oxynitride)을 포함할 수 있다. 몇몇 실시예에서, 상부 절연막(32)은 하부 절연막(12)과 동일한 물질을 포함할 수 있다.
제1 및 제2 소오스/드레인 영역(42)은 채널 영역(22) 상에 배치될 수 있다. 몇몇 실시예에서, 도 2a에 도시된 것처럼, 각각의 제1 및 제2 소오스/드레인 영역(42)은 채널 영역(22) 상에서 채널 영역(22)의 상면과 접촉할 수 있으며, 이는 상부 소오스/드레인 영역으로 지칭될 수 있다. 각각의 제1 및 제2 소오스/드레인 영역(42)은 채널 영역(22)과 수직적으로 중첩될 수 있다. 몇몇 실시예에서, 도 1b에 도시된 것처럼, 제1 및 제2 소오스/드레인 영역(42)은 각각 채널 영역(22)의 단부들 상에 배치될 수 있다. 제1 및 제2 소오스/드레인 영역(42)은 반도체 물질 및/또는 불순물 원자(dopant atom; 예를 들어, 붕소 원자, 인 원자, 비소 원자)를 포함할 수 있다.
몇몇 실시예에서, 게이트 구조체(24)는 제1 및 제2 소오스/드레인 영역(42)과 수직적으로 중첩되지 않은 채널 영역(22)의 상면의 일부를 전부 노출시킬 수 있다.
도 1a, 도 1b 및 도 2a를 참조하면, 제1 및 제2 소오스/드레인 영역(42)은 각각 채널 영역(22)의 제1 부분 및 제2 부분과 접촉할 수 있다. 또한, 상기 제1 및 제2 부분 사이에 배치되는 채널 영역(22)의 제3 부분은 제1 채널 영역(22_1), 제2 채널 영역(22_2) 및 제3 채널 영역(22_3)을 포함할 수 있다. 제1 채널 영역(22_1)은 수직 방향(Z)과 수직한 제1 수평 방향(X)으로 길게 연장될 수 있다. 제2 채널 영역(22_2)은 수직 방향(Z)과 수직하며 제1 수평 방향(X)과 교차하는 제2 수평 방향(Y)으로 길게 연장될 수 있다. 제3 채널 영역(22_3)은 제1 수평 방향(X)으로 길게 연장될 수 있다. 몇몇 실시예에서, 제1 채널 영역(22_1) 및 제3 채널 영역(22_3)은 제1 수평 방향(X)에서 동일한 길이를 가질 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
몇몇 실시예에서, 게이트 구조체(24)는 채널 영역(22)의 상기 제1 부분으로부터 채널 영역(22)의 상기 제2 부분까지 연장될 수 있다. 제1 및 제2 소오스/드레인 영역(42)은 수직 방향(Z)에서 갭에 의해 게이트 구조체(24)로부터 이격될 수 있다. 상부 절연막(32)은 상기 갭 내에 배치될 수 있고, 제1 및 제2 소오스/드레인 영역(42)과 게이트 구조체(24) 사이에 배치될 수 있다. 상부 절연막(32)은 게이트 구조체(24)로부터 제1 및 제2 소오스/드레인 영역(42)을 분리할 수 있다. 즉, 상부 절연막(32)은 게이트 구조체(24)로부터 제1 및 제2 소오스/드레인 영역(42)을 전기적으로 절연할 수 있다.
도 3a는 본 발명의 기술적 사상의 몇몇 실시예에 따른 FinFET 소자의 사시도이다. 도 3b 및 도 3c는 도 3a의 FinFET 소자의 일부를 설명하기 위한 사시도들이다. 도 4a 및 도 4b는 각각 도 3a의 C-C' 및 D-D'를 따라 절단한 단면도들이다.
도 3a 내지 도 4b를 참조하면, 몇몇 실시예에 따른 FinFET 소자는, 채널 영역(22) 상의 제1 소오스/드레인 영역(42) 및 기판(100) 내의 제2 소오스/드레인 영역(44)을 포함할 수 있다.
제2 소오스/드레인 영역(44)은 채널 영역(22) 아래에 배치되므로, 제2 소오스/드레인 영역(44)은 하부 소오스/드레인 영역으로 지칭될 수 있다. 채널 영역(22)은 제2 소오스/드레인 영역(44)과 수직적으로 중첩될 수 있으며, 제2 소오스/드레인 영역(44)과 접촉할 수 있다. 제2 소오스/드레인 영역(44)은 반도체 물질 및/또는 불순물 원자(dopant atom; 예를 들어, 붕소 원자, 인 원자, 비소 원자)를 포함할 수 있다.
기판(100)은 다른 구성 요소들로부터 제2 소오스/드레인 영역(44)을 전기적으로 절연하기 위해 제2 소오스/드레인 영역(44)에 인접한 트렌치(14)를 포함할 수 있다. 몇몇 실시예에서, 트렌치(14) 내에 트렌치 절연막(16)이 제공될 수 있다. 트렌치 절연막(16)은 절연 물질을 포함할 수 있다. 예를 들어, 트렌치 절연막(16)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride) 및/또는 실리콘 산질화물(silicon oxynitride)을 포함할 수 있다.
몇몇 실시예에서, 제1 수평 방향(X)으로 길게 연장되는 채널 영역(22)의 평행한 부분들은 제1 수평 방향에서 서로 다른 길이를 가질 수 있다. 이를 통해, 제1 소오스/드레인 영역(42)과 제2 소오스/드레인 영역(44) 사이를 전기적으로 절연하기 위해, 제1 소오스/드레인 영역(42)과 제2 소오스/드레인 영역(44) 사이의 거리는 제1 수평 방향(X)에서 충분히 길게 만들어질 수 있다. 그러나, 몇몇 실시예에서, 제1 수평 방향(X)으로 길게 연장되는 채널 영역(22)의 평행한 부분들은, 제1 수평 방향(X)에서 동일한 길이를 가질 수도 있는 것으로 이해될 것이다.
도 5a 및 도 5b는 도 4b의 영역 S의 다양한 확대도들이다.
도 5a 및 도 5b를 참조하면, 게이트 구조체(24)는 게이트 절연체(25) 및 게이트 전극(27)을 포함할 수 있다. 게이트 절연체(25)는 채널 영역(22)과 게이트 전극(27) 사이에 개재되어, 게이트 전극(27)으로부터 채널 영역(22)을 전기적으로 절연할 수 있다. 게이트 절연체(25) 및 게이트 전극(27)은 각각 그 내부에 다중막을 포함할 수도 있다.
게이트 절연체(25)는 예를 들어, 실리콘 산화막(silicon oxide layer), 실리콘 산질화막(silicon oxynitride layer) 및/또는 실리콘 이산화물(silicon dioxide)보다 유전 상수가 큰 고유전율 물질막(high k material layer)을 포함할 수 있다.
게이트 전극(27)은 일함수 조절막(예를 들어, 티타늄 질화막(titanium nitride layer), 탄탈럼 질화막(tantalum nitride layer)), 확산 장벽막(diffusion barrier layer) 및/또는 도전막(예를 들어, 반도체막, 금속막)을 포함할 수 있다.
몇몇 실시예에서, 도 5a에 도시된 것처럼, 채널 영역(22)은 제2 소오스/드레인 영역(44)과 수직적으로 중첩될 수 있다. 몇몇 실시예에서, 채널 영역(22)은 기판(100)의 돌출부(100P)를 통해 기판(100)과 연결될 수 있다. 또한, 제2 소오스/드레인 영역(44)은 기판(100)의 돌출부(100P)의 측면 상에 배치될 수 있다.
도 6a, 도 6b, 도 6c 및 도 6d는 본 발명의 기술적 사상의 몇몇 실시예에 따른 채널 영역 및 소오스/드레인 영역을 설명하기 위한 도면들이다.
도 6a를 참조하면, 채널 영역(22)은, 제1 수평 방향(X)으로 길게 연장되는 제1 채널 영역(22_1)과, 제2 수평 방향(Y)으로 길게 연장되는 제2 채널 영역(22_2)과, 제1 수평 방향(X)으로 길게 연장되는 제3 채널 영역(22_3)을 포함할 수 있다.
도 6a에 도시된 것처럼, 제1 채널 영역(22_1) 및 제3 채널 영역(22_3)은 제1 수평 방향(X)에서 동일한 길이를 가질 수 있다. 소오스/드레인 영역들(42, 44)은 각각 채널 영역(22)의 단부들 상에 배치될 수 있다. 각각의 소오스/드레인 영역들(42, 44)은 채널 영역(22) 상에 배치되는 상부 소오스/드레인 영역(예를 들어, 도 2a의 42), 또는 채널 영역(22) 아래 및 기판(100) 내에 배치되는 하부 소오스/드레인 영역(예를 들어, 도 4b의 44)일 수 있다.
도 6b를 참조하면, 몇몇 실시예에서, 소오스/드레인 영역들(42, 44) 중 하나는, 채널 영역(22)의 단부들 사이에 배치되는 채널 영역(22)의 일부 상에 배치될 수 있다. 즉, 채널 영역(22)은 더미 채널 영역(22_D)을 포함할 수 있다. 제1 채널 영역(22_1)은 제1 수평 방향(X)에서 제3 채널 영역(22_3)보다 짧은 길이를 가질 수 있다.
도 6c를 참조하면, 몇몇 실시예에서, 제1 수평 방향(X)으로 길게 연장되는 채널 영역(22)의 부분들은, 제1 수평 방향(X)에서 서로 다른 길이를 가질 수 있다. 또한, 소오스/드레인 영역들(42, 44)은 각각 채널 영역(22)의 단부들 상에 배치될 수 있다. 제1 채널 영역(22_1)은 제1 수평 방향(X)에서 제3 채널 영역(22_3)보다 짧은 길이를 가질 수 있다.
도 6d를 참조하면, 몇몇 실시예에서, 채널 영역(22)은 직사각형 모양을 가질 수 있다. 또한, 소오스/드레인 영역들(42, 44)은 각각 대각선으로 마주 보는 채널 영역(22)의 모서리들 상에 배치될 수 있다. 채널 영역(22)은 제1 수평 방향(X)으로 길게 연장되는 제1 채널 영역(22_1) 및 제3 채널 영역(22_3)을 포함할 수 있다. 또한, 채널 영역(22)은 제2 수평 방향(Y)으로 길게 연장되는 제2 채널 영역(22_2) 및 제4 채널 영역(22_4)을 포함할 수 있다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 FinFET 소자의 제조 방법을 설명하기 위한 흐름도이다. 도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 FinFET 소자의 채널 영역의 제조 방법을 설명하기 위한 흐름도이다. 도 9a, 도 10a, 도 11a, 도 12a, 도 13a 및 도 14a는 도 8의 흐름도에 따른 FinFET 소자의 채널 영역의 제조 방법을 설명하기 위한 평면도들이다. 도 9b, 도 10b, 도 11b, 도 12b, 도 13b 및 도 14b는 각각 도 9a, 도 10a, 도 11a, 도 12a, 도 13a 및 도 14a의 E-E'를 따라 절단한 단면도들이다.
도 7을 참조하면, 몇몇 실시예에 따른 FinFET 소자의 제조 방법은, 기판 내에 하부 소오스/드레인 영역(예를 들어, 도 4b의 44)을 형성하고, 채널 영역(예를 들어, 도 4b의 22)을 형성하는 것을 포함할 수 있다(S100).
도 1a에 도시된 것처럼, 몇몇 실시예에서, FinFET 소자는 하부 소오스/드레인 영역을 포함하지 않을 수 있다. 즉, 하부 소오스/드레인 영역을 형성하는 것은 생략될 수도 있다.
도 8, 도 9a 및 도 9b를 참조하면, 몇몇 실시예에 따른 채널 영역의 제조 방법은, 기판(100) 상에 지지막(52)을 형성하고, 지지막(52)의 측면 상에 제1 마스크막(54)을 형성하는 것을 포함할 수 있다(S110).
몇몇 실시예에서, 도 9a에 도시된 것처럼, 제1 마스크막(54)은 평면적 관점에서 지지막(52)의 측면을 따라 균일하고 일정한 두께를 가질 수 있다. 예를 들어, 예비 제1 마스크막(미도시)은 기판(100) 및 지지막(52) 상에 컨포멀하게(conformally) 형성될 수 있다. 이어서, 지지막(52) 및 제1 마스크막(54)을 덮는 식각 마스크 없이 식각 공정(예를 들어, 블랭킷 식각 공정(blanket etching process))이 수행될 수 있다.
지지막(52)은 제1 마스크막(54)에 대해 식각 선택비(etch selectivity)를 갖는 물질을 포함할 수 있다. 예를 들어, 지지막(52)은 실리콘 산화물을 포함할 수 있고, 제1 마스크막(54)은 실리콘 질화물을 포함할 수 있다.
도 8, 도 10a 및 도 10b를 참조하면, 몇몇 실시예에 따른 채널 영역의 제조 방법은, 지지막(52) 및 제1 마스크막(54) 상에 제2 마스크막(56)을 형성하는 것을 포함할 수 있다(S120).
도 10a에 도시된 것처럼, 제2 마스크막(56)은 지지막(52) 및 제1 마스크막(54)의 일부를 노출시킬 수 있다. 제2 마스크막(56)은 지지막(52) 및 제1 마스크막(54)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 마스크막(56)은 포토레지스트막(PR layer; photoresist layer)을 포함할 수 있다.
도 8, 도 11a 및 도 11b를 참조하면, 몇몇 실시예에 따른 채널 영역의 제조 방법은, 제2 마스크막(56)에 의해 노출된 지지막(52) 및 제1 마스크막(54)의 일부를 제거하는 것을 포함할 수 있다(S130).
몇몇 실시예에서, 지지막(52) 및 제1 마스크막(54)의 일부를 제거하기 위해, 제2 마스크막(56)을 식각 마스크로 이용하는 건식 식각 공정(dry etch process) 및/또는 습식 식각 공정(wet etch process)이 수행될 수 있다. 이어서, 몇몇 실시예에서, 제2 마스크막(56)은 제거될 수 있다.
도 8, 도 12a 및 도 12b를 참조하면, 몇몇 실시예에 따른 채널 영역의 제조 방법은, 지지막(52)을 제거하는 것을 포함할 수 있다(S140).
몇몇 실시예에서, 지지막(52)을 제거하기 위해 건식 식각 공정 및/또는 습식 식각 공정이 수행될 수 있다.
도 8, 도 13a, 도 13b, 도 14a 및 도 14b를 참조하면, 몇몇 실시예에 따른 채널 영역의 제조 방법은, 제1 마스크막(54)을 식각 마스크로 이용하여 기판(100)을 식각함으로써 채널 영역(22)을 형성하는 것을 포함할 수 있다.
몇몇 실시예에서, 기판(100)을 식각하기 위해 건식 식각 공정 및/또는 습식 식각 공정이 수행될 수 있다. 채널 영역(22)이 형성된 후에 제1 마스크막(54)은 제거될 수 있고, 도 14a 및 도 14b에 도시된 것처럼 채널 영역(22)의 상면이 노출될 수 있다.
도 6c에 도시된 채널 영역(22)은 제2 마스크막(56)의 모양을 변경함으로써 형성될 수 있다고 이해될 것이다. 도 6d에 도시된 채널 영역(22)은 S120의 단계 및 S130의 단계를 생략함으로써 형성될 수 있다고 이해될 것이다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 FinFET 소자의 채널 영역의 제조 방법을 설명하기 위한 흐름도이다. 도 16a 및 도 17a는 도 15의 흐름도에 따른 FinFET 소자의 채널 영역의 제조 방법을 설명하기 위한 평면도들이다. 도 16b 및 도 17b는 각각 도 16a 및 도 17a의 F-F'를 따라 절단한 단면도들이다.
도 15를 참조하면, 몇몇 실시예에 따른 채널 영역의 제조 방법은, 도 9a 및 도 9b에 도시된 것처럼, 지지막(52) 및 제1 마스크막(54)을 형성하는 것을 포함할 수 있다(S110).
도 15, 도 16a 및 도 16b를 참조하면, 몇몇 실시예에 따른 채널 영역의 제조 방법은, 지지막(52)을 제거하고(S125), 예비 채널 영역(22_P)을 형성하는(S135) 것을 포함할 수 있다.
몇몇 실시예에서, 제1 마스크막(54)을 식각 마스크로 이용하여 기판(100)을 식각함으로써, 기판(100) 상에 예비 채널 영역(22_P)을 형성하는 건식 식각 공정 및/또는 습식 식각 공정이 수행될 수 있다.
도 15, 도 17a 및 도 17b를 참조하면, 몇몇 실시예에 따른 채널 영역의 제조 방법은, 예비 채널 영역(22_P) 상에 제2 마스크막(56)을 형성하고(S145), 예비 채널 영역(22_P)의 일부를 제거하는(S155) 것을 포함할 수 있다.
도 17a에 도시된 것처럼, 제2 마스크막(56)은 예비 채널 영역(22_P)의 일부를 노출시키도록 형성될 수 있다. 몇몇 실시예에서, 제2 마스크막(56)을 식각 마스크로 이용하여 예비 채널 영역(22_P)을 식각함으로써, 예비 채널 영역(22_P)의 일부를 제거하는 건식 식각 공정 및/또는 습식 식각 공정이 수행될 수 있다. 이에 따라, 채널 영역(예를 들어, 도 14a 및 도 14b의 22)이 형성될 수 있다. 채널 영역(22)이 형성된 후에 제2 마스크막(56)은 제거될 수 있고, 도 14a 및 도 14b에 도시된 것처럼 채널 영역(22)의 상면이 노출될 수 있다.
도 6c에 도시된 채널 영역(22)은 제2 마스크막(56)의 모양을 변경함으로써 형성될 수 있다고 이해될 것이다. 도 6d에 도시된 채널 영역(22)은 S145의 단계 및 S155의 단계를 생략함으로써 형성될 수 있다고 이해될 것이다.
도 7을 다시 참조하면, 몇몇 실시예에 따른 FinFET 소자의 제조 방법은, 채널 영역(22)을 형성한 후에, 기판(100) 상에 하부 절연막(예를 들어, 도 2a의 12)을 형성하고(S200), 채널 영역(22)의 양 측면 상에 게이트 구조체(예를 들어, 도 2a의 24)를 형성하고(S300), 게이트 구조체 상에 상부 절연막(예를 들어, 도 2a의 32)을 형성하고(S400), 채널 영역(22) 상에 상부 소오스/드레인 영역(예를 들어, 도 2a의 42)을 형성하는(S500) 것을 포함할 수 있다.
도 18, 도 19 및 도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따라 VFET 및 FinFET을 포함하는 집적 회로 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 18을 참조하면, 몇몇 실시예에 따른 집적 회로 장치는, 제1 영역(100_A) 및 제2 영역(100_B)을 포함하는 기판(100) 상에 형성될 수 있다. 비록 도 18은 제1 영역(100_A)과 제2 영역(100_B) 사이에 개재되는 중간 영역이 없는 것을 도시하지만, 제1 영역(100_A)과 제2 영역(100_B) 사이에 중간 영역이 존재할 수도 있는 것으로 이해될 것이다.
몇몇 실시예에 따른 집적 회로 장치의 제조 방법은, 기판(100) 내에 트렌치 절연막(16), VFET의 하부 소오스/드레인 영역(44_v) 및 FinFET의 하부 소오스/드레인 영역(44)을 형성하는 것을 포함할 수 있다.
몇몇 실시예에서, FinFET의 하부 소오스/드레인 영역(44)은 형성되지 않을 수도 있다. 몇몇 실시에에서, 제1 영역(100_A) 및 제2 영역(100_B) 내의 트렌치 절연막(16)은 동시에 형성될 수 있고, 수직 방향(Z)에서 동일한 두께를 가질 수도 있다. "동시에 형성"이란, 동일한 제조 공정에서, 대략(반드시 정확하지는 않은) 동일한 시간에, 또는 적어도 부분적으로 시간이 겹치는 유사한 단계에서 형성될 수 있음을 지칭하는 것으로 이해될 것이다.
몇몇 실시예에서, VFET의 하부 소오스/드레인 영역(44_v) 및 FinFET의 하부 소오스/드레인 영역(44)은 동시에 형성될 수 있고, 수직 방향(Z)에서 동일한 두께를 가질 수도 있다. 몇몇 실시예에서, VFET의 하부 소오스/드레인 영역(44_v) 및 FinFET의 하부 소오스/드레인 영역(44)은, 기판(100)을 씨앗층(seed layer)으로 이용하는 에피 성장 공정(epitaxial growth process)을 수행함으로써 형성될 수 있다. 몇몇 실시예에서, VFET의 하부 소오스/드레인 영역(44_v) 및 FinFET의 하부 소오스/드레인 영역(44)은 기판(100) 내에 불순물 원자를 주입함으로써 형성될 수도 있다.
몇몇 실시예에 따른 집적 회로 장치의 제조 방법은, 채널 영역(22) 및 수직 채널 영역(22_V)을 형성하는 것을 포함할 수 있다. 수직 채널 영역(22_V)은 수직 방향(Z)에서 기판(100)으로부터 돌출될 수 있다. 채널 영역(22) 및 수직 채널 영역(22_V)은, VFET의 하부 소오스/드레인 영역(44_v) 및 FinFET의 하부 소오스/드레인 영역(44)이 형성된 후에, 또는 VFET의 하부 소오스/드레인 영역(44_v) 및 FinFET의 하부 소오스/드레인 영역(44)이 형성되기 전에 형성될 수도 있는 것으로 이해될 것이다. 몇몇 실시예에서, 채널 영역(22) 및 수직 채널 영역(22_V)은 동시에 형성될 수 있고, 수직 방향(Z)에서 동일한 두께를 가질 수도 있다.
또한, 몇몇 실시예에 따른 집적 회로 장치의 제조 방법은, 기판(100) 상에 하부 절연막(12)을 형성하는 것을 포함할 수 있다. 몇몇 실시예에서, 하부 절연막(12)은 제1 영역(100_A)으로부터 제2 영역(100_B)까지 연속적으로 연장되도록 형성될 수 있다.
도 19를 참조하면, 게이트 구조체(24), 수직 게이트 구조체(24_V), 스페이서막(36) 및 층간 절연막(34)이 형성될 수 있다.
게이트 구조체(24) 및 수직 게이트 구조체(24_V)는 동시에 형성될 수 있고, 수직 방향(Z)에서 동일한 두께를 가질 수도 있다. 몇몇 실시예에서, 게이트 구조체(24) 및 수직 게이트 구조체(24_V)는 동일한 두께를 갖는 동일한 층을 포함할 수 있다.
스페이서막(36)은 하부 절연막(12), 게이트 구조체(24) 및 수직 게이트 구조체(24_V) 상에서 연장될 수 있다. 스페이서막(36)은 절연 물질을 포함할 수 있다. 예를 들어, 스페이서막(36)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride) 및/또는 실리콘 산질화물(silicon oxynitride)을 포함할 수 있다.
층간 절연막(34)은 절연 물질, 예를 들어, 실리콘 산화물(silicon oxide) 및/또는 실리콘 이산화물(silicon dioxide)보다 유전 상수가 작은 저유전율 물질(low k material)을 포함할 수 있다. 몇몇 실시예에서, 층간 절연막(34)은 채널 영역(22) 및 수직 채널 영역(22_V)의 상부들을 노출시키는 리세스(34_R)를 포함할 수 있다.
도 20을 참조하면, 상부 절연막(32), FinFET의 상부 소오스/드레인 영역(42) 및 VFET의 상부 소오스/드레인 영역(42_V)이 형성될 수 있다.
몇몇 실시예에서, 상부 절연막(32)은 층간 절연막(34)의 리세스(34_R) 내에 형성될 수 있다. 예를 들어, 층간 절연막(34)의 리세스(34_R) 내에 및 층간 절연막(34) 상에, 예비 상부 절연막(미도시)이 형성될 수 있다. 이어서, 상기 예비 상부 절연막이 부분적으로 제거되어 리세스(34_R) 내의 상부 절연막(32)이 남을 수 있다.
VFET의 상부 소오스/드레인 영역(42_V)들은 각각 수직 채널 영역(22_V)들과 수직적으로 중첩될 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 본 발명의 기술적 사상의 예시적인 실시예들은, 이상적인 실시예의 개략도 및 예시적인 실시예의 중간 구조인 단면도 또는 평면도를 참조하여 설명된다. 이에 따라, 예를 들어, 제조 기술 및/또는 허용 오차의 결과로서 도시 형태의 변형이 예상되어야 한다. 즉, 본 발명의 기술적 사상의 예시적인 실시예들은 본 명세서에 도시된 특정한 형태에 제한되는 것으로 해석되어서는 안되고, 예를 들어, 제조 방법으로부터 기인하는 형상의 편차를 포함하는 것으로 해석되어야 한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises, includes)" 및/또는 "포함하는(comprising, including)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다. 본 명세서에서, "및/또는(and/or)"은 관련 열겨된 항목의 하나 또는 그 이상의 임의의 모든 조합을 포함한다.
본 명세서에서, "구성요소(A)가 구성요소(B)와 수직적으로 중첩되는(vertically overlapping; 또는 유사 용어)"이란, 상기 구성요소(A) 및 상기 구성요소(B)와 모두 교차하는 수직선이 존재함을 의미한다. 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소일 수도 있음은 물론이다.
몇몇 대체적인 구현예에서, 본 명세서의 흐름도 블록에 표시된 기능/동작은 상기 흐름도에 표시된 순서를 벗어나 수행될 수도 있음에 유의해야 한다. 예를 들어, 연속적으로 도시된 2개의 블록들은 사실상 실질적으로 동시에 실행될 수 있다. 또는, 블록들은 관련된 기능/동작에 따라 때때로 역순으로 실행될 수도 있다. 또한, 흐름도 및/또는 블록도의 주어진 블록의 기능은 다수의 블록들로 분리될 수 있고, 및/또는 흐름도 및/또는 블록도의 2개 이상의 블록들의 기능은 적어도 부분적으로 통합될 수도 있다. 또한, 도시된 블록들 사이에 다른 블록들이 추가/삽입될 수 있고, 및/또는 블록들/동작들은 본 발명의 기술적 사상의 범위를 벗어나지 않고 생략될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
12: 하부 절연막 14: 트렌치
16: 트렌치 절연막 22: 채널 영역
22_1: 제1 채널 영역 22_2: 제2 채널 영역
22_3: 제3 채널 영역 24: 게이트 구조체
24_c: 콘택 영역 32: 상부 절연막
42: 소오스/드레인 영역 100: 기판
X: 제1 수평 방향 Y: 제2 수평 방향
Z: 수직 방향

Claims (20)

  1. 기판의 상면에 수직한 수직 방향에서 상기 기판으로부터 돌출되는 채널 영역;
    제1 소오스/드레인 영역 및 제2 소오스/드레인 영역; 및
    상기 채널 영역의 양 측면 상에 배치되는 게이트 구조체를 포함하고,
    상기 제1 소오스/드레인 영역은 상기 채널 영역과 수직적으로 중첩되고,
    상기 제1 소오스/드레인 영역은 상기 채널 영역의 제1 부분과 접촉하며, 상기 제2 소오스/드레인 영역은 상기 채널 영역의 제2 부분과 접촉하고,
    상기 제1 부분과 상기 제2 부분 사이에 개재되는 상기 채널 영역의 제3 부분은, 상기 수직 방향과 수직한 제1 수평 방향으로 연장되는 제1 채널 영역과, 상기 수직 방향과 수직하고 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 제2 채널 영역을 포함하는 집적 회로 장치.
  2. 제 1항에 있어서,
    상기 게이트 구조체는 상기 채널 영역의 상기 제1 부분으로부터 상기 채널 영역의 제2 부분까지 연장되는 집적 회로 장치.
  3. 제 1항에 있어서,
    상기 채널 영역의 상부는 상기 수직 방향에서 상기 게이트 구조체의 상면을 넘어 돌출되는 집적 회로 장치.
  4. 제 3항에 있어서,
    상기 제1 소오스/드레인 영역과 상기 게이트 구조체 사이에 개재되어, 상기 게이트 구조체로부터 상기 제1 소오스/드레인 영역을 분리하는 절연막을 더 포함하는 집적 회로 장치.
  5. 제 3항에 있어서,
    상기 채널 영역의 상면은 상기 게이트 구조체에 의해 노출되는 집적 회로 장치.
  6. 제 1항에 있어서,
    상기 제1 부분과 상기 제2 부분 사이에 개재되는 상기 채널 영역의 상기 제3 부분은, 상기 제1 수평 방향으로 연장되는 제3 채널 영역을 더 포함하고,
    상기 제2 채널 영역은 상기 제1 채널 영역과 상기 제3 채널 영역 사이에 개재되는 집적 회로 장치.
  7. 제 6항에 있어서,
    상기 제1 채널 영역은 상기 제1 수평 방향에서 제1 길이를 갖고,
    상기 제3 채널 영역은 상기 제1 수평 방향에서 제2 길이를 갖고,
    상기 제1 길이는 상기 제2 길이보다 짧은 집적 회로 장치.
  8. 제 1항에 있어서,
    평면적 관점에서, 상기 게이트 구조체는 상기 채널 영역을 둘러싸는 집적 회로 장치.
  9. 핀형 전계 효과 트랜지스터(FinFET)를 포함하는 집적 회로 장치로,
    상기 핀형 전계 효과 트랜지스터는,
    기판의 상면에 수직한 수직 방향에서 상기 기판으로부터 돌출되는 채널 영역;
    제1 소오스/드레인 영역 및 제2 소오스/드레인 영역; 및
    상기 채널 영역의 양 측면 상에 배치되는 게이트 구조체를 포함하고,
    상기 제1 소오스/드레인 영역은 상기 채널 영역과 수직적으로 중첩되고,
    평면적 관점에서, 상기 게이트 구조체는 구부러진 집적 회로 장치.
  10. 제 9항에 있어서,
    상기 채널 영역의 상부는 상기 수직 방향에서 상기 게이트 구조체의 상면을 넘어 돌출되는 집적 회로 장치.
  11. 제 9항에 있어서,
    절연막을 더 포함하고,
    상기 제1 소오스/드레인 영역과 상기 게이트 구조체는, 상기 수직 방향에서 상기 제1 소오스/드레인 영역과 상기 게이트 구조체 사이의 갭에 의해 서로 이격되고,
    상기 절연막은 상기 갭 내에 배치되는 집적 회로 장치.
  12. 제 9항에 있어서,
    평면적 관점에서, 상기 게이트 구조체는 상기 채널 영역을 둘러싸는 집적 회로 장치.
  13. 제 9항에 있어서,
    평면적 관점에서, 상기 게이트 구조체는 2번 구부러진 집적 회로 장치.
  14. 제 9항에 있어서,
    수직 전계 효과 트랜지스터(VFET)를 더 포함하고,
    상기 수직 전계 효과 트랜지스터는,
    상기 수직 방향에서 상기 기판으로부터 돌출되는 수직 채널 영역;
    상기 기판 내의 하부 소오스/드레인 영역;
    상기 수직 채널 영역 상의 상부 소오스/드레인 영역으로, 상기 수직 채널 영역은 상기 기판과 상기 상부 소오스/드레인 영역 사이에 개재되는 상부 소오스/드레인 영역; 및
    상기 수직 채널 영역의 측면 상에 배치되는 수직 게이트 구조체를 포함하고,
    상기 수직 방향에서, 상기 수직 전계 효과 트랜지스터의 상기 수직 게이트 구조체과 상기 핀형 전계 효과 트랜지스터의 상기 게이트 구조체는 동일한 두께를 갖는 집적 회로 장치.
  15. 기판의 상면에 수직한 수직 방향에서 상기 기판으로부터 돌출되는 채널 영역;
    제1 소오스/드레인 영역 및 제2 소오스/드레인 영역;
    상기 채널 영역의 양 측면 상에서 연장되는 게이트 구조체; 및
    제1 절연막을 포함하고,
    상기 채널 영역은 제1 수평 방향에서 서로 이격되는 제1 채널 영역 및 제2 채널 영역을 포함하고,
    상기 제1 채널 영역 및 상기 제2 채널 영역은 상기 수직 방향과 수직하며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고,
    상기 제1 소오스/드레인 영역은 상기 채널 영역과 수직적으로 중첩되고,
    상기 제1 소오스/드레인 영역과 상기 게이트 구조체는, 상기 수직 방향에서 상기 제1 소오스/드레인 영역과 상기 게이트 구조체 사이의 갭에 의해 서로 이격되고,
    상기 제1 절연막은 상기 갭 내에 배치되는 집적 회로 장치.
  16. 제 15항에 있어서,
    평면적 관점에서, 상기 게이트 구조체는 구부러진 집적 회로 장치.
  17. 제 15항에 있어서,
    상기 제2 소오스/드레인 영역은 상기 기판 내에 배치되는 집적 회로 장치.
  18. 제 17항에 있어서,
    상기 게이트 구조체와 상기 제2 소오스/드레인 영역 사이에서 연장되어, 상기 제2 소오스/드레인 영역으로부터 상기 게이트 구조체를 분리하는 제2 절연막을 더 포함하는 집적 회로 장치.
  19. 제 15항에 있어서,
    상기 제2 소오스/드레인 영역은 상기 채널 영역과 수직적으로 중첩되는 집적 회로 장치.
  20. 제 15항에 있어서,
    상기 제1 채널 영역은 상기 제2 수평 방향에서 제1 길이를 갖고,
    상기 제2 채널 영역은 상기 제2 수평 방향에서 제2 길이를 갖고,
    상기 제1 길이는 상기 제2 길이보다 짧은 집적 회로 장치.
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