KR20230090723A - 반도체 장치 및 이의 제조방법 - Google Patents

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Abstract

반도체 장치는 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 제1 영역 상의 제1 핀 구조체 및 상기 제2 영역 상의 제2 핀 구조체를 포함하는 핀 구조체들; 상기 핀 구조체들의 사이에 배치되는 소자분리 패턴들, 상기 제1 핀 구조체 및 상기 제2 핀 구조체는 상기 소자분리 패턴들로부터 돌출된 제1 활성 핀 영역 및 제2 활성 핀 영역을 각각 포함하는 것; 상기 제1 영역 상에 배치되고 상기 제1 활성 핀 영역을 덮는 제1 게이트 절연패턴; 상기 제2 영역 상에 배치되고 상기 제2 활성 핀 영역을 덮는 제2 게이트 절연패턴; 상기 제1 게이트 절연패턴을 덮는 제1 게이트 패턴; 및 상기 제2 게이트 절연패턴을 덮는 제2 게이트 패턴을 포함한다. 상기 제2 핀 구조체의 최상부면은 상기 제1 핀 구조체의 최상부면보다 낮은 높이에 위치하고, 상기 제2 게이트 절연패턴의 두께는 상기 제1 게이트 절연패턴의 두께보다 두껍다.

Description

반도체 장치 및 이의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 장치 및 이의 제조방법에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터(FIN Field Effect Transistor)를 포함하는 반도체 장치 및 이의 제조방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 하나의 장치 내에서 다양한 동작 전압의 사용이 가능한 반도체 장치 및 이의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 신뢰성이 향상된 반도체 장치 및 이의 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 제1 영역 상의 제1 핀 구조체 및 상기 제2 영역 상의 제2 핀 구조체를 포함하는 핀 구조체들; 상기 핀 구조체들의 사이에 배치되는 소자분리 패턴들, 상기 제1 핀 구조체 및 상기 제2 핀 구조체는 상기 소자분리 패턴들로부터 돌출된 제1 활성 핀 영역 및 제2 활성 핀 영역을 각각 포함하는 것; 상기 제1 영역 상에 배치되고 상기 제1 활성 핀 영역을 덮는 제1 게이트 절연패턴; 상기 제2 영역 상에 배치되고 상기 제2 활성 핀 영역을 덮는 제2 게이트 절연패턴; 상기 제1 게이트 절연패턴을 덮는 제1 게이트 패턴; 및 상기 제2 게이트 절연패턴을 덮는 제2 게이트 패턴을 포함할 수 있다. 상기 제2 핀 구조체의 최상부면은 상기 제1 핀 구조체의 최상부면보다 낮은 높이에 위치할 수 있고, 상기 제2 게이트 절연패턴의 두께는 상기 제1 게이트 절연패턴의 두께보다 두꺼울 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 제1 영역 및 제2 영역을 포함하는 기판을 제공하는 것; 상기 기판 상에 상기 제1 영역 상의 제1 핀 구조체 및 상기 제2 영역 상의 제2 핀 구조체를 포함하는 핀 구조체들을 형성하는 것; 상기 핀 구조체들의 사이에 배치되고 상기 제1 영역 상의 제1 소자분리 패턴 및 상기 제2 영역 상의 제2 소자분리 패턴을 포함하는 소자분리 패턴들을 형성하는 것; 상기 제2 핀 구조체의 상부 및 상기 제2 소자분리 패턴의 상부를 제거하는 것; 상기 제1 소자분리 패턴의 상부 및 상기 제2 소자분리 패턴의 상부를 리세스하여, 상기 제1 핀 구조체의 제1 활성 핀 영역 및 상기 제2 핀 구조체의 제2 활성 핀 영역을 노출시키는 것; 상기 제1 활성 핀 영역 및 상기 제2 활성 핀 영역을 각각 덮는 제1 게이트 절연패턴 및 제2 게이트 절연패턴을 형성하는 것을 포함할 수 있다. 상기 제2 핀 구조체의 최상부면은 상기 제1 핀 구조체의 최상부면보다 낮은 높이에 위치할 수 있고, 상기 제2 게이트 절연패턴의 두께는 상기 제1 게이트 절연패턴의 두께보다 두꺼울 수 있다.
본 발명의 개념에 따르면, 게이트 절연패턴의 두께를 영역 별로 다르게 적용함으로써, 하나의 반도체 장치 내에서 다양한 동작 전압을 적용할 수 있다.
이에 더하여, 게이트 절연패턴의 두께가 두꺼운 영역에 제공되는 핀 구조체의 높이를 낮게 제공함으로써, 제조 공정 중 게이트 절연패턴이 손상되는 것을 방지할 수 있고, 그 결과, 반도체 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 도면으로, 도 1의 A-A' 및 B-B'에 따른 단면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 도면으로, 도 2의 P1 및 P2에 대응하는 확대도이다.
도 4는 본 발명의 다른 실시예들에 따른 반도체 장치를 나타내는 도면으로, 도 1의 A-A' 및 B-B'에 따른 단면도이다.
도 5 내지 도 10은 본 발명의 실시예들에 따른 반도체 장치의 제조방법을 나타내는 도면들로, 도 1의 A-A' 및 B-B'에 따른 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 도 2는 도 1의 A-A' 및 B-B'에 따른 단면도이다. 도 3은 도 2의 P1 및 P2에 대응하는 확대도이다.
도 1 내지 도 3을 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 기판(10)이 제공될 수 있다. 상기 기판(10)은 반도체 기판일 수 있다. 일 예로, 상기 기판(10)은 실리콘 기판 또는 SOI(Silicon on insulator) 기판일 수 있다.
상기 기판(10) 상에 핀 구조체들(FS)이 제공될 수 있다. 상기 핀 구조체들(FS)은 상기 기판(10)의 하면(10L)에 평행한 제1 방향(D1)을 따라 서로 이웃하도록 배치될 수 있다. 상기 핀 구조체들(FS) 각각은 상기 기판(10)의 상기 하면(10L)에 평행하고 상기 제1 방향(D1)에 교차하는(일 예로, 직교하는) 제2 방향(D2)으로 연장될 수 있다. 상기 핀 구조체들(FS) 각각은 상기 제1 및 제2 방향(D1, D2)에 수직하는 제3 방향(D3)을 따라 상기 기판(10)으로부터 위로 돌출될 수 있다.
상기 핀 구조체들(FS)은 제1 핀 구조체(FS1) 및 제2 핀 구조체(FS2)를 포함할 수 있다. 상기 제1 핀 구조체(FS1)는 상기 제1 영역(R1) 상에 배치될 수 있고, 상기 제2 핀 구조체(FS2)는 상기 제2 영역(R2) 상에 배치될 수 있다. 상기 제2 핀 구조체(FS2)의 상기 제3 방향(D3)에 따른 길이(L2)는, 제1 핀 구조체(FS1)의 상기 제3 방향(D3)에 따른 길이(L1)보다 짧을 수 있다. 상기 제2 핀 구조체(FS2)의 최상부면(FS2u)은 상기 제1 핀 구조체(FS1)의 최상부면(FS1u)보다 낮은 높이에 위치할 수 있다. 일 예로, 상기 제1 핀 구조체(FS1)의 상기 최상부면(FS2u)과 상기 제2 핀 구조체(FS2)의 상기 최상부면(FS1u)의 높이 차는 0nm보다 크고 100nm 이하일 수 있다.
소자분리 패턴들(STI)이 상기 핀 구조체들(FS)의 사이에 제공될 수 있다. 상기 소자분리 패턴들(STI)은 상기 제1 방향(D1)을 따라 서로 이웃하도록 배치될 수 있고, 상기 소자분리 패턴들(STI) 각각은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 소자분리 패턴들(STI)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
상기 소자분리 패턴들(STI)은 제1 소자분리 패턴(STI1) 및 제2 소자분리 패턴(STI2)을 포함할 수 있다. 상기 제1 소자분리 패턴(STI1)은 상기 제1 영역(R1) 상에 배치될 수 있고, 상기 제2 소자분리 패턴(STI2)은 상기 제2 영역(R2) 상에 배치될 수 있다. 상기 제2 소자분리 패턴(STI2)의 상기 제3 방향(D3)에 따른 길이(L4)는, 상기 제1 소자분리 패턴(STI1)의 상기 제3 방향(D3)에 따른 길이(L3)보다 짧을 수 있다. 상기 제2 소자분리 패턴(STI2)의 최상부면(STI2u)은 상기 제1 소자분리 패턴(STI1)의 최상부면(STI1u)보다 낮은 높이에 위치할 수 있다.
상기 소자분리 패턴들(STI)은 상기 핀 구조체들(FS) 각각의 상부를 노출시킬 수 있고, 상기 핀 구조체들(FS) 각각의 상기 노출된 상부는 활성 핀 영역(AF)으로 지칭될 수 있다. 상기 제1 핀 구조체(FS1)는 상기 제1 소자분리 패턴(STI1)에 의해 노출된 제1 활성 핀 영역(AF1)을 포함할 수 있고, 상기 제2 핀 구조체(FS2)는 상기 제2 소자분리 패턴(STI2)에 의해 노출된 제2 활성 핀 영역(AF2)을 포함할 수 있다. 상기 제1 활성 핀 영역(AF1) 및 상기 제2 활성 핀 영역(AF2) 각각은 상기 제1 소자분리 패턴(STI1) 및 상기 제2 소자분리 패턴(STI2)으로부터 위로 돌출될 수 있다.
게이트 절연패턴(GI)이 상기 활성 핀 영역들(AF) 상에 제공될 수 있다. 상기 게이트 절연패턴(GI)은 상기 소자분리 패턴들(STI)의 최상부면들(STI1u, STI2u), 상기 활성 핀 영역들(AF) 각각의 상면 및 측면을 컨포멀하게 덮을 수 있다. 상기 게이트 절연패턴(GI)은 실리콘 산화막 또는 고유전막(예를 들어, HfO2, HfSiO, HfSiON, HfON, HfAlO, HfLaO, TaO2)을 포함할 수 있다.
상기 게이트 절연패턴(GI)은 제1 게이트 절연패턴(GI1) 및 제2 게이트 절연패턴(GI2)을 포함할 수 있다. 상기 제1 게이트 절연패턴(GI1)은 상기 제1 영역(R1) 상에 배치될 수 있고, 상기 제1 활성 핀 영역(AF1)을 덮을 수 있다. 상기 제2 게이트 절연패턴(GI2)은 상기 제2 영역(R2) 상에 배치될 수 있고, 상기 제2 활성 핀 영역(AF2)을 덮을 수 있다. 상기 제2 게이트 절연패턴(GI2)의 두께(t2)는 상기 제1 게이트 절연패턴(GI1)의 두께(t1)보다 두꺼울 수 있다. 상기 제2 게이트 절연패턴(GI2)의 상기 두께는 0nm보다 크고 100nm 이하일 수 있다.
게이트 패턴(GP)이 상기 게이트 절연패턴(GI) 상에 제공될 수 있다. 상기 게이트 패턴(GP)은 상기 게이트 절연패턴(GI) 및 상기 소자분리 패턴들(STI)을 덮을 수 있고, 상기 핀 구조체들(FS) 및 상기 소자분리 패턴들(STI)을 상기 제1 방향(D1)을 따라 가로지를 수 있다. 상기 게이트 절연패턴(GI)은 상기 핀 구조체들(FS)과 상기 게이트 패턴(GP)의 사이에 개재될 수 있다. 상기 게이트 패턴(GP)은 도전성 물질을 포함할 수 있고, 일 예로, 도전성 금속 질화물(일 예로, 티타늄 질화물 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다.
상기 게이트 패턴(GP)은 제1 게이트 패턴(GP1) 및 제2 게이트 패턴(GP2)을 포함할 수 있다. 상기 제1 게이트 패턴(GP1)은 상기 제1 영역(R1) 상에 배치될 수 있고, 상기 제2 게이트 패턴(GP2)은 상기 제2 영역(R2) 상에 배치될 수 있다. 상기 제1 게이트 패턴(GP1)은 상기 제1 영역(R1) 상에 배치될 수 있고, 상기 제1 게이트 절연패턴(GI1)을 덮을 수 있다. 상기 제2 게이트 패턴(GP2)은 상기 제2 영역(R2) 상에 배치될 수 있고, 상기 제2 게이트 절연패턴(GI2)을 덮을 수 있다. 일 예로, 상기 제1 게이트 패턴(GP1)은 상기 제1 게이트 절연패턴(GI1)의 최상부면(GI1u)을 덮고 상기 제1 게이트 절연패턴(GI1)의 측벽을 따라 연장될 수 있으며, 상기 제2 게이트 패턴(GP2)은 상기 제2 게이트 절연패턴(GI2)의 최상부면(GI2u)을 덮고 상기 제2 게이트 절연패턴(GI2)의 측벽을 따라 연장될 수 있다. 상기 제2 게이트 패턴(GP2)의 최상부면(GP2u)은 상기 제1 게이트 패턴(GP1)의 최상부면(GP1u)과 실질적으로 동일한 높이에 위치할 수 있다.
게이트 스페이서(GSP)가 상기 게이트 패턴(GP)의 측벽을 덮을 수 있다. 상기 게이트 스페이서(GSP)는 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다.
소스/드레인 영역들(SD)이 상기 게이트 패턴(GP) 양 측의 상기 핀 구조체들(FS) 상에 각각 제공될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 핀 구조체들(FS)의 상기 활성 핀 영역들(AF)은 상기 소스/드레인 영역들(SD) 사이에 개재될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 활성 핀 영역들(AF)의 측면들을 덮을 수 있고, 상기 소스/드레인 영역들(SD)의 바닥면들은 상기 활성 핀 영역들(AF)의 상면들보다 낮은 높이에 위치할 수 있다.
상기 소스/드레인 영역들(SD)은 상기 핀 구조체(FS)를 시드로 하여 형성된 에피택시얼층들일 수 있다. 상기 소스/드레인 영역들(SD)은, 일 예로, 상기 핀 구조체(FS)를 시드로 하여 에피택시얼하게 성장된 실리콘 게르마늄(SiGe), 실리콘(Si), 및 실리콘 카바이드(SiC) 중 적어도 하나를 포함할 수 있다. 일 예로, 본 발명에 따른 반도체 장치가 CMOS 구조인 경우, NMOSFET의 소스/드레인 영역들(SD)을 위한 제1 에피택시얼층, 및 PMOSFET의 소스/드레인 영역들(SD)을 위한 제2 에피택시얼층이 형성될 수 있다. 상기 제1 에피택시얼층은 NMOSFET의 채널 영역(즉, 상기 활성 핀 영역(AF))에 인장성 스트레인(tensile strain)을 제공하도록 구성될 수 있고, 상기 제2 에피택시얼층은 PMOSFET의 채널 영역(즉, 상기 활성 핀 영역(AF))에 압축성 스트레인(compressive strain)를 제공하도록 구성될 수 있다. 상기 제1 에피택시얼층은 실리콘(Si) 및/또는 실리콘 카바이드(SiC)로 형성되고, 상기 제2 에피택시얼층은 실리콘 게르마늄(SiGe)로 형성될 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
상기 소스/드레인 영역들(SD)은 불순물을 더 포함할 수 있다. 상기 불순물을 상기 소스/드레인 영역들(SD)을 포함하는 트랜지스터의 전기적 특성을 개선하기 위해 채용될 수 있다. 상기 트랜지스터가 NMOSFET인 경우, 상기 불순물은 일 예로, 인(P)일 수 있다. 상기 트랜지스터가 PMOSFET인 경우, 상기 불순물은 일 예로, 보론(B)일 수 있다.
제1 층간 절연막(ILD1)이 상기 게이트 패턴(GP)의 측벽을 덮을 수 있다. 도시되지 않았지만, 상기 제1 층간 절연막(ILD1)은 상기 소스/드레인 영역들(SD)을 더 덮을 수 있다. 상기 게이트 스페이서(GSP)가 상기 제1 층간 절연막(ILD1)과 상기 게이트 패턴(GP) 사이에 개재될 수 있다. 상기 제1 층간 절연막(ILD1)은 절연 물질을 포함할 수 있고, 예를 들어, 실리콘 산화막을 포함할 수 있다.
제2 층간 절연막(ILD2)이 상기 게이트 패턴(GP) 및 상기 제1 층간 절연막(ILD1) 상에 제공될 수 있다. 상기 제2 층간 절연막(ILD2)은 상기 게이트 패턴(GP)의 최상부면(GP1u, GP2u) 및 상기 제1 층간 절연막(ILD1)의 상면을 덮을 수 있다. 상기 제2 층간 절연막(ILD2)은 절연 물질을 포함할 수 있고, 예를 들어, 실리콘 산화막을 포함할 수 있다.
도전 라인(CL) 및 비아(VIA)가 상기 제2 층간 절연막(ILD2) 내에 제공될 수 있고, 상기 도전 라인(CL)은 상기 비아(VIA)를 통해 상기 게이트 패턴(GP)에 전기적으로 연결될 수 있다. 상기 도전 라인(CL) 및 상기 비아(VIA)는 도전성 물질을 포함할 수 있다.
도 4는 본 발명의 다른 실시예들에 따른 반도체 장치를 나타내는 도면으로, 도 1의 A-A' 및 B-B'에 따른 단면도이다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 4를 참조하면, 상기 제2 영역(R2) 상에서 상기 제2 게이트 패턴(GP2)은 상기 게이트 절연패턴(GI2)의 최상부면(GI2u) 상에 국소적으로 배치될 수 있다. 상기 제2 게이트 패턴(GP2)은 상기 제2 게이트 절연패턴(GI2)의 최상부면(GI2u)의 일부를 덮을 수 있다. 상기 제2 게이트 패턴(GP2)은 상기 제2 게이트 절연패턴(GI2)의 최상부면(GI2u)의 다른 일부 및 측벽을 덮지 않을 수 있다.
도 5 내지 도 10은 본 발명의 실시예들에 따른 반도체 장치의 제조방법을 나타내는 도면들로, 도 1의 A-A' 및 B-B'에 따른 단면도들이다. 이하에서, 도 5 내지 도 10을 참조하여, 본 발명의 실시예들에 따른 반도체 장치의 제조방법에 대하여 설명한다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 5를 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 기판(10)이 제공될 수 있고, 핀 구조체들(FS)이 상기 기판(10) 상에 형성될 수 있다. 상기 핀 구조체들(FS)을 형성하는 것은, 일 예로, 상기 기판(10)에 대한 이방성 식각 공정 등의 패터닝 공정을 통해 트렌치를 형성하는 것을 포함할 수 있다. 이 때, 식각되지 않고 남은 상기 기판(10)의 상부가 핀 구조체들(FS)이 될 수 있다. 상기 핀 구조체들(FS)을 형성하는 것은, 다른 예로, 상기 기판(10) 상에 상기 기판(10)을 시드로 이용하는 선택적 에피택시얼 성장(Selective Epitaxial Grwoth; SEG) 공정을 통해 활성층(미도시)을 형성한 후, 상기 활성층에 대한 이방성 식각 공정 등의 패터닝 공정을 통해 트렌치를 형성하는 것을 포함할 수 있다. 이 때, 식각되지 않고 남은 상기 활성층의 상부가 핀 구조체들(FS)이 될 수 있다. 다만 이는 예시적인 것에 불과하며, 본 발명은 이에 제한되지 않는다.
식각 방지패턴(EP)이 상기 핀 구조체들(FS)의 각각의 상에 상기 핀 구조체들(FS)과 함께 형성될 수 있다. 상기 식각 방지패턴(EP)은 상기 핀 구조체들(FS)을 형성하기 위한 패터닝 공정 시에 사용된 식각 마스크의 잔부로 구성될 수 있다.
상기 핀 구조체들(FS)은 상기 제1 영역(R1) 상의 제1 핀 구조체(FS1) 및 상기 제2 영역(R2) 상의 제2 핀 구조체(FS2)를 포함할 수 있다. 상기 핀 구조체들(FS)은 상기 기판(10)의 하면(10L)에 평행한 제1 방향(D1)으로 서로 이웃하도록 형성될 수 있고, 상기 핀 구조체들(FS) 각각은 상기 기판(10)의 상기 하면(10L)에 평행하고 상기 제1 방향(D1)에 교차하는(일 예로, 직교하는) 제2 방향(D2)으로 연장될 수 있다. 상기 핀 구조체들(FS) 각각은 상기 제1 및 제2 방향(D1, D2)에 수직하는 제3 방향(D3)을 따라 상기 기판(10)으로부터 돌출되도록 형성될 수 있다.
소자분리 패턴들(STI)이 상기 핀 구조체들(FS)의 사이에 형성될 수 있다. 상기 소자분리 패턴들(STI)을 형성하는 것은, 상기 기판(10) 상에 상기 트렌치를 채우는 절연막을 형성하는 것, 및 상기 절연막의 상부를 제거하여 상기 소자분리 패턴들(STI)로 분리시키는 것을 포함할 수 있다. 상기 소자분리 패턴들(STI)은 상기 제1 영역(R1) 상의 제1 소자분리 패턴(STI1) 및 상기 제2 영역(R2) 상의 제2 소자분리 패턴(STI2)을 포함할 수 있다. 상기 소자분리 패턴들(STI)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
상기 제1 영역(R1) 상에 마스크 패턴(MP)이 형성될 수 있다. 상기 마스크 패턴(MP)을 형성하는 것은, 마스크막(미도시)을 상기 제1 영역(R1) 및 상기 제2 영역(R2) 상에 형성하는 것, 및 상기 제2 영역(R2) 상의 상기 마스크막을 제거하는 것을 포함할 수 있다. 상기 제1 영역(R1) 상의 상기 마스크막의 잔부가 상기 마스크 패턴(MP)으로 지칭될 수 있다. 상기 마스크 패턴(MP)은 상기 제1 핀 구조체(FS1) 및 상기 제1 소자분리 패턴(STI1)을 덮을 수 있다. 일 예로, 상기 마스크 패턴(MP)은 실리콘 질화물을 포함할 수 있다.
도 6을 참조하면, 상기 제2 영역(R2) 상의 상기 제2 핀 구조체(FS2)의 상부 및 상기 제2 소자분리 패턴(STI2)의 상부가 제거될 수 있다. 상기 제거 공정은, 상기 마스크 패턴(MP)을 식각 마스크로 이용한 식각 공정을 수행하여 상기 제2 영역(R2) 상의 상기 식각 방지패턴(EP), 상기 제2 핀 구조체(FS2)의 상부 및 상기 제2 소자분리 패턴(STI2)의 상부를 식각하는 것, 및 상기 마스크 패턴(MP)을 제거하는 것을 포함할 수 있다. 상기 제거 공정 이후, 상기 제2 핀 구조체(FS2)의 최상부면(FS2u)은 상기 제1 핀 구조체(FS1)의 최상부면(FS1u)보다 낮은 높이에 위치할 수 있다. 일 예로, 상기 제1 핀 구조체(FS1)의 상기 최상부면(FS1u)과 상기 제2 핀 구조체(FS2)의 상기 최상부면(FS2u)의 높이 차는 0nm보다 크고 100nm 이하일 수 있다.
도 7을 참조하면, 상기 소자분리 패턴들(STI)의 상부가 리세스되고, 상기 핀 구조체들(FS)의 활성 핀 영역들(AF)이 노출될 수 있다. 상세하게는, 상기 제1 소자분리 패턴(STI1)의 상부 및 상기 제2 소자분리 패턴(STI2)의 상부가 리세스될 수 있고, 상기 제1 핀 구조체(FS1)의 상부 및 상기 제2 핀 구조체(FS2)의 상부가 노출될 수 있다. 상기 제1 핀 구조체(FS1)의 상기 노출된 상부는 제1 활성 핀 영역(AF1)으로 지칭될 수 있고, 상기 제2 핀 구조체(FS2)의 상기 노출된 상부는 제2 활성 핀 영역(AF2)으로 지칭될 수 있다. 상기 제1 영역(R1) 상의 상기 식각 방지패턴(EP)은 상기 소자분리 패턴들(STI)이 리세스되는 동안 제거될 수 있다.
게이트 절연패턴(GI)이 상기 활성 핀 영역들(AF)을 덮도록 형성될 수 있다. 상기 게이트 절연패턴(GI)은 상기 제1 활성 핀 영역(AF1) 및 상기 제2 활성 핀 영역(AF2)을 각각 덮는 제1 게이트 절연패턴(GI1) 및 제2 게이트 절연패턴(GI2)을 포함할 수 있다. 상기 게이트 절연패턴(GI)은 실리콘 산화막 또는 고유전막(예를 들어, HfO2, HfSiO, HfSiON, HfON, HfAlO, HfLaO, TaO2)을 포함할 수 있다.
상기 게이트 절연패턴(GI)을 형성하는 것은, 상기 활성 핀 영역들(AF)을 컨포멀하게 덮는 게이트 절연막(미도시)을 형성하는 것, 및 식각 공정을 통해 상기 제1 활성 핀 영역(AF1) 상의 상기 게이트 절연막의 상부를 식각하는 것을 포함할 수 있다. 상기 식각 공정 이후, 상기 제1 활성 핀 영역(AF1) 상에 남은 상기 게이트 절연막의 잔부는 상기 제1 게이트 절연패턴(GI1)을 구성할 수 있고, 상기 제2 활성 핀 영역(AF2) 상의 상기 게이트 절연막은 상기 제2 게이트 절연패턴(GI2)을 구성할 수 있다. 상기 제2 게이트 절연패턴(GI2)의 두께는 상기 제1 게이트 절연패턴(GI1)의 두께보다 두꺼울 수 있다. 일 예로, 상기 제2 게이트 절연패턴(GI2)의 두께(t2)는 0nm보다 크고 100nm 이하일 수 있다.
도 8을 참조하면, 상기 게이트 절연패턴(GI)을 덮는 희생막(SL)이 형성될 수 있다. 상기 희생막(SL)을 형성하는 것은, 상기 제1 게이트 절연패턴(GI1) 및 상기 제2 게이트 절연패턴(GI2)을 덮는 예비 희생막(미도시)을 형성하는 것, 및 상기 예비 희생막에 대한 평탄화 공정을 수행하여 상기 희생막(SL)을 형성하는 것을 포함할 수 있다. 상기 평탄화 공정 이후, 상기 희생막(SL)의 최상부면(SLu)은 상기 제2 게이트 절연패턴(GI2)의 최상부면(GI2u)보다 높은 위치에 위치할 수 있다. 상기 희생막(SL)은, 일 예로, 폴리실리콘을 포함할 수 있다.
도 9를 참조하면, 희생패턴(SP)이 상기 희생막(SL)으로부터 형성될 수 있다. 상기 희생패턴(SP)을 형성하는 것은 노광 및 식각 공정을 통해 상기 희생막(SL)을 패터닝하는 것, 및 게이트 스페이서(GSP)를 형성하는 것을 포함할 수 있다. 상기 게이트 스페이서(GSP)는 상기 희생패턴(SP)의 측벽을 덮도록 형성될 수 있다.
도시되지 않았지만, 상기 희생패턴(SP)의 형성 이후, 도 1의 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 희생패턴(SP)으로 덮이지 않고 노출된 상기 핀 구조체들(FS)의 상부를 리세스하는 것, 및 상기 노출된 핀 구조체들(FS) 각각의 표면을 시드로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다.
상기 소스/드레인 영역들(SD) 각각은 상기 노출된 핀 구조체들(FS)을 덮도록 형성될 수 있고, 상기 제1 방향(D1)으로 서로 이격된 상기 핀 구조체들(FS)을 따라 상기 제1 방향(D1)으로 서로 이격되도록 형성될 수 있다. 또한, 상기 소스/드레인 영역들(SD)은 상기 희생패턴(SP)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격되도록 형성될 수 있다.
상기 선택적 에피택시얼 성장 공정 후, 상기 소스/드레인 영역들(SD)에 불순물이 도핑될 수 있다. 상기 불순물은 상기 소스/드레인 영역들(SD)을 포함하는 트랜지스터의 전기적 특성을 개선하기 위해 채용될 수 있다. 상기 트랜지스터가 NMOSFET인 경우, 상기 불순물은 일 예로, 인(P)일 수 있다. 상기 트랜지스터가 PMOSFET인 경우, 상기 불순물은 일 예로, 보론(B)일 수 있다.
도 10을 참조하면, 상기 게이트 스페이서(GSP) 및 상기 소스/드레인 영역들(SD)을 덮는 제1 층간 절연막(ILD1)이 형성될 수 있다. 상기 제1 층간 절연막(ILD1)은 상기 희생패턴(SP)의 상면을 노출시킬 수 있다.
이후, 상기 희생패턴(SP)을 제거하고, 상기 희생패턴(SP)이 제거된 영역을 채우는 게이트 패턴(GP)이 형성될 수 있다. 상기 게이트 패턴(GP)을 형성하는 것은, 상기 희생패턴(SP)이 제거된 영역을 채우는 게이트막(미도시)을 형성하는 것, 및 상기 게이트막을 평탄화하여 상기 게이트 패턴(GP)을 형성하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해 상기 제1 층간 절연막(ILD1)의 상면 및 상기 게이트 스페이서(GSP)의 상면이 노출될 수 있다.
다시 도 2를 참조하면, 제2 층간 절연막(ILD2)이 상기 게이트 패턴(GP) 및 상기 제1 층간 절연막(ILD1) 상에 형성될 수 있다. 상기 제2 층간 절연막(ILD2)은 상기 게이트 패턴(GP)의 최상부면들(GP1u, GP2u) 및 상기 제1 층간 절연막(ILD1)의 상면을 덮도록 형성될 수 있다. 상기 제2 층간 절연막(ILD2)은 절연 물질을 포함할 수 있고, 예를 들어, 실리콘 산화막을 포함할 수 있다.
도전 라인(CL) 및 비아(VIA)가 상기 제2 층간 절연막(ILD2) 내에 형성될 수 있고, 상기 도전 라인(CL)은 상기 비아(VIA)를 통해 상기 게이트 패턴(GP)에 전기적으로 연결될 수 있다. 상기 도전 라인(CL) 및 상기 비아(VIA)는 도전성 물질을 포함할 수 있다.
반도체 장치 내 게이트에 적용되는 동작 전압이 커질 수록, 고전압에 따른 장치의 손상을 막기 위해 게이트 절연패턴(GI)의 두께도 두꺼워질 수 있다. 이에 따라, 하나의 반도체 장치 내에서 다양한 동작 전압이 사용되는 경우, 동작 전압의 세기에 따라 영역 별 게이트 절연패턴(GI)의 두께가 다르게 적용될 필요가 있다.
본 발명의 개념에 따르면, 상기 제2 게이트 절연패턴(GI2)의 두께(t2)가 상기 제1 게이트 절연패턴(GI1)의 두께(t1)보다 두꺼울 수 있고, 이에 따라 상기 제2 영역(R2) 상의 상기 제2 핀 구조체(FS2)는 상기 제1 영역(R1) 상의 상기 제1 핀 구조체(FS1)에 비해 고전압이 적용될 수 있다. 즉, 하나의 반도체 장치 내에서 다양한 동작 전압이 사용될 수 있다. 다만, 상기 제2 게이트 절연패턴(GI2)의 두께(t2)가 두꺼워지는 경우, 상기 희생막(SL) 형성을 위한 평탄화 공정 진행 시 상기 희생막(SL)이 상기 제2 게이트 절연패턴(GI2)을 덮지 못하고, 상기 제2 게이트 절연패턴(GI2)의 상기 최상부면(GI2u)이 외부로 노출되는 문제가 발생될 수 있다. 이 경우, 상기 제2 게이트 절연패턴(GI2)이 손상되어 반도체 장치의 신뢰성이 문제될 수 있다. 이를 방지하기 위해, 본 발명의 반도체 장치에서는 상기 제2 핀 구조체(FS2)의 최상부면(FS2u)의 높이가 상기 제1 핀 구조체(FS1)의 최상부면(FS1u)의 높이보다 낮게 적용된다. 그 결과, 하나의 반도체 장치 내에서 다양한 동작 전압을 사용하면서도, 반도체 장치의 신뢰성이 향상될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
10: 기판 FS: 핀 구조체들
AF: 활성 핀 영역들 STI: 소자분리 패턴들
GI: 게이트 절연패턴 GP: 게이트 패턴

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 상기 제1 영역 상의 제1 핀 구조체 및 상기 제2 영역 상의 제2 핀 구조체를 포함하는 핀 구조체들;
    상기 핀 구조체들의 사이에 배치되는 소자분리 패턴들, 상기 제1 핀 구조체 및 상기 제2 핀 구조체는 상기 소자분리 패턴들로부터 돌출된 제1 활성 핀 영역 및 제2 활성 핀 영역을 각각 포함하는 것;
    상기 제1 영역 상에 배치되고 상기 제1 활성 핀 영역을 덮는 제1 게이트 절연패턴;
    상기 제2 영역 상에 배치되고 상기 제2 활성 핀 영역을 덮는 제2 게이트 절연패턴;
    상기 제1 게이트 절연패턴을 덮는 제1 게이트 패턴; 및
    상기 제2 게이트 절연패턴을 덮는 제2 게이트 패턴을 포함하되,
    상기 제2 핀 구조체의 최상부면은 상기 제1 핀 구조체의 최상부면보다 낮은 높이에 위치하고,
    상기 제2 게이트 절연패턴의 두께는 상기 제1 게이트 절연패턴의 두께보다 두꺼운 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 핀 구조체의 상기 최상부면과 상기 제2 핀 구조체의 상기 최상부면의 높이 차는 0nm보다 크고 100nm 이하인 반도체 장치.
  3. 제 1항에 있어서,
    상기 제2 게이트 절연패턴의 두께는 0nm보다 크고 100nm 이하인 반도체 장치.
  4. 제 1항에 있어서,
    상기 제2 게이트 패턴의 최상부면은, 상기 제1 게이트 패턴의 최상부면과 실질적으로 동일한 높이에 위치하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 소자분리 패턴들은 상기 제1 영역 상의 제1 소자분리 패턴 및 상기 제2 영역 상의 제2 소자분리 패턴을 포함하되,
    상기 제2 소자분리 패턴의 최상부면은 상기 제1 소자분리 패턴의 최상부면보다 낮은 높이에 위치하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제2 게이트 패턴은 상기 제2 게이트 절연패턴의 최상부면 상에 국소적으로 배치되는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제2 게이트 패턴은 상기 제2 게이트 절연패턴의 최상부면들을 덮고 상기 제2 게이트 절연패턴의 측벽을 따라 연장되는 반도체 장치.
  8. 제1 영역 및 제2 영역을 포함하는 기판을 제공하는 것;
    상기 기판 상에 상기 제1 영역 상의 제1 핀 구조체 및 상기 제2 영역 상의 제2 핀 구조체를 포함하는 핀 구조체들을 형성하는 것;
    상기 핀 구조체들의 사이에 배치되고 상기 제1 영역 상의 제1 소자분리 패턴 및 상기 제2 영역 상의 제2 소자분리 패턴을 포함하는 소자분리 패턴들을 형성하는 것;
    상기 제2 핀 구조체의 상부 및 상기 제2 소자분리 패턴의 상부를 제거하는 것;
    상기 제1 소자분리 패턴의 상부 및 상기 제2 소자분리 패턴의 상부를 리세스하여, 상기 제1 핀 구조체의 제1 활성 핀 영역 및 상기 제2 핀 구조체의 제2 활성 핀 영역을 노출시키는 것;
    상기 제1 활성 핀 영역 및 상기 제2 활성 핀 영역을 각각 덮는 제1 게이트 절연패턴 및 제2 게이트 절연패턴을 형성하는 것을 포함하되,
    상기 제2 핀 구조체의 최상부면은 상기 제1 핀 구조체의 최상부면보다 낮은 높이에 위치하고,
    상기 제2 게이트 절연패턴의 두께는 상기 제1 게이트 절연패턴의 두께보다 두꺼운 반도체 장치의 제조방법.
  9. 제 8항에 있어서,
    상기 제2 핀 구조체의 상기 상부를 제거한 이후, 상기 제1 핀 구조체의 상기 최상부면과 상기 제2 핀 구조체의 상기 최상부면의 높이 차는 0nm보다 크고 100nm 이하인 반도체 장치의 제조방법.
  10. 제 8항에 있어서,
    상기 제1 게이트 절연패턴 및 상기 제2 게이트 절연패턴을 덮는 예비 희생막을 형성하는 것; 및
    상기 예비 희생막에 대한 평탄화 공정을 수행하여 희생막을 형성하는 것을 포함하되,
    상기 희생막의 최상부면은 상기 제2 게이트 절연패턴의 최상부면보다 높은 높이에 위치하는 반도체 장치의 제조방법.
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