TWI832664B

TWI832664B - 積體電路的製造方法及積體電路設計系統

Info

Publication number: TWI832664B
Application number: TW112100699A
Authority: TW
Inventors: 張永豐; 張育榮; 謝東衡; 楊寶如
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-05-31
Filing date: 2023-01-07
Publication date: 2024-02-11
Also published as: US20230385505A1; TW202401289A

Abstract

本揭露提供一種積體電路(IC)的製造方法，包括將複數黑色方塊插入IC的佈局中；以連接網路連接黑色方塊；以及在黑色方塊與連接網路外之佈局的複數區域中插入複數第一虛擬圖案。在插入第一虛擬圖案之後，本方法更包括以複數電路巨集取代黑色方塊，其中電路巨集與黑色方塊一對一對應，且電路巨集中的每一者包括在各自電路巨集的中央區域的複數電路圖案及圍繞中央區域的複數第二虛擬圖案。在本方法中，下列操作中的至少一者由電子設計自動化工具執行：黑色方塊的插入、黑色方塊的連接、第一虛擬圖案的插入和以電路巨集取代黑色方塊。

Description

積體電路的製造方法及積體電路設計系統

本揭露係有關於一種IC設計與製造的方法，特別係有關於用於將電路巨集整合或是併入IC中的方法。

積體電路(IC)的演進包括增加的IC設計複雜性以及縮短的上市時間。設計人員通常會面對從IC概念到IC生產的嚴苛專案進度表。為了應對這些挑戰，一種方法是將複數電路巨集(macro)(有時稱為IP塊)整合到一個IC中，其中電路巨集是平行開發的，進而節省整個IC設計週期。然而，這種方法同樣存在挑戰。舉例來說，設計人員可能必須等待電路巨集的完全開發，這可能需要花費相當的時間。

因此，利用電路巨集的IC設計方法需要進一步的改善。

本揭露實施例提供一種積體電路(IC)的製造方法。上述積體電路的製造方法包括將複數黑色方塊插入積體電路的佈局中；以連接網路連接複數黑色方塊；以及在複數黑色方塊與連接網路之外的佈局的複數區域中插入複數第一虛擬圖案。在插入複數第一虛擬圖案之後，上述積體電路的製造方法更包括以複數電路巨集取代複數黑色方塊，其中複數電路巨集與複數黑色方塊一對一地對應，並且複數電路巨集中的每一者包括在各自之電路巨集的中央區域的複數電路圖案，以及包括圍繞中央區域的複數第二虛擬圖案。在上述積體電路的製造方法中，下列操作中的至少一者由電子設計自動化(EDA)工具執行：複數黑色方塊的插入、複數黑色方塊的連接、複數第一虛擬圖案的插入、以及以複數電路巨集取代複數黑色方塊。

本揭露實施例提供一種積體電路(IC)的製造方法。上述積體電路的製造方法包括將複數黑色方塊放置到積體電路的佈局之中，其中複數黑色方塊包括複數接腳；以連接網路連接複數黑色方塊的複數接腳；以及在複數黑色方塊與連接網路之外的佈局的複數區域中插入複數第一虛擬圖案，其中複數第一虛擬圖案在複數黑色方塊與連接網路之外的佈局的複數區域中提供實質上均勻的圖案密度。在插入複數第一虛擬圖案之後，上述積體電路的製造方法更包括以複數電路巨集取代複數黑色方塊，其中複數電路巨集與複數黑色方塊一對一地對應，且複數電路巨集中的每一者包括在各自之電路巨集的中央區域的複數電路圖案以及圍繞中央區域的複數第二虛擬圖案，並且複數電路圖案與複數第二虛擬圖案共同在各自之電路巨集內部提供實質上均勻的圖案密度。上述積體電路的製造方法更包括定稿具有複數第一虛擬圖案以及複數電路巨集的佈局，以用於光罩製造。在上述積體電路的製造方法中，下列操作中的至少一者由電子設計自動化(EDA)工具執行：複數黑色方塊的放置、複數黑色方塊之複數接腳的連接、複數第一虛擬圖案的插入、以複數電路巨集取代複數黑色方塊、以及上述佈局的定稿。

本揭露實施例提供一種積體電路(IC)設計系統。上述積體電路設計系統包括非暫態記憶體以及耦接至非暫態記憶體的一或多個硬體處理器。一或多個硬體處理器被配置以用於執行複數指令以實施複數操作，複數操作包括將複數黑色方塊插入積體電路的佈局中；以連接網路連接複數黑色方塊；以及在複數黑色方塊與連接網路之外的佈局的複數區域中插入複數第一虛擬圖案，其中複數第一虛擬圖案在複數黑色方塊與連接網路之外的佈局的複數區域中提供實質上均勻的圖案密度。在插入複數第一虛擬圖案之後，一或多個硬體處理器被配置以用於執行複數指令以實施進一步的複數操作，包括以複數電路巨集取代複數黑色方塊，其中複數電路巨集與複數黑色方塊一對一地對應，且複數電路巨集中的每一者包括在各自之電路巨集的中央區域中的複數電路圖案，以及圍繞中央區域的複數第二虛擬圖案；以及定稿具有複數第一虛擬圖案以及複數電路巨集的佈局。

以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。

進一步來說，本揭露可能會使用空間相對術語，例如「在…下方」、「下方」、「低於」、「在…上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。再進一步來說，當一數字或數字範圍被以「約」、「大約」等用語進行描述時，除非另有說明，否則此用語根據本文所述之特定技術領域具通常知識者的知識涵蓋所述數字之特定變化(例如：+/-10%或其他變化)內的數字。舉例來說，用語「約5奈米(nm)」可涵蓋的尺寸範圍，為自4.5nm至5.5nm、自4.0nm至5.0nm等。

本揭露係有關於一種IC設計與製造的方法，且特別係有關於用於將電路巨集(有時稱為IP塊(IP block))整合或是併入IC中的方法。電路巨集可包括記憶體區塊(例如：靜態隨機存取記憶體(SRAM)及動態隨機存取記憶體(DRAM))、中央處理器(CPU)、網路處理器、有線或無線發射機、有線或無線接收機及/或其他電路。根據本揭露實施例，某些設計任務(task)與電路巨集的開發平行執行，進而縮短整個IC設計週期。舉例來說，將黑色方塊(black box)放置在IC佈局中，以作為正在開發之電路巨集的佔位符(placeholder)。每個黑色方塊基於對應的電路巨集進行定義。舉例來說，黑色方塊的尺寸及形狀，與對應之電路巨集的尺寸及形狀匹配。並且，每個黑色方塊進一步提供了諸如輸入及/或輸出的接腳(pin)，它們將被提供於對應的電路巨集。在放置了黑色方塊之後，黑色方塊的接腳藉由基於IC設計的連接網路(connectivity network)進行連接。隨後，虛擬(dummy)圖案被插入至IC佈局中，以提供實質上均勻的圖案密度。在開發了電路巨集之後，黑色方塊被對應的電路巨集所取代。接著，IC佈局被定稿(tape out)以用於製造光罩。藉由使用黑色方塊，能夠在電路巨集準備好進行整合之前，執行諸如連接電路巨集以及插入虛擬圖案的某些設計任務，因此得以縮短整體IC設計週期。本揭露技術領域具通常知識者應當理解，他們能夠輕易地以本揭露作為基礎對其他製程及/或結構進行設計或修改，以實現與本文所介紹之實施例相同之目的及/或達成相同之優點。

第1圖係用於產生積體電路(IC)114之IC設計與製造流程100(簡稱為IC流程100)的實施例的簡化方塊圖。IC流程100可受益於本揭露的態樣。IC流程100通常始於設計規格(design specification)102，設計規格102包括IC 114的設計要求。接著進入到功能設計(functional design)104，在功能設計104中，IC 114的設計被劃分為複數功能區塊，並且這些功能區塊相互作用以產生所需的功能。

IC流程100接著進入到電路設計106。在一個範例中，電路設計106使用自下而上的階層式(hierarchical)方法，其中複數單元是由諸如電阻器、電容器與電晶體等的基本電路組件構建的，接著更加複雜的功能區塊以這些單元作為組件進行構建。單元中的多種組件被耦接以為單元形成所需的功能。耦接的一個機制是透過互連(interconnect)，亦稱為選路(routing)。可以使用各種電子設計自動化(electronic design automation, EDA)工具，以將單元的設計、功能區塊的設計及IC設計記錄到電腦可讀(computer readable)檔案中。在一個實施例中，IC設計以暫存器轉移層次(Register Transfer Level, RTL)語言(例如：Verilog或高速積體電路硬體描述語言(VHDL))進行描述，並接著被合成為網路連線表(netlist)。在另一個實施例中，IC設計以使用了上述階層式方法的示意圖以圖形的方式進行描述。

然後，IC流程100進入到實體設計(physical design)108，實體設計108產生IC佈局200，例如第2圖至第12圖所示的IC佈局200。IC佈局200包括為了IC 114所設計的各種幾何圖案。這些幾何圖案對應金屬、氧化物以及半導體層的圖案，它們構成了即將製造之IC 114的各種組件。各種薄層組合以形成各種IC特徵。舉例來說，IC佈局200的一部分包括各種IC特徵，例如主動區、閘極電極、源極與汲極、層間互連的金屬線與通孔、以及用於銲墊(bonding pad)的開口，它們將被形成在半導體基板(例如：矽晶圓)以及設置於半導體基板上的各種材料層之中或之上。IC佈局200以一或多個資料檔案呈現，它們具有幾何圖案的資訊。舉例來說，IC佈局200能夠以圖形資料庫系統II(GDSII)檔案格式(或DFII檔案格式)表示。實體設計108包括多種操作，這些操作將在本揭露的後續進行更加詳細的描述。

然後，IC流程100進入到光罩創建110，以生產一或多個遮罩(或光罩)，這些光罩將被用於根據IC佈局200製造IC 114的各種薄層。光罩創建110包括多種任務，例如光罩資料準備，IC佈局200在其中被轉換為可被光罩寫入器物理性地寫入的形式；以及光罩製造，由光罩資料準備所準備的佈局在其中被修改，以符合特定的光罩寫入器及/或光罩製造商，並接著進行製造。光罩資料準備可包括光學鄰近校正(optical proximity correction, OPC)以及微影製程檢查(lithography process checking, LPC)。光罩資料準備可進一步包括解析度增強技術(resolution enhancement technique, RET)，例如偏軸照明(off-axis illumination)、次解析度輔助特徵、相移(phase-shifting)光罩、其他合適的技術、或其組合。

光罩製造可以使用各種技術。舉例來說，可以使用二元(binary)技術來形成光罩。二元光罩包括透明基板(例如：熔融石英)，以及塗佈在光罩之不透明區域中的不透明材料(例如：鉻)。在另一個範例中，使用相移技術來形成光罩。在相移光罩(PSM)中，光罩上的各種特徵經過配置，以具有適當的相位差，以增強解析度與成像品質。相移光罩可為衰減式PSM、交替式PSM或是其他類型的PSM。光罩可以是透射式的(例如：用於深紫外光(DUV)微影的光罩)或者是反射式的(例如：用於極紫外光(EUV)微影的光罩)。

接著，IC流程100進入到IC製造112。IC製造112可藉由大量的製造設施來執行。舉例來說，可以有一個製造設施用於IC產品的前段製造(即：前段製程(front-end-of-line, FEOL)製造)，而且有一個第二製造設施可以為IC產品的互連與封裝提供後段製造(即：後段製程(back-end-of-line, BEOL)製造)，並且有一個第三製造設施可以為代工業務提供其他服務。

在一個範例中，使用光罩(或是多個光罩)來製造半導體晶圓以形成IC 114。半導體晶圓包括具有形成於其上之材料層的矽基板或是其他合適的基板。其他合適的基板材料包括另一種合適的元素半導體，例如鑽石或鍺；合適的化合物半導體，例如碳化矽、砷化銦或磷化銦；或是合適的合金半導體，例如碳化矽鍺、磷砷化鎵或磷化鎵銦。半導體晶圓可進一步包括各種摻雜區域、介電特徵以及多層互連(在隨後的製造操作中形成)。

在製造之後，IC 114通常在被運交到市場之前經過封裝與測試製程。附加的操作可被提供於方法100之前、之中或是之後，並且對於方法的附加實施例，所述的一些操作可被取代、消除或是移動。方法100僅為範例，且並非旨於將本揭露限制在申請專利範圍中所明確記載的範圍之外。

第1圖亦根據本揭露多種態樣顯示了實體設計108之更加詳細的操作。在本實施例中，實體設計108包括操作108a，用於將黑色方塊插入或放置到IC佈局200之中。這些黑色方塊乃是開發中之電路巨集的佔位符。取決於對應之電路巨集是彼此鄰接還是彼此重疊，一些黑色方塊可被放置為彼此鄰接或是彼此重疊。

實體設計108進一步包括操作108b，使用基於IC 114之設計方案的連接網路來連接一些黑色方塊。操作108a與108b可以在EDA工具中之放置與選路(place-and-route)模組的幫助下完成。

實體設計108更包括操作108c，用於將虛擬圖案插入或放置到IC佈局200之中，舉例來說，以在IC佈局200中達到實質上均勻的圖案密度。這種均勻的圖案密度有助於在IC製造112期間消除碟壓(dishing)或其他負面影響，並且可以提供其他益處。

實體設計108還包括操作108d，用於以已經完全開發的電路巨集(例如：每個電路巨集已經被放置、選路、功能驗證以及DRC檢查)取代黑色方塊。在一個實施例中，連接網路與虛擬圖案於此操作期間維持不變。

實體設計108進一步包括操作108e，用於定稿IC佈局200，操作108e包括檢查IC佈局200是否合乎IC製造商所要求的一組設計準則。藉由使用實體設計108的複數操作，IC設計者不需要等待電路巨集完全開發之後才能執行某些任務，例如操作108b (包括連接電路巨集)以及108c(包括插入虛擬圖案)中的那些任務。取而代之的是，這些任務與電路巨集的研發平行執行，進而有所助益地縮短設計週期並縮短上市時間。

實體設計108可以包括第1圖中並未顯示的其他操作，例如在設計流程的各種階段精心設計電阻與電容，以及模擬IC 114或IC佈局200。

下文結合第2圖至第6圖進一步討論實體設計108的各種操作，第2圖至第6圖根據本揭露多種態樣，顯示了IC佈局200在第1圖所示之實體設計108的多種操作期間的示意圖。

第2圖顯示了處於初始階段或中間階段的IC佈局200。儘管並未顯示於第2圖中，IC佈局200可包括輸入/輸出(I/O)單元、標準(standard)單元、及/或已經完全開發的電路巨集。根據功能連接性以及訊號選路的最佳化，這些單元及/或巨集可被放置在各種位置。

第3圖根據本揭露實施例，顯示了將黑色方塊204插入或放置到IC佈局200中(例如：藉由操作108a)之後的IC佈局200。出於說明之目的，第3圖所示的範例包括四個黑色方塊204a、204b、204c以及204d。在多種實施例中，IC佈局200可具有任何數量的黑色方塊204，包括僅有一個黑色方塊。這些黑色方塊是電路巨集的佔位符，其中電路巨集尚未完全開發並且可以與IC佈局200同時開發。在IC佈局200中併入電路巨集能夠有所助益地允許IC 114的平行開發。舉例來說，電路巨集可以由不同的設計工作室開發，以最大限度地共享資源。每個黑色方塊204的形狀及尺寸實質上與對應之電路巨集的形狀及尺寸相匹配。在一個實施例中，每個黑色方塊204包括I/O，其位置與特性(例如：寬度、方向等)與對應之電路巨集上的I/O的位置及特性相匹配。在一些實施例中，每個黑色方塊204可進一步帶有模擬模型，用於模擬對應之電路巨集的功能。黑色方塊204的放置，可以使用EDA工具(例如：第13圖所示的EDA工具600)自動進行。

第4圖根據本揭露實施例，顯示了在黑色方塊204藉由連接網路205進行連接(例如：透過操作108b)之後的IC佈局200。在一個實施例中，連接網路205包括在IC 114之任何可用薄層處的選路。舉例來說，選路可以在電晶體源極/汲極、閘極、接點、通孔及/或金屬互連處實施。連接網路205的創建，可以使用EDA工具(例如：第13圖所示的EDA工具600)自動進行。第4圖的範例顯示了連接網路205將黑色方塊204a、204b與204c中的每一者連接到黑色方塊204d。在多種實施例中，連接網路205可連接任何的黑色方塊204。

第5圖根據本揭露實施例，顯示了在虛擬圖案206被插入或放置到IC佈局200中(例如：透過操作108c)之後的IC佈局200。虛擬圖案206在IC佈局200之未被黑色方塊204與連接網路205所佔據的區域中，提供實質上均勻的圖案密度。實質上均勻的圖案密度有助於改善製造品質。舉例來說，虛擬圖案206有助於減少或消除化學機械研磨(chemical mechanical planarization, CMP)或其他製造製程期間的碟壓效應或是其他負面影響。虛擬圖案206可具有IC製造商所允許的任何形狀或尺寸。在一些實施例中，IC製造商提供具有各種虛擬圖案206的設計程式館(library)以供IC設計者選擇。設計程式館可以包含作為功能性圖案的其他圖案或單元，也就是並非虛擬圖案。

虛擬圖案206可被插入於IC 114的各個薄層。舉例來說，虛擬圖案206可被插入於主動區層級(level)(例如：源極/汲極)、閘極層級、接點層級以及互連層級。虛擬圖案206的形狀及尺寸、虛擬圖案206之間的間隔、虛擬圖案206與黑色方塊204之間的間隔、以及虛擬圖案206與連接網路205之間的間隔，符合IC製造商的設計準則。虛擬圖案206的插入，可以使用EDA工具(例如：第13圖所示的EDA工具600)自動進行。在插入虛擬圖案206之後，操作108c可以執行設計準則檢查(design rule checking, DRC)，以確保包含黑色方塊204、連接網路以及虛擬圖案206的IC佈局200滿足設計準則。

第6圖根據本揭露實施例，顯示了在以電路巨集208取代黑色方塊204(例如：透過操作108d)之後的IC佈局200。在一個實施例中，電路巨集208已經完全開發。舉例來說，電路巨集208已經經過放置與選路、通過功能與時序(timing)驗證、以及通過DRC。在一個實施例中，全部的黑色方塊204在同時被它們所對應的電路巨集208取代。替代性地，黑色方塊204可以在它們所對應的電路巨集208變得可用時被取代。因為黑色方塊204已經在IC佈局200中保留了用於電路巨集208的空間，因此以電路巨集208取代黑色方塊204一事可以相對容易地完成。並且，連接網路205在此操作中維持不變，這進一步縮短了研發週期。以對應的電路巨集208取代黑色方塊204一事，可以使用EDA工具(例如：第13圖所示的EDA工具600)自動進行。

在以電路巨集208取代黑色方塊204之後，實體設計108可以於定稿IC佈局200以用於光罩製造之前執行進一步的任務。舉例來說，實體設計108可以精心設計IC 114的電阻與電容(RC)，因為電路巨集208、連接網路205以及虛擬圖案206現在都在它們的位置上。實體設計108亦可運行某些模擬，包括用於驗證IC 114之功能的功能模擬、用於驗證訊號路徑時序的時序模擬、以及諸如SPICE模擬的物理模擬，其中物理模擬用於驗證輸出訊號變形(deformation)、訊號位準(signal level)與時間延遲。實體設計108可以執行最終DRC。在完成這些任務之後，實體設計108定稿(或下線)IC佈局200以用於光罩製造。舉例來說，實體設計108能夠以一或多個資料檔案輸出IC佈局200，並將這一或多個資料檔案傳送到半導體代工廠或光罩製造商以用於光罩創建110。

第7圖根據本揭露實施例顯示了電路巨集208的範例性佈局。電路巨集208代表電路巨集208a、208b、208c及208d中的任何一者或是其他電路巨集。電路巨集208包括電路巨集208之中央區域中的主要圖案212，以及沿著電路巨集208之邊緣並圍繞主要圖案212的虛擬圖案210。電路巨集208可包括第7圖中未顯示的其他特徵，例如IO接腳(或銲墊)或是電路巨集208之中央區域中的其他虛擬圖案。主要圖案212執行電路功能，而虛擬圖案210則有助於在電路巨集208內提供均勻的圖案密度。在一個實施例中，虛擬圖案210與主要圖案212共同在電路巨集208內提供實質上均勻的圖案密度。在另一個實施例中，虛擬圖案210、主要圖案212以及電路巨集208之中央區域中的其他虛擬圖案，共同在電路巨集208內提供實質上均勻的圖案密度。

第7圖所示的範例性電路巨集208具有矩形形狀。在多種實施例中，電路巨集208可為正方形、多邊形或是其他形狀。在這些實施中更進一步，虛擬圖案210沿著電路巨集208的所有邊緣分佈，並且圍繞主要圖案212。

除了在電路巨集208內提供均勻的圖案密度之外，一旦電路巨集208取代黑色方塊204，虛擬圖案210同樣屏衛主要圖案212免受虛擬圖案206的影響。藉此，電路巨集208的功能及時序(例如：電阻與電容)在其取代黑色方塊204之後維持原封不動。出於相同的原因，虛擬圖案206的放置在電路巨集208取代黑色方塊204之後同樣維持原封不動。換句話說，藉由使用虛擬圖案210來屏衛主要圖案212，以電路巨集208取代黑色方塊204一事，並不會改變電路巨集208或是虛擬圖案206。因此，在電路巨集208取代黑色方塊204之後，IC佈局200可以更加容易地驗證與完成，進一步縮短IC設計週期。

第8圖根據本揭露實施例顯示了電路巨集208的另一個範例性佈局。此實施例中的電路巨集208類似於第7圖所描繪的電路巨集208。然而，不同於具有離散的虛擬圖案210，此實施例中的電路巨集208在每個邊緣包括一個虛擬圖案。換句話說，每個虛擬圖案214沿著電路巨集208的一個邊緣完全地延伸，並且圍繞主要圖案212。在一個實施例中，每個虛擬圖案214包括許多子(或較小)虛擬圖案213，但是從IC設計者的角度來看，虛擬圖案214在設計過程中被視為一個圖案。舉例來說，它作為一個單元被放置在電路巨集208中。

在一個實施例中，虛擬圖案214與主要圖案212共同在電路巨集208內提供實質上均勻的圖案密度。在另一個實施例中，虛擬圖案214、主要圖案212以及電路巨集208之中央區域中的其他虛擬圖案，共同在電路巨集208內提供實質上均勻的圖案密度。類似於虛擬圖案210，一旦電路巨集208取代黑色方塊204，虛擬圖案214同樣屏衛主要圖案212免受虛擬圖案206的影響。

因為虛擬圖案214在設計過程中被視為一個圖案，因此它有助於其他設計最佳化，例如第9圖及第10圖所示。第9圖根據本揭露實施例，顯示了具有在它們的邊緣上彼此鄰接之四個電路巨集208的範例性IC佈局200’。每個電路巨集208包括沿著其邊緣的虛擬圖案210或214。與相鄰的電路巨集208之間具有間隙的方案相比，藉由將電路巨集208彼此鄰接地放置，IC佈局200’的面積降低。在一個實施例中，四個電路巨集208全都包括沿著它們各自邊緣的虛擬圖案214。於此等實施例中，IC佈局200’的面積可以藉由重疊相鄰之電路巨集208的週邊區域來進一步地降低，如第10圖所示。在第10圖所示的實施例中，電路巨集208的週邊區域重疊，如寬箭頭所示。實際上，兩個相鄰的電路巨集208共享單一虛擬圖案214，進而進一步降低IC佈局200’的面積。

在一個實施例中，EDA工具(例如：第13圖所示的EDA工具)向IC設計者提供一個功能(或操作)，其讓IC設計者選擇要鄰接電路巨集208或是重疊電路巨集208。接著，EDA工具自動地以鄰接的方式(如第9圖所示)或是重疊的方式(如第10圖所示)放置電路巨集208。具有沿著電路巨集208之每個邊緣的單一虛擬圖案214簡化了重疊操作。

第11圖顯示了兩個電路巨集208b與208c在它們的邊緣彼此鄰接之IC佈局200的實施例。這是第2圖至第6圖所示之實施例的變化。為了實踐此實施例，黑色方塊204b與204c在操作108a期間被放置為彼此鄰接。電路巨集208b與208c中的虛擬圖案，可以是如第7圖所示之虛擬圖案210的形式，或是如第8圖所示之虛擬圖案214的形式。

第12圖顯示了兩個電路巨集208b與208c在它們的邊緣彼此重疊之IC佈局200的實施例。這是第2圖至第6圖所示之實施例的變化。為了實踐此實施例，黑色方塊204b與204c在操作108a期間被放置為彼此重疊。電路巨集208b與208c中的虛擬圖案，可以是如第8圖所示之虛擬圖案214的形式。

在前文所述的每個實施例中，虛擬圖案(例如：虛擬圖案206、210、213與214)以及主要圖案212在形狀、尺寸、間隔或是其他特性方面，符合設計準則。

現在參照第13圖，第13圖顯示了說明性的EDA工具(或是IC設計系統或電腦系統)600，用於實施前文所述之操作的實施例。舉例來說，操作108a、108b、108c、108d及108e中的至少一者，由EDA工具600執行。進一步地，一或多個操作102、104及106可藉由EDA工具600執行。

EDA工具600包括微處理器602、輸入裝置604、儲存裝置606、視訊控制器608、系統記憶體610、顯示器614以及通訊裝置616，全部藉由一或多個匯流排612互連。

微處理器602代表一或多個通用處理裝置，例如微處理器、中央處理單元等。更具體來說，微處理器602可為複雜指令集計算(CISC)微處理器、精簡指令集計算(RISC)微處理器、超長指令字組(VLIW)微處理器、或是執行其他指令集的處理器或執行指令集組合的處理器。微處理器602亦可為一或多個專用處理裝至，例如特殊應用積體電路(ASIC)、現場可程式化閘陣列(FPGA)、數位訊號處理器(DSP)、網路處理器等。微處理器602被配置以執行用於執行本文所討論之操作與步驟的指令。

儲存裝置606為非暫態(non-transitory)電腦可讀儲存媒體，其包括除暫態傳播(propagating)訊號之外的所有電腦可讀儲存媒體。舉例來說，電腦可讀儲存媒體的一些常見形式包括磁片、軟性磁碟、硬碟、磁帶、任何其他磁性介質、唯讀光碟(CD-ROM)、任何其他光學媒體、打孔卡片、紙帶、任何其他具有孔洞圖案的實體媒體、隨機存取記憶體(RAM)、可程式化唯讀記憶體(PROM)、可抹除可程式化唯讀記憶體(EPROM)、快閃可抹除可程式化唯讀記憶體(FLASH-EPROM)、任何其他記憶體晶片或記憶體匣、或是適合電腦讀取的任何其他媒體。舉例來說，儲存裝置606可為磁片、磁性硬碟驅動機(HDD)、固態驅動機(SSD)或光學記憶體(例如：CD-ROM、數位多功能影音光碟(DVD)以及藍光光碟)。此外，記憶體裝置606能夠接收磁片、CD-ROM、唯讀式DVD光碟(DVD-ROM)或任何其他形式的電腦可讀媒體，它們可以包含電腦可執行指令。

進一步地，通訊裝置616可為數據機、網路卡或是任何其他裝置，以使電腦系統能夠與其他節點通訊。應理解的是，任何電腦系統均可代表複數經過互連(無論是藉由內部網路或是網際網路)的電腦系統，包括但不限於個人電腦、大型電腦、個人數位助理(PDA)、平板電腦以及行動電話。

電腦系統通常至少包括能夠執行機器可讀指令的硬體，以及用於執行產生所期望之結果的動作(通常是機器可讀指令)的軟體。此外，電腦系統可包括硬體與軟體的混合，以及電腦子系統。

硬體通常至少包括具有處理器能力的平台，例如客戶端機器(亦稱為個人電腦或伺服器)以及手持式處理裝置(例如：智慧型手機、個人數位助理(PDA)或是個人計算裝置(PCD)，聊舉為例)。進一步地，硬體可以包括能夠儲存機器可讀指令的任何實體裝置，例如記憶體或其他資料儲存裝置。其他形式的硬體包括硬體子系統，包含傳送裝置，例如數據機、數據機卡、埠(port)以及埠卡，聊舉為例。

軟體包括儲存於諸如RAM或ROM之任何儲存媒體中的任何機器碼(machine code)，以及儲存於其他裝置(例如：磁碟、快閃記憶體或CD-ROM，聊舉為例)上的機器碼。舉例來說，軟體可以包括原始碼(source code)或目標碼(object code)。此外，軟體包括能夠在客戶端機器或伺服器中執行的任何指令集。

軟體與硬體的組合亦可用於為本揭露的某些實施例提供增強的功能及性能。一個範例是將軟體功能直接製造到矽晶片中。因此，應理解的是，硬體與軟體的組合同樣包括在電腦系統的定義內，且因此本揭露將其設想為合理的均等結構及均等方法。

此系統可經過設計以在任何特定架構下運作。舉例來說，此系統可在單一電腦、區域網路、客戶端伺服器網路、廣域網路、網際網路、手持以及其他可攜式且無線的裝置與網路上執行。

儘管並非旨於進行限制，但本揭露的一或多個實施例為IC的設計與製造提供了諸多益處。舉例來說，本揭露實施例提供了一種用於將電路巨集整合到IC中的方法，並且具有縮短的上市時間。此方法使用黑色方塊作為正在開發之電路巨集的佔位符，並且與電路巨集的開發平行執行某些設計任務(例如：虛擬圖案的插入)。電路巨集被設計為具有圍繞主要圖案的虛擬圖案，這允許輕鬆地插入黑色方塊的替換。藉由使用所揭露的方法，IC設計週期得以縮短。

在一個範例性態樣中，本揭露直指一種積體電路(IC)的製造方法。上述積體電路的製造方法包括將複數黑色方塊插入積體電路的佈局中；以連接網路連接複數黑色方塊；以及在複數黑色方塊與連接網路之外的佈局的複數區域中插入複數第一虛擬圖案。在插入複數第一虛擬圖案之後，上述積體電路的製造方法更包括以複數電路巨集取代複數黑色方塊，其中複數電路巨集與複數黑色方塊一對一地對應，並且複數電路巨集中的每一者包括在各自之電路巨集的中央區域的複數電路圖案，以及包括圍繞中央區域的複數第二虛擬圖案。在上述積體電路的製造方法中，下列操作中的至少一者由電子設計自動化(EDA)工具執行：複數黑色方塊的插入、複數黑色方塊的連接、複數第一虛擬圖案的插入、以及以複數電路巨集取代複數黑色方塊。

在一個實施例中，於以複數電路巨集取代複數黑色方塊後，上述積體電路的製造方法更包括定稿具有複數第一虛擬圖案以及複數電路巨集的佈局，以用於光罩製造。在進一步的實施例中，上述積體電路的製造方法包括使用具有複數第一虛擬圖案以及複數電路巨集的佈局，以製造複數光罩。在進一步的實施例中，上述積體電路的製造方法包括使用複數光罩製造複數晶圓。

在上述積體電路的製造方法的一個實施例中，複數電路巨集中的一者包括複數第二虛擬圖案中的多者，其中的每一者沿著複數電路巨集之上述一者的一邊緣完全地延伸。在進一步的實施例中，複數電路巨集中之上述一者的複數第二虛擬圖案中的上述多者的每一者，包括複數子虛擬圖案。

在上述積體電路的製造方法的另一個實施例中，複數黑色方塊與複數電路巨集中的每一者，具有實質上矩形的形狀。在一個實施例中，複數第一虛擬圖案在複數黑色方塊與連接網路之外的佈局的複數區域中提供實質上均勻的圖案密度，並且複數電路圖案與複數第二虛擬圖案共同在複數電路巨集的每一者內部提供實質上均勻的圖案密度。

在上述積體電路的製造方法的一個實施例中，複數黑色方塊中的二者被放置為彼此鄰接，並且複數電路巨集中之對應的二者被放置為彼此鄰接。在另一個實施例中，複數黑色方塊中的二者被放置為彼此部分重疊，並且複數電路巨集中之對應的二者被放置為彼此部分重疊。

在另一個範例性態樣中，本揭露直指一種積體電路(IC)的製造方法。上述積體電路的製造方法包括將複數黑色方塊放置到積體電路的佈局之中，其中複數黑色方塊包括複數接腳；以連接網路連接複數黑色方塊的複數接腳；以及在複數黑色方塊與連接網路之外的佈局的複數區域中插入複數第一虛擬圖案，其中複數第一虛擬圖案在複數黑色方塊與連接網路之外的佈局的複數區域中提供實質上均勻的圖案密度。在插入複數第一虛擬圖案之後，上述積體電路的製造方法更包括以複數電路巨集取代複數黑色方塊，其中複數電路巨集與複數黑色方塊一對一地對應，且複數電路巨集中的每一者包括在各自之電路巨集的中央區域的複數電路圖案以及圍繞中央區域的複數第二虛擬圖案，並且複數電路圖案與複數第二虛擬圖案共同在各自之電路巨集內部提供實質上均勻的圖案密度。上述積體電路的製造方法更包括定稿具有複數第一虛擬圖案以及複數電路巨集的佈局，以用於光罩製造。在上述積體電路的製造方法中，下列操作中的至少一者由電子設計自動化(EDA)工具執行：複數黑色方塊的放置、複數黑色方塊之複數接腳的連接、複數第一虛擬圖案的插入、以複數電路巨集取代複數黑色方塊、以及上述佈局的定稿。

在上述積體電路的製造方法的一個實施例中，複數黑色方塊中的二者被放置為彼此鄰接，並且複數電路巨集中之對應的二者被放置為彼此鄰接。在另一個實施例中，複數黑色方塊中的二者被放置為彼此部分重疊，並且複數電路巨集中之對應的二者被放置為彼此部分重疊。在進一步的實施例中，複數電路巨集中之上述對應的二者共享一行複數第二虛擬圖案。

在一個實施例中，上述積體電路的製造方法更包括使用具有複數第一虛擬圖案以及複數電路巨集的佈局，以製造複數光罩。在另一個實施例中，上述積體電路的製造方法更包括製造對應於具有複數第一虛擬圖案以及複數電路巨集之佈局的複數晶圓。

在又一個範例性態樣中，本揭露直指一種積體電路(IC)設計系統。上述積體電路設計系統包括非暫態記憶體以及耦接至非暫態記憶體的一或多個硬體處理器。一或多個硬體處理器被配置以用於執行複數指令以實施複數操作，複數操作包括將複數黑色方塊插入積體電路的佈局中；以連接網路連接複數黑色方塊；以及在複數黑色方塊與連接網路之外的佈局的複數區域中插入複數第一虛擬圖案，其中複數第一虛擬圖案在複數黑色方塊與連接網路之外的佈局的複數區域中提供實質上均勻的圖案密度。在插入複數第一虛擬圖案之後，一或多個硬體處理器被配置以用於執行複數指令以實施進一步的複數操作，包括以複數電路巨集取代複數黑色方塊，其中複數電路巨集與複數黑色方塊一對一地對應，且複數電路巨集中的每一者包括在各自之電路巨集的中央區域中的複數電路圖案，以及圍繞中央區域的複數第二虛擬圖案；以及定稿具有複數第一虛擬圖案以及複數電路巨集的佈局。

在上述積體電路設計系統的一個實施例中，對於複數電路巨集中的每一者而言，複數電路圖案與複數第二虛擬圖案共同在各自之電路巨集內部提供實質上均勻的圖案密度。在另一個實施例中，複數黑色方塊中的二者被放置為彼此部分重疊，並且複數電路巨集中之對應的二者被放置為共享一行複數第二虛擬圖案。在又一個實施例中，複數黑色方塊中的二者被放置為共享一共同邊緣，並且複數電路巨集中之對應的二者被放置為共享一共同邊緣。

前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。

100: IC流程 102: 設計規格 104: 功能設計 106: 電路設計 108: 實體設計 108a~108e: 操作 110: 光罩創建 112: IC製造 114: 積體電路 200: IC佈局 200’: IC佈局 204: 黑色方塊 204a~204d: 黑色方塊 205: 連接網路 206: 虛擬圖案 208: 電路巨集 208a~208d: 電路巨集 210: 虛擬圖案 212: 主要圖案 213: 子虛擬圖案 214: 虛擬圖案 600: EDA工具 602: 微處理器 604: 輸入裝置 606: 儲存裝置 608: 視訊控制器 610: 系統記憶體 612: 匯流排 614: 顯示器 616: 通訊裝置

本揭露自後續實施方式及附圖可以得到更佳的理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製，並僅用於說明之目的。事實上，各種特徵的尺寸可能任意增加或減少以使論述清楚。第1圖係根據本揭露多種態樣所示，積體電路(IC)設計與製造流程之實施例的簡化方框圖。第2圖、第3圖、第4圖、第5圖以及第6圖係根據本揭露多種態樣所示，第1圖所示之IC實體設計階段期間的IC佈局的示意圖。第7圖以及第8圖係根據本揭露多種態樣所設計之電路巨集的示意圖。第9圖以及第10圖係具有根據本揭露多種態樣所設置之四個電路巨集的IC佈局的示意圖。第11圖以及第12圖係根據本揭露多種態樣所示之IC佈局的示意圖。第13圖顯示了電腦系統或電子設計自動化(EDA)工具，用於執行本揭露的一或多個實施例。

100: IC流程 102: 設計規格 104: 功能設計 106: 電路設計 108: 實體設計 108a~108e: 操作 110: 光罩創建 112: IC製造 114: 積體電路

Claims

一種積體電路的製造方法，包括：將複數黑色方塊插入上述積體電路的一佈局中；以一連接網路連接上述黑色方塊；在上述黑色方塊與上述連接網路之外的上述佈局的複數區域中插入複數第一虛擬圖案；以及在插入上述第一虛擬圖案之後，以複數電路巨集取代上述黑色方塊，其中上述電路巨集與上述黑色方塊一對一地對應，並且上述電路巨集中的每一者包括在各自之電路巨集的一中央區域中的複數電路圖案，以及圍繞上述中央區域的複數第二虛擬圖案；其中下列操作中的至少一者由電子設計自動化(EDA)工具執行：上述黑色方塊的插入；上述黑色方塊的連接；上述第一虛擬圖案的插入；以及以上述電路巨集取代上述黑色方塊。
如請求項1之積體電路的製造方法，其中上述電路巨集中的一者包括多個上述第二虛擬圖案，其中的每一者沿著上述電路巨集之上述一者的一邊緣完全地延伸。
如請求項2之積體電路的製造方法，其中上述電路巨集之上述一者的上述多個上述第二虛擬圖案中的每一者，包括複數子虛擬圖案。
如請求項1之積體電路的製造方法，其中上述第一虛擬圖案在上述黑色方塊與上述連接網路之外的上述佈局的上述區域中提供實質上均勻的圖案密度，並且上述電路圖案與上述第二虛擬圖案共同在上述電路巨集的每一者內部提供實質上均勻的圖案密度。
一種積體電路的製造方法，包括：將複數黑色方塊放置到上述積體電路的一佈局之中，其中上述黑色方塊包括複數接腳；以一連接網路連接上述黑色方塊的上述接腳；在上述黑色方塊與上述連接網路之外的上述佈局的複數區域中插入複數第一虛擬圖案，其中上述第一虛擬圖案在上述黑色方塊與上述連接網路之外的上述佈局的上述區域中提供實質上均勻的圖案密度；在插入上述第一虛擬圖案之後，以複數電路巨集取代上述黑色方塊，其中上述電路巨集與上述黑色方塊一對一地對應，且上述電路巨集中的每一者包括在各自之上述電路巨集的一中央區域的複數電路圖案以及圍繞上述中央區域中的複數第二虛擬圖案，並且上述電路圖案與上述第二虛擬圖案共同在各自之上述電路巨集內部提供實質上均勻的圖案密度；以及定稿具有上述第一虛擬圖案以及上述電路巨集的上述佈局，以用於光罩製造；其中下列操作中的至少一者由電子設計自動化(EDA)工具執行：上述黑色方塊的放置；上述黑色方塊之上述接腳的連接；上述第一虛擬圖案的插入；以上述電路巨集取代上述黑色方塊；以及上述佈局的定稿。
如請求項5之積體電路的製造方法，其中上述黑色方塊中的二者被放置為彼此鄰接，並且上述電路巨集中之對應的二者被放置為彼此鄰接。
如請求項5之積體電路的製造方法，其中上述黑色方塊中的二者被放置為彼此部分重疊，並且上述電路巨集中之對應的二者被放置為彼此部分重疊。
如請求項7之積體電路的製造方法，其中上述電路巨集中之上述對應的二者共享一行上述第二虛擬圖案。
一種積體電路設計系統，包括：一非暫態記憶體；以及一或多個硬體處理器，耦接至上述非暫態記憶體，上述一或多個硬體處理器用於執行複數指令以實施複數操作，上述操作包括：將複數黑色方塊插入一積體電路的一佈局中；以一連接網路連接上述黑色方塊；在上述黑色方塊與上述連接網路之外的上述佈局的複數區域中插入複數第一虛擬圖案，其中上述第一虛擬圖案在上述黑色方塊與上述連接網路之外的上述佈局的上述區域中提供實質上均勻的圖案密度；在插入上述第一虛擬圖案之後，以複數電路巨集取代上述黑色方塊，其中上述電路巨集與上述黑色方塊一對一地對應，且上述電路巨集中的每一者包括在各自之上述電路巨集的一中央區域中的複數電路圖案，以及圍繞上述中央區域的複數第二虛擬圖案；以及定稿具有上述第一虛擬圖案以及上述電路巨集的上述佈局。
如請求項9之積體電路設計系統，其中上述黑色方塊中的二者被放置為彼此部分重疊，並且上述電路巨集中之對應的二者被放置為共享一行上述第二虛擬圖案。