JP5311382B2 - 再構成可能集積回路 - Google Patents
再構成可能集積回路 Download PDFInfo
- Publication number
- JP5311382B2 JP5311382B2 JP2008250489A JP2008250489A JP5311382B2 JP 5311382 B2 JP5311382 B2 JP 5311382B2 JP 2008250489 A JP2008250489 A JP 2008250489A JP 2008250489 A JP2008250489 A JP 2008250489A JP 5311382 B2 JP5311382 B2 JP 5311382B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- output
- basic
- tile
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
前記第1の基本タイルは、入出力回路、一以上の第1のロジック回路、及び外部から設定される第1の回路構成情報に基づいて当該第1の基本タイル内の伝搬経路を選択させる第1の伝搬経路設定手段を備える第1の機能ブロックと、前記第1の機能ブロックに接続された第1のスイッチマトリックスと、前記第1のスイッチマトリックスに接続された横方向及び縦方向の各第1のルーティング配線とを有し、
前記第2の基本タイルは、一以上の第2のロジック回路、及び外部から設定される第2の回路構成情報に基づいて当該第2の基本タイル内の伝搬経路を選択させる第2の伝搬経路設定手段を備える第2の機能ブロックと、前記第2の機能ブロックに接続された第2のスイッチマトリックスと、前記第2のスイッチマトリックスに接続された横方向及び縦方向の各第2のルーティング配線とを有し、
前記第1及び第2の回路構成情報に基づいて、前記第1の基本タイルの割合と前記第2の基本タイルの割合とを用途に合わせた所定の割合で設定し、前記第1の基本タイル及び前記第2の基本タイルのいずれか一方又は両方を使用することを特徴とするものである。
102 第2の基本タイル
103 再構成可能集積回路
202 横方向ルーティング配線
203 縦方向ルーティング配線
204 スイッチマトリックス
205 機能ブロック
206 第1のロジック回路
207 第2のロジック回路
208 入出力回路
209−212 インターナル配線
301−303 マルチプレクサ回路
304−306 記憶回路
307 インターナル配線
308 入出力配線
401−402 マルチプレクサ回路
403−404 記憶回路
405−406 インターナル配線
601−608 第1の基本タイル
609−610 第2の基本タイル
611−612 再構成可能集積回路
613−616 導電体
Claims (4)
- 入出力機能を有する第1の基本タイルと入出力機能を有しない第2の基本タイルとがアレイ状に配置された再構成可能集積回路であって、
前記第1の基本タイルは、
入出力回路、一以上の第1のロジック回路、及び外部から設定される第1の回路構成情報に基づいて当該第1の基本タイル内の伝搬経路を選択させる第1の伝搬経路設定手段を備える第1の機能ブロックと、前記第1の機能ブロックに接続された第1のスイッチマトリックスと、前記第1のスイッチマトリックスに接続された横方向及び縦方向の各第1のルーティング配線とを有し、
前記第2の基本タイルは、
一以上の第2のロジック回路、及び外部から設定される第2の回路構成情報に基づいて当該第2の基本タイル内の伝搬経路を選択させる第2の伝搬経路設定手段を備える第2の機能ブロックと、前記第2の機能ブロックに接続された第2のスイッチマトリックスと、前記第2のスイッチマトリックスに接続された横方向及び縦方向の各第2のルーティング配線とを有し、
前記第1及び第2の回路構成情報に基づいて、前記第1の基本タイルの割合と前記第2の基本タイルの割合とを用途に合わせた所定の割合で設定し、前記第1の基本タイル及び前記第2の基本タイルのいずれか一方又は両方を使用することを特徴とした再構成可能集積回路。 - 請求項1に記載の再構成可能集積回路において、
前記第1の伝搬経路設定手段は、
前記第1の基本セルの外部から前記入出力回路を通して入力される外部入力信号と、前記第1のスイッチマトリックスから出力される信号とを前記第1のロジック回路に選択的に入力させる第1の信号選択手段と、
前記第1の基本セルの外部から前記入出力回路を通して入力される外部入力信号と、前記第1のロジック回路から出力される信号とを前記第1のスイッチマトリックスに選択的に入力させる第2の信号選択手段と、
前記第1のロジック回路から出力される信号と前記第1のスイッチマトリックスから出力される信号とを前記入出力回路に選択的に入力させる第3の信号選択手段と、
前記第1の回路構成情報を記憶し、記憶した前記第1の回路構成情報に基づいて前記第1乃至第3の信号選択手段を制御して信号の伝搬経路を選択する第1の記憶素子と、を少なくとも備えることを特徴とした再構成可能集積回路。 - 請求項1に記載の再構成可能集積回路において、
前記第1及び第2の基本タイルが再構成可能集積回路のアレイの任意の場所に配置され、
前記アレイの任意の場所に配置された前記第1の基本タイルの入出力回路が、集積回路パッケージの入出力ピンと電気的に接続される、
ことを特徴とした再構成可能集積回路。 - 請求項1に記載の再構成可能集積回路において、
前記第1及び第2の基本タイルが再構成可能集積回路のアレイの任意の場所に配置された再構成可能集積回路のシリコンダイの複数個を積層し、積層した複数個の前記シリコンダイ上の各前記第1の基本タイルを、積層方向に隣接する他のシリコンダイ上の対向する位置の各前記第1の基本タイルの入出力回路と接続するとともに、積層した複数個の前記シリコンダイ上の各前記第1の基本タイルの入出力回路を集積回路パッケージの入出力ピンと電気的に接続したことを特徴とした再構成可能集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008250489A JP5311382B2 (ja) | 2008-09-29 | 2008-09-29 | 再構成可能集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008250489A JP5311382B2 (ja) | 2008-09-29 | 2008-09-29 | 再構成可能集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010080870A JP2010080870A (ja) | 2010-04-08 |
JP5311382B2 true JP5311382B2 (ja) | 2013-10-09 |
Family
ID=42210930
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008250489A Expired - Fee Related JP5311382B2 (ja) | 2008-09-29 | 2008-09-29 | 再構成可能集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5311382B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010032861A1 (ja) * | 2008-09-16 | 2010-03-25 | 日本電気株式会社 | 半導体プログマブルデバイスおよびその制御方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5015884A (en) * | 1985-03-29 | 1991-05-14 | Advanced Micro Devices, Inc. | Multiple array high performance programmable logic device family |
US5241224A (en) * | 1991-04-25 | 1993-08-31 | Altera Corporation | High-density erasable programmable logic device architecture using multiplexer interconnections |
US6362650B1 (en) * | 2000-05-18 | 2002-03-26 | Xilinx, Inc. | Method and apparatus for incorporating a multiplier into an FPGA |
US7126214B2 (en) * | 2001-12-05 | 2006-10-24 | Arbor Company Llp | Reconfigurable processor module comprising hybrid stacked integrated circuit die elements |
-
2008
- 2008-09-29 JP JP2008250489A patent/JP5311382B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010080870A (ja) | 2010-04-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11201623B2 (en) | Unified programmable computational memory and configuration network | |
US6798239B2 (en) | Programmable gate array having interconnecting logic to support embedded fixed logic circuitry | |
US7906987B2 (en) | Semiconductor integrated circuit, program transformation apparatus, and mapping apparatus | |
JP2723926B2 (ja) | プログラマブル・ロジツク・デバイス | |
US7137095B1 (en) | Freeway routing system for a gate array | |
JP2004524715A5 (ja) | ||
US7737724B2 (en) | Universal digital block interconnection and channel routing | |
CN104603942A (zh) | 使用于多裸晶集成电路的有弹性尺寸的裸晶 | |
JP5140029B2 (ja) | 半導体装置 | |
JPH0254668B2 (ja) | ||
US8390321B2 (en) | Reconfigurable logical circuit | |
WO2007040192A1 (ja) | 再構成可能な半導体集積回路及びその処理割り当て方法 | |
JP4191602B2 (ja) | スケーラブル・アーキテクチャを備えた再構成可能な集積回路 | |
CN1937408A (zh) | 用于容纳专用电路的可编程逻辑器件架构 | |
JP5311382B2 (ja) | 再構成可能集積回路 | |
JP2006222369A (ja) | 半導体集積回路、および、半導体集積回路の配置配線方法 | |
CN111725188B (zh) | 一种硅连接层具有可配置电路的多裸片fpga | |
US9621159B2 (en) | Reconfigurable semiconductor integrated circuit and electronic device | |
JP2010093814A (ja) | スケーラブルアレイ構成方法及び装置 | |
JP2005531964A (ja) | ビルディングブロックを有する集積回路 | |
JP2013521585A (ja) | 少なくとも2つの異なる接続を介してマスターデバイスに結合される相互接続 | |
JP2002217709A (ja) | プログラマブル論理回路 | |
JP2005078177A (ja) | 並列演算装置 | |
CN117334669A (zh) | 可编程路由桥 | |
US20080169835A1 (en) | Semiconductor integrated circuit apparatus |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110304 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130313 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130319 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130408 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130625 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130626 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |