JP2007166455A - 電子論理装置 - Google Patents

Abstract

【課題】比較的低いコストで論理回路を構築するのに好適な論理装置を提供する。
【解決手段】電子論理装置３０は、クロック接点Ｋ_Ｗ、Ｋ_Ｎ、Ｋ_Ｅ及びＫ_Ｓと、入力接点Ｕ_Ｗ、Ｕ_Ｎ、Ｕ_Ｅ及びＵ_Ｓと、出力接点Ｑ_Ｗ、Ｑ_Ｎ、Ｑ_Ｅ及びＱ_Ｓとを有する。装置は、４個の入力、接点Ｋ_Ｗ、Ｋ_Ｎ、Ｋ_Ｅ及びＫ_Ｓに接続されたクロック入力ＣＬＫ、及び出力接点Ｑ_Ｗ、Ｑ_Ｎ、Ｑ_Ｅ及びＱ_Ｓに接続された出力Ｑを有する論理ブロック７６、７８と、各々が第１の入力に接続された中央接点、並びに第１、第２及び第３の端子を有する４個の３端子スイッチＳ_Ｗ、Ｓ_Ｎ、Ｓ_Ｅ及びＳ_Ｓとを含む。第１の端子は電源電圧ＶＣＣに接続される。第２の端子は入力接点Ｕ_Ｗ、Ｕ_Ｎ、Ｕ_Ｅ及びＵ_Ｓの一つに接続される。第３の端子は接地レベルに接続される。装置はさらに、３端子スイッチＳ_Ｗ、Ｓ_Ｎ、Ｓ_Ｅ及びＳ_Ｓの状態を制御する４個のスイッチコントローラを含む。
【選択図】 図４

Description

この発明は電子論理装置に関し、特に、特定の用途に対しその場でプログラムが可能な電子論理装置に関する。

さまざまな異なる種類のフィールドプログラム可能論理アレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙｓ：ＦＰＧＡ）が広範な電子産業で用いられている。ＦＰＧＡは可変長の配線で予め作成された汎用金属層を備えた論理回路である。設計技術者は、ＦＰＧＡ中の回路を接続することにより、その場でＦＰＧＡをプログラムすることができる。典型的には、接続はトランジスタスイッチ又はアンチヒューズによってなされる。ある種のＦＰＧＡは、スイッチの制御のためのプログラムを記憶するスタティックメモリを有する。

ＦＰＧＡはプログラム可能なので、プロトタイピングによく用いられる。ＦＰＧＡによるプロトタイピングを用いることで、設計技術者は製造業者に依頼して特定の設計に従った半導体論理装置を作成してもらう必要がなくなる。

一般に、ＦＰＧＡは広範囲の応用に対処できるよう、多数の論理ゲートを含む。従って、プログラムすべき機能が比較的単純な場合には、高価すぎることがある。さらに、設計技術者は、ＦＰＧＡをプログラムする前に、目標とする論理回路の大まかな設計を終えている必要がある。従って、ＦＰＧＡは学生が試行錯誤により論理回路の設計を学ぶ教育の場には好適とは言いがたい。特に、ブール関数及び順序回路は、教育においては重要な役割を有する。ＦＰＧＡに代えて用いることのできる、論理回路を構築するのに好適な論理装置の需要が高まっている。

従って、この発明の目的の一つは、比較的低いコストで論理回路を構築するのに好適な論理装置を提供することである。

この発明に係るプログラム可能論理アレイのための電子論理装置は、複数組の接点を有する。これら接点の組の各々はクロック接点と入力接点と出力接点とを有する。電子論理装置は、複数個の入力、クロック接点の各々に接続されたクロック入力、及び出力接点の各々に接続された出力を有する論理ブロックと、一組の三状態スイッチとを含む。三状態スイッチの各々は、前記入力の一つに接続された中央コネクタと、第１、第２及び第３の端子を含む３個の端子とを有する。第１の端子は第１の電圧に接続され、第２の端子は接点の組のうちの一つの入力接点に接続され、第３の端子は第２の電圧に接続される。電子論理装置はさらに、三状態スイッチのそれぞれの状態を制御する一組のスイッチコントローラを含む。

この構成により、論理ブロックの各々の入力を３つの値のうちいずれか、すなわち、第１の電圧、入力接点の値、及び第２の電圧、のいずれかに設定できる。この場合、論理ブロックはこれらの値に対して演算し、結果として得られる値を出力する。結果として得られる値は出力接点から出力される。このように構成された電子論理装置と同じ電子論理装置を接続することで、様々な種類の論理回路を構築できる。構成が単純なため、論理回路は比較的低いコストで構築できる。

好ましくは、スイッチコントローラの各々は、スイッチの一つに作用するように接続された、人手で制御可能なスイッチ部材を含む。

さらに好ましくは、スイッチの各々は、メモリベースのマルチプレクサを含む。

さらに好ましくは、電子論理装置はマルチプレクサを制御するためのデータを供給するデータ供給線をさらに含む。

電子論理装置は、電子論理装置の外部境界を規定するハウジングをさらに含み、複数個の組の接点は、電子論理装置が別の電子論理装置と隣接して配置されたときに、接点の組の一つの入力接点、クロック接点及び出力接点が別の電子論理装置の出力接点、クロック接点及び入力接点にそれぞれ接続されるように、外部境界上に配置される。

好ましくは、ハウジングの外部境界は、第１の面と、第１の面に対向する第２の面と、側面とを有する。複数個の組の接点は、互いに異なる側面上に配置される。

さらに好ましくは、外部境界は直方体であり、第１の面は直方体の上面であり、第２の面は直方体の底面であり、複数個の組の接点は、当該直方体の、互いに異なる側面に配置された４組の接点を含む。

さらに好ましくは、上面と底面とは正方形である。

側面の各々は、第１、第２、第３及び第４の辺を含む４個の辺を有する。側面は第１の辺と第２の辺とで第１の面と第２の面とにそれぞれ交わる。接点の組の各々のクロック接点は、第３と第４の辺の中点に配置される。

さらに好ましくは、論理ブロックは、ブール関数ブロックと、ブール関数ブロックの出力を受けるように接続された主入力、クロック受信入力及び出力を有するＤ型フリップフロップとを含み、Ｄ型フリップフロップのクロック受信入力と出力とはそれぞれ、クロック入力と論理ブロックの出力とである。

［第１の実施の形態］
この発明の第１の実施の形態は、論理回路の構築に好適な論理タイル（Ｌｏｇｉｃ Ｔｉｌｅ：ＬＴ）に関する。図１は第１の実施の形態に従ったＬＴ３０の斜視図である。図２はＬＴ３０の平面図であり、図３は図２の線３でのＬＴ３０の断面図である。図４はＬＴ３０の回路図であり、図４において、回路素子は、ＬＴ３０内の実際の配置を反映するように配置されている。

図１及び図２を参照して、ＬＴ３０の基本形式は、正方形の天板４０及び底部５０（図１では示さず）と、４個の長方形の側面４２、４４、４６及び４８とを含む直方体である。４つの側面４２、４４、４６及び４８はそれぞれ、西、北、東、南とラベル付けされ、これらの側面に関連する要素はそれぞれ「Ｗ」「Ｎ」「Ｅ」及び「Ｓ」の添え字のある参照番号で示される。

ＬＴ３０はさらに、側面４２、４４、４６及び４８のそれぞれの近くに配置された４個のスイッチ棒７０_Ｗ、７０_Ｎ、７０_Ｅ、及び７０_Ｓを有する。これらのスイッチ棒は人手で操作してＬＴ３０の内部回路の接続を制御できる。ＬＴ３０は側面４２、４４、４６及び４８の各々に３個の接点を有する。例えば、ＬＴ３０は側面４２に３個の接点Ｑ_Ｗ、Ｋ_Ｗ及びＵ_Ｗを有し、側面４８に３個の接点Ｑ_Ｓ、Ｋ_Ｓ及びＵ_Ｓを有する。同様に、図１及び図２には示さないが、北の側面４４は３個の接点Ｑ_Ｎ、Ｋ_Ｎ及びＵ_Ｎを有し、東の側面４６は３個の接点Ｑ_Ｅ、Ｋ_Ｅ及びＵ_Ｅを有する。

図３及び図４を参照して、ＬＴ３０は、４個の入力を有するブール関数ｆを構成する一組の論理ゲート７６と、Ｄ型フリップフロップ（Ｄ−ｔｙｐｅ ｆｌｉｐ ｆｌｏｐ：ＤＦＦ）７８と、４個の三状態スイッチＳ_Ｗ、Ｓ_Ｎ、Ｓ_Ｅ及びＳ_Ｓと、８個の抵抗器Ｒ_ＧＷ、Ｒ_ＧＮ、Ｒ_ＧＥ、Ｒ_ＧＳ、Ｒ_ＶＷ、Ｒ_ＶＮ、Ｒ_ＶＥ及びＲ_ＶＳとを含む。以下の説明では、この論理ゲート７６の組を「ブール関数ブロック７６」と称する。

関数ｆに推奨される式は、以下の通りである。

ただし、「Ｘ’」はＮＯＴ Ｘ（Ｘの否定）であり、「ＸＹ」はＸとＹとのブール積であり、「Ｘ＋Ｙ」はＸとＹとのブール和である。

ＤＦＦ７８は主入力Ｄ、クロック入力ＣＬＫ、及び出力点Ｑを有する。主入力Ｄは配線８４により、ブール関数ブロック７６に接続される。出力点ＱはＣＬＫがローからハイの状態へ変わるたびにＤの値をとり、次にＣＬＫがローからハイの状態に変わるまでそれを維持する。

接点Ｕ_Ｗ、Ｕ_Ｎ、Ｕ_Ｅ及びＵ_ＳはＬＴ３０からの出力である。接点Ｋ_Ｗ、Ｋ_Ｎ、Ｋ_Ｅ及びＫ_Ｓはクロック配線へのアクセス点である。

三状態スイッチＳ_Ｗ、Ｓ_Ｎ、Ｓ_Ｅ及びＳ_Ｓの各々は中央コネクタと可動端子とを有する。スイッチＳ_Ｗの中央コネクタはブール関数ブロック７６の第１の入力に接続される。スイッチＳ_Ｗの３端子はそれぞれ、抵抗器Ｒ_ＧＷの一端、接点Ｕ_Ｗ、及び抵抗器Ｒ_ＶＷの一端に接続される。図３に示すように、抵抗器Ｒ_ＧＷの他方端は、接地レベルに接続された金属箔である天板４０に接続されている。抵抗器Ｒ_ＶＷの他方端は、電源電圧Ｖ_ＣＣに接続された金属箔である底部５０に接続されている。

スイッチＳ_Ｎの３端子コネクタはそれぞれ抵抗器Ｒ_ＧＮの一端、接点Ｕ_Ｎ及び抵抗器Ｒ_ＶＮの一端に接続される。スイッチＳ_Ｎの中央コネクタはブール関数ブロック７６の第２の入力に接続される。スイッチＳ_Ｅの３端子コネクタはそれぞれ抵抗器Ｒ_ＧＥの一端、接点Ｕ_Ｅ及び抵抗器Ｒ_ＶＥの一端に接続される。スイッチＳ_Ｅの中央コネクタはブール関数ブロック７６の第３の入力に接続される。最後に、スイッチＳ_Ｓの３端子コネクタはそれぞれ抵抗器Ｒ_ＧＳの一端、接点Ｕ_Ｓ及び抵抗器Ｒ_ＶＳの一端に接続される。スイッチＳ_Ｓの中央コネクタはブール関数ブロック７６の第４の入力に接続される。

抵抗器Ｒ_ＧＮ、Ｒ_ＧＥ、Ｒ_ＧＳの他方端は天板４０に接続される。同様に抵抗器Ｒ_ＶＮ、Ｒ_ＶＥ及びＲ_ＶＳの他方端は底部５０に接続される。

配線７４_Ｗ、７４_Ｎ、７４_Ｅ及び７４_Ｓはブール関数ブロック７６で処理されるべき入力信号Ａ_Ｗ、Ａ_Ｎ、Ａ_Ｅ及びＡ_Ｓを伝達する。信号Ａ_ＷはスイッチＳ_Ｗが抵抗器Ｒ_ＶＷ、接点Ｕ_Ｗ及び抵抗器Ｒ_ＧＷに接するときそれぞれ１、Ｕ_Ｗ及び０となる。信号Ａ_ＮはスイッチＳ_Ｎが抵抗器Ｒ_ＶＮ、接点Ｕ_Ｎ及び抵抗器Ｒ_ＧＮに接するときそれぞれ１、Ｕ_Ｎ及び０となる。信号Ａ_ＥはスイッチＳ_Ｅが抵抗器Ｒ_ＶＥ、接点Ｕ_Ｅ及び抵抗器Ｒ_ＧＥに接するときそれぞれ１、Ｕ_Ｅ及び０となる。最後に、信号Ａ_ＳはスイッチＳ_Ｓが抵抗器Ｒ_ＶＳ、接点Ｕ_Ｓ及び抵抗器Ｒ_ＧＳに接するときそれぞれ１、Ｕ_Ｓ及び０となる。

ＬＴ３０はさらに、４個の接点Ｑ_Ｗ、Ｑ_Ｎ、Ｑ_Ｅ及びＱ_ＳをそれぞれＤＦＦ７８の出力点Ｑに接続する４本の配線７２_Ｗ、７２_Ｎ、７２_Ｅ及び７２_Ｓを含む。ブール関数ブロック７６は出力を有し、これはＤＦＦ７８の入力点Ｄに接続される。

ＬＴ３０はさらに、接点Ｕ_Ｗ、Ｕ_Ｎ、Ｕ_Ｅ及びＵ_ＳをそれぞれＤＦＦ７８のクロック入力ＣＬＫに接続する４本の配線８０_Ｗ、８０_Ｎ、８０_Ｅ及び８０_Ｓを有する。

スイッチＳ_Ｗ、Ｓ_Ｎ、Ｓ_Ｅ及びＳ_Ｓの切替はそれぞれ、垂直の棒７０_Ｗ、７０_Ｎ、７０_Ｅ及び７０_Ｓによって行なうことができる。

出力での信号は常に、Ｑ_Ｗ＝Ｑ_Ｎ＝Ｑ_Ｅ＝Ｑ_Ｓ＝Ｑである。

接点は、複数個のＬＴがアレイとして配置されたときに、ＬＴの回転に関わりなく、接点Ｕ_Ｗ、Ｕ_Ｎ、Ｕ_Ｅ及びＵ_Ｓが、それぞれに隣接するものの出力を受け、接点Ｑ_Ｗ、Ｑ_Ｎ、Ｑ_Ｅ及びＱ_Ｓからの出力がそれぞれに隣接するものの入力点で受け取られ、接点Ｋ_Ｗ、Ｋ_Ｎ、Ｋ_Ｅ及びＫ_Ｓがそれぞれに隣接するものクロック配線に接続されるように配置される。クロック接点Ｋ_Ｗ、Ｋ_Ｎ、Ｋ_Ｅ及びＫ_Ｓは各々、その側面の垂直対称軸上にある。

この構成により、動作において、全てのクロック信号がローからハイに変わると、全てのＬＴから生成される出力信号はｆ（Ａ_Ｗ，Ａ_Ｎ，Ａ_Ｅ，Ａ_Ｓ）となり、各信号Ａ_ｉ（ｉ＝Ｗ，Ｎ，Ｅ又はＳ）はスイッチＳ_ｉが抵抗器Ｒ_Ｖｉ、接点Ｕ_ｉ又は抵抗器Ｒ_Ｇｉにそれぞれ接するとき、１、Ｚ_ｉ又は０となる。ここでＺ_ｉは隣接するもののうちｉ番目（ｉ＝Ｗ，Ｎ，Ｅ又はＳ）から生成される出力信号である。正確に言えば、各クロックｋについて、Ｑ［ｋ＋１］＝ｆ（Ａ_Ｗ［ｋ］，Ａ_Ｎ［ｋ］，Ａ_Ｅ［ｋ］，Ａ_Ｓ［ｋ］）である。

上述の関数ｆについて、所望のブール関数又はシーケンシャル回路はいずれも、ＬＴの二次元のアレイとして実現できる。スイッチＳ_Ｗ、Ｓ_Ｎ、Ｓ_Ｅ及びＳ_Ｓの変化はスイッチ棒７０_Ｗ、７０_Ｎ、７０_Ｅ、７０_Ｓによって行なえるため、ＬＴ３０はプログラム可能である。

接地された金属箔、ＬＴ外部に配線のない同一のＬＴのアレイ、及び電源電圧に接続された金属箔からなる３層のサンドイッチで、大規模なディジタルシステムを構築することができる。各ＬＴのスイッチは、図３に示すように、単に入力接点、上部箔（天板）、又は下部箔（底部）のいずれかに接続される配線でよい。各ＬＴはプログラム可能であるため、ＬＴのアレイによって非常に複雑な機能を実現できる。

ＬＴのアレイは以下のように構築することができる。図５（Ａ）を参照して、図３に示す底部５０としての金属箔１２０が準備される。ＬＴ３０Ａが箔１２０の左上隅に置かれる。

図５（Ｂ）を参照して、別のＬＴ（例えばＬＴ３０Ｂ、３０Ｃ）がさらに置かれる。箔１２０上に配置する前に、ＬＴ３０Ｄで示されるように、ＬＴ３０を９０°、１８０°又は２７０°回転させても良い。回転させてもアレイの性能は変わらない。

図５（Ｃ）に示すように箔１２０上にＬＴのアレイ１３０が完成すると、ＬＴのスイッチの状態が設定されて、アレイ全体が目標とする論理回路として機能するようにプログラムされる。

スイッチが全て設定された後、天板４０（図１）としての上部箔１４０が図５（Ｄ）に示すようにアレイ上に置かれる。

最後に、図５（Ｅ）に示すように、アレイ内のＬＴが外部装置と、配線の組１５２、１５４、１５６及び１５８を接続することによって接続される。これらの配線の組は、最も外側のＬＴの外側面にある接続点を介して入力信号とクロック信号とをアレイに供給し、アレイからの出力信号を受けるためのものである。

論理回路の例を以下に示す。アレイ設計の例を挙げる前に、ＬＴベースのアレイを設計する際に有用なグラフィック表示の規約を説明する。

図６はＬＴのグラフィック表示である。三角形は隣接する出力に対し開放されていること、すなわち関連する隣接ＬＴからブール値を受け取る事のできる側面を示す。黒丸は、関連するスイッチが電源電圧から１を受けるように設定されていることを意味する。マークのない側面は、関連するスイッチが接地されて０を受けるようにされていることを意味する。所与のＬＴは、隣接する出力を受けるように切替えられた入力を、０個、１個、２個、又は３個だけ持つことになる。

図７はＬＴの入力がとり得る４つのレイアウトを示す。４個のスイッチの状態により、ＬＴは３個の値、２個の値又は１個の値を受けて、図７（Ａ）に示すように隣合う１個のＬＴで受けとられる値のｆ（[値１、値２、値３]で示す）を返すか、図７（Ｂ）及び（Ｃ）で示すように２個の隣合うＬＴで同時に受けとられるＥＸＯＲ（＋記号を○で囲んで示す）を返すか、又は図７（Ｄ）に示すように３個の隣合うＬＴ全てで同時に受けとられる、変更無しの入力値を返す。

図８はＬＴベースの論理回路での値の伝播例を示す。時刻ｔ＝０で、図８（Ａ）に示すように、いくつかのＬＴがそれぞれｕ、ｘ、ｙ及びｚのブール値を返すものと仮定する。隣接するものにはｙの伝播を可能にする入力がないので、値ｙは消滅する。右側のセルが利用可能なため、値ｚは右に動く。時刻ｔ＝１で、図８（Ｂ）に示すように、関連のＬＴの入力がｕとｘを受けることが可能であるため以下の値ｐが現れる。この値ｐは右に動く。

時刻ｔ＝２で、値ｚは、入力が利用できる異なるＬＴが二つあるため、図８（Ｃ）に示すように２箇所に現れる。時刻ｔ＝３で３個の入力を備えたＬＴが３個の関連する隣接ＬＴから返された値を受け、これらの値に対するｑを生成する。

図９はＮＯＴ回路の例を示す。この回路は１個の隣接ＬＴに関連する入力と、常に１である１個の入力とを有する単一のＬＴで実現される。

図１０は５個のＬＴから作られた平面交差の例を示す。

図１１はＬＴから作られたＡＮＤゲート（Ａ）とＯＲゲート（Ｂ）とを示す。どちらのゲートも６個のＬＴを含み、計算された値を３クロックの遅延で返す。

図１２はＬＴから作られたＮＯＲゲート（Ａ）とＮＡＮＤゲート（Ｂ）とを示す。ＮＯＲゲートは１個のＬＴのみで作られている。これは入力、すなわちｘ_ｔ、「１」及びｙ_ｔを受け、

を出力する。ＮＡＮＤゲートは４個のＬＴを含む。これは３個の入力、すなわちｘ_ｔ、「１」及びｙ_ｔを受け、

を出力する。これらのゲートはそれぞれ、計算された値を１クロック遅延及び２クロック遅延で返す。

図１３は１１個のＬＴから作られた平面マルチプレクサの例を示す。このマルチプレクサは３個の入力ｘ_ｔ、ｙ_ｔ及びｚ_ｔを受け、以下を出力する。

図１４はＬＴベースの回路として、平面の３のうち２以上の多数決機能を示す。これは３個の入力ｘ_ｔ、ｙ_ｔ及びｚ_ｔを受け、Ｍ（ｘ_ｔ−１０,ｙ_ｔ−１０,ｚ_ｔ−１０）を出力する。なお、Ｍ（ｘ，ｙ，ｚ）は値ｘ、ｙ及びｚのうち、多数の値を表す。

図１５はＬＴにより作られた平面加算器を示す。これは３個の入力ｘ_ｔ、ｙ_ｔ及びｚ_ｔを受け、以下を出力する。

図１６はＬＴベースの回路として構築されたタイマーの例を示す。この回路は入力ｕ＝１００００…を受けて、ｙ＝０００１０００１０００１０００１０００１０００１０００１０００００００００…を出力する。

［第２の実施の形態］
この発明の第２の実施の形態に従ったＬＴは、第１の実施の形態のＬＴ３０を電子的にプログラム可能としたものである。図１７は第２の実施の形態に従ったＬＴ２００内の要素の配列を示す。図７において、図４に示した要素には同じ符号を付す。それらの名称及び機能も同一である。従って、これら要素の詳細な説明は繰返さない。なお、ＬＴ２００はスイッチ棒７０_Ｗ、７０_Ｎ、７０_Ｅ及び７０_Ｓを有していない。これらに代えて、スイッチＳ_Ｗ、Ｓ_Ｎ、Ｓ_Ｅ及びＳ_Ｓは外部から与えられる制御信号によってプログラムされる。

図１７を参照して、ＬＴ２００は、第１の実施の形態のＬＴ３０の要素に加えて、８本の制御配線Ｘ_ＷＬ１−Ｘ_ＥＬ１、Ｘ_ＷＬ０−Ｘ_ＥＬ０、Ｘ_ＷＲ０−Ｘ_ＥＲ０、Ｘ_ＷＲ１−Ｘ_ＥＲ１、Ｘ_ＮＬ１−Ｘ_ＳＬ１、Ｘ_ＮＬ０−Ｘ_ＳＬ０、Ｘ_ＮＲ０−Ｘ_ＳＲ０及びＸ_ＮＲ１−Ｘ_ＳＲ１と、８個のＡＮＤゲートＧ_Ｗ０、Ｇ_Ｗ１、Ｇ_Ｎ０、Ｇ_Ｎ１、Ｇ_Ｅ０、Ｇ_Ｅ１、Ｇ_Ｓ０及びＧ_Ｓ１とを含む。ＡＮＤゲートＧ_Ｗ０、Ｇ_Ｗ１、Ｇ_Ｎ０、Ｇ_Ｎ１、Ｇ_Ｅ０、Ｇ_Ｅ１、Ｇ_Ｓ０及びＧ_Ｓ１の出力はそれぞれ、Ｐ_Ｗ０、Ｐ_Ｗ１、Ｐ_Ｎ０、Ｐ_Ｎ１、Ｐ_Ｅ０、Ｐ_Ｅ１、Ｐ_Ｓ０及びＰ_Ｓ１で示される。ここで、Ｐ_Ｗ０＝Ｘ_ＷＬ０Ｘ_ＳＬ０、Ｐ_Ｗ１＝Ｘ_ＷＬ１Ｘ_ＳＬ１、Ｐ_Ｎ０＝Ｘ_ＷＲ０Ｘ_ＮＲ０、Ｐ_Ｎ１＝Ｘ_ＷＲ１Ｘ_ＮＲ１、Ｐ_Ｅ０＝Ｘ_ＮＲ０Ｘ_ＥＲ０、Ｐ_Ｅ１＝Ｘ_ＮＲ１Ｘ_ＥＲ１、Ｐ_Ｓ０＝Ｘ_ＥＲ０Ｘ_ＳＲ０、Ｐ_Ｓ１＝Ｘ_ＥＲ１Ｘ_ＳＲ１である。

ＬＴ２００はさらに、第１の実施の形態のスイッチＳ_Ｗ、Ｓ_Ｎ、Ｓ_Ｅ及びＳ_Ｓに代えて、メモリベースのマルチプレクサＭＭ_Ｗ、ＭＭ_Ｎ、ＭＭ_Ｅ及びＭＭ_Ｓを含む。マルチプレクサＭＭ_Ｗ、ＭＭ_Ｎ、ＭＭ_Ｅ及びＭＭ_Ｓの選択はＡＮＤゲート対Ｐ_Ｗ０及びＰ_Ｗ１、Ｐ_Ｎ０及びＰ_Ｎ１、Ｐ_Ｅ０及びＰ_Ｅ１、並びにＰ_Ｓ０及びＰ_Ｓ１によってそれぞれ制御される。

接点Ｘ_ＷＬ０及びＸ_ＷＲ０は接点Ｋ_Ｗから同じ距離Ｌに配置されている。接点Ｘ_ＷＬ１及びＸ_ＷＲ１は接点Ｋ_Ｎから同じ距離２Ｌに配置されている。接点Ｘ_ＮＬ０及びＸ_ＮＲ０は接点Ｋ_Ｎから同じ距離Ｌに配置されている。接点Ｘ_ＮＬ１及びＸ_ＮＲ１は接点Ｋ_Ｎから同じ距離２Ｌに配置されている。接点Ｘ_ＥＬ０及びＸ_ＥＲ０は接点Ｋ_Ｅから同じ距離Ｌに配置されている。接点Ｘ_ＥＬ１及びＸ_ＥＲ１は接点Ｋ_Ｅから同じ距離２Ｌに配置されている。接点Ｘ_ＳＬ０及びＸ_ＳＲ０は接点Ｋ_Ｓから同じ距離Ｌに配置されている。接点Ｘ_ＳＬ１及びＸ_ＳＲ１は接点Ｋ_Ｓから同じ距離２Ｌに配置されている。

第１の実施の形態と同様、以下の関係がある。

マルチプレクサＭＭ_Ｗ、ＭＭ_Ｎ、ＭＭ_Ｅ及びＭＭ_Ｓの状態は以下の表に示すとおりである。Ω_Ｗ[k]、Ω_Ｎ[k]、Ω_Ｅ[k]、及びΩ_Ｓ[k]はそれぞれマルチプレクサＭＭ_Ｗ、ＭＭ_Ｎ、ＭＭ_Ｅ及びＭＭ_Ｓの状態を示す補助変数である。なお、Ｐ_Ｗ０＝Ｘ_ＷＬ０Ｘ_ＳＬ０、Ｐ_Ｗ１＝Ｘ_ＷＬ１Ｘ_ＳＬ１、Ｐ_Ｎ０＝Ｘ_ＷＲ０Ｘ_ＮＲ０、Ｐ_Ｎ１＝Ｘ_ＷＲ１Ｘ_ＮＲ１、Ｐ_Ｅ０＝Ｘ_ＮＲ０Ｘ_ＥＲ０、Ｐ_Ｅ１＝Ｘ_ＮＲ１Ｘ_ＥＲ１、Ｐ_Ｓ０＝Ｘ_ＥＲ０Ｘ_ＳＲ０、Ｐ_Ｓ１＝Ｘ_ＥＲ１Ｘ_ＳＲ１である。

マルチプレクサＭＭ_Ｗ、ＭＭ_Ｎ、ＭＭ_Ｅ及びＭＭ_Ｓの各々は、関連のＡＮＤゲート対の出力を記憶するためのメモリ（図示せず）を有する。関連のＡＮＤゲート対の各々の少なくとも１つの入力が「１」であるとき、メモリは関連のＡＮＤゲート対の出力を記憶する。少なくとも１個の関連のＡＮＤゲートの両入力が「０」なら、メモリはその記憶している値を変更しない。

この構成により、設計技術者は所与のＬＴの入力レイアウトを構成するのにそのＬＴに直接アクセスする必要がなくなる。ＬＴアレイの境界上のＬＴの制御配線にアクセスすれば、ＬＴアレイ内の各ＬＴをプログラムすることができる。

今回開示された実施の形態は単に例示であって、本発明が上記した実施の形態のみに制限されるわけではない。本発明の範囲は、発明の詳細な説明の記載を参酌した上で、特許請求の範囲の各請求項によって示され、そこに記載された文言と均等の意味及び範囲内でのすべての変更を含む。

第１の実施の形態に従ったＬＴ３０の斜視図である。 ＬＴ３０の平面図である。 図２の線３でのＬＴ３０の断面図である。 ＬＴ３０内の実際の配置を反映して回路素子を配置した、ＬＴ３０の回路図である。 ＬＴアレイとしてディジタルシステムを構築する段階を示す図である。 ＬＴのグラフィック表示を示す図である。 ＬＴの入力の４つの可能なレイアウトを示す図である。 ＬＴベースの論理回路における伝播の例を示す図である。 ＮＯＴ回路の例を示す図である。 ５個のＬＴで作られた平面交差の例を示す図である。 ＬＴから作られた（Ａ）ＡＮＤゲートと、（Ｂ）ＯＲゲートとを示す図である。 ＬＴから作られた（Ａ）ＮＯＲゲートと、（Ｂ）ＮＡＮＤゲートとを示す図である。 １１個のＬＴから作られた平面マルチプレクサの例を示す図である。 ＬＴベースの回路としての３個のうち２個以上の多数決機能を示す図である。 ＬＴから作られた平面加算器を示す図である。 ＬＴベースの回路として構築されたタイマーの例を示す図である。 この発明の第２の実施の形態に従ったＬＴ２００内の要素の配置を示す図である。

符号の説明

３０ 論理タイル
４０ 天板
４２、４４、４６及び４８ 側面
５０ 底部
７０_Ｗ、７０_Ｎ、７０_Ｅ及び７０_Ｓ スイッチ棒
７２_Ｗ、７２_Ｅ、７２_Ｎ、７２_Ｓ、７４_Ｗ、７４_Ｅ、７４_Ｎ、７４_Ｓ、８０_Ｗ、８０_Ｎ、８０_Ｅ、８０_Ｓ 配線
７６ ブール関数ブロック
７８ Ｄ型フリップフロップ
１２０、１４０ 箔
１３０ ＬＴアレイ

Claims (10)

1. プログラム可能論理アレイのための電子論理装置であって、前記電子論理装置は複数組の接点を有し、前記組の各々はクロック接点と入力接点と出力接点とを有し、前記電子論理装置は、
   複数個の入力、前記クロック接点の各々に接続されたクロック入力、及び前記出力接点の各々に接続された出力を有する論理ブロックと、
   一組の三状態スイッチとを含み、前記一組の三状態スイッチの各々は、前記入力の一つに接続された中央コネクタと、第１、第２及び第３の端子を含む３個の端子とを有し、前記第１の端子は第１の電圧に接続され、前記第２の端子は前記接点の組の一つの前記入力接点に接続され、前記第３の端子は第２の電圧に接続され、
   前記電子論理装置はさらに、前記三状態スイッチのそれぞれの状態を制御する一組のスイッチコントローラを含む、電子論理装置。
2. 前記スイッチコントローラの各々は、前記スイッチの一つに作用するように接続された、人手で制御可能なスイッチ部材を含む、請求項１に記載の電子論理装置。
3. 前記スイッチの各々が、メモリベースのマルチプレクサを含む、請求項１に記載の電子論理装置。
4. 前記マルチプレクサを制御するためのデータを供給するデータ供給線をさらに含む、請求項３に記載の電子論理装置。
5. 電子論理装置の外部境界を規定するハウジングをさらに含み、
   前記複数組の接点は、前記電子論理装置が他の電子論理装置と隣接して配置されたときに、前記接点の組の一つの入力接点、クロック接点及び出力接点が前記他の電子論理装置の出力接点、クロック接点及び入力接点に接続されるように、前記外部境界上に配置される、請求項１に記載の電子論理装置。
6. 前記ハウジングの前記外部境界は、第１の面と、当該第１の面に対向する第２の面と、側面とを有し、
   前記複数組の接点の各組は、互いに異なる前記側面上に配置される、請求項５に記載の電子論理装置。
7. 前記外部境界は直方体であり、前記第１の面は当該直方体の上面であり、前記第２の面は前記直方体の底面であり、
   前記複数組の接点の各組は、前記直方体の互いに異なる側面に配置された４組の接点を含む、請求項６に記載の電子論理装置。
8. 前記上面と前記底面とが正方形である、請求項７に記載の電子論理装置。
9. 前記側面の各々は、第１、第２、第３及び第４の辺を含む４個の辺を有し、前記側面は前記第１の辺と前記第２の辺とで前記第１の面と前記第２の面とにそれぞれ交わり、
   前記接点の組の各々の前記クロック接点は、前記第３と第４の辺の中点に配置される、請求項７に記載の電子論理装置。
10. 前記論理ブロックは
    ブール関数ブロックと、
    ブール関数ブロックの出力を受けるように接続された主入力、クロック受信入力及び出力を有するＤ型フリップフロップとを含み、
    前記Ｄ型フリップフロップの前記クロック受信入力と出力とはそれぞれ、前記論理ブロックのクロック入力と出力とである、請求項１〜請求項９のいずれかに記載の電子論理装置。
    

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