KR100500102B1 - 반도체 집적회로의 시험장치 - Google Patents

반도체 집적회로의 시험장치 Download PDF

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KR100500102B1 KR10-2002-0025915A KR20020025915A KR100500102B1 KR 100500102 B1 KR100500102 B1 KR 100500102B1 KR 20020025915 A KR20020025915 A KR 20020025915A KR 100500102 B1 KR100500102 B1 KR 100500102B1
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료덴 세미컨덕터 시스템 엔지니어링 (주)
미쓰비시덴키 가부시키가이샤
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Abstract

A/D 변환회로와 D/A 변환회로를 갖는 믹스드·시그널 타입의 반도체 집적회로에 대해서, A/D 변환회로와 D/A 변환회로의 시험을 고정밀도, 고속으로, 더구나 공간 절약화를 이루면서 행할 수 있는 반도체 집적회로의 시험장치를 제안한다. 피시험 반도체 집적회로와 신호의 교환을 행하는 테스트 회로기판의 근방에 테스트 보조장치(BOST 장치)를 설치하고, 이 테스트 보조장치의 시험용 D/A 변환회로와 시험용 A/D 변환회로와, 측정 데이터 메모리와, 해석부를 각각 별개의 회로기판에 탑재한다.

Description

반도체 집적회로의 시험장치{TESTER FOR SEMICONDUCTOR INTEGRATED CIRCUITS}
본 발명은, 반도체 집적회로의 시험장치, 특히, 아날로그 신호를 디지털 신호로 변환하는 A/D 변환회로와, 디지털 신호를 아날로그 신호로 변환하는 D/A 변환회로를 포함한 반도체 집적회로의 시험장치에 관한 것이다.
이 반도체 집적회로의 시험장치는 테스터로 불린다. 최근, 기능적으로 시스템화된 복수 회로모듈로 구성되어 있는 원칩 반도체 집적회로(1칩 LSI) 또는 복수 회로의 각각의 칩을 조합한 혼성 집적회로(칩셋 LSI) 등으로서 구성되는 시스템 LSI에 있어서, 고성능, 고정밀도의 디지털 회로와 아날로그 회로를 조합한 혼합화(믹스드·시그널화)가 급속히 진행되고 있고, 이들 반도체 집적회로에 대한 시험장치에 관해서도 이 혼합화에의 대응이 진행되어, 시험장치 메이커로부터 믹스드·시그널화 반도체 집적회로에 대응하는 테스터가 제공되고 있다.
그러나, 이 믹스드·시그널화 반도체 집적회로에 대응하는 테스터는 그것의 고성능 사양에 대응하기 위해, 장치가 고가격화되는 경향이 있으며, 이와 같은 상황 중에서, 기존의 저속, 저정밀도의, 예를 들면 로직 LSI 등에 사용된 테스터를 재이용하여, 테스터의 고가격화를 피하는 움직임도 나오고 있다.
이러한 시험장치에서의 큰 과제가, 디지털 신호를 아날로그 신호로 변환하는 D/A 변환회로와, 아날로그 신호를 디지털 신호로 변환하는 A/D 변환회로의 시험으로, 이들의 고정밀도화에 따라, 이들 변환회로를 포함하는 반도체 집적회로에 대하는 시험장치를 어떻게 저가격으로 실현할지가 과제로 되어있다.
일반적인 테스터의 시험환경에서는, 테스터 내부의 측정장치로부터 피시험 반도체 집적회로(DUT라 한다)까지의 측정경로에는, 프로브 카드, DUT 보드 등의 테스트 회로기판, 케이블 등의 테스터와 DUT간 접속치구가 복수개 존재하고, 그 측정경로도 길기 때문에, 노이즈 발생, 측정 정밀도 저하의 원인이 되고, 또한 복수의 DUT를 동시에 시험하는 것 같은 일도 곤란이다. 또한, 저속 테스터에서는, 그 속도의 제약으로부터, 실사용 속도에서의 시험이 불가능한 점, 양산시험에서의 시험시간의 증대가 고려된다.
일본국 특개평 1-316024호 공보에는, 테스트 회로의 D/A 변환부에의 입력 데이터에 의해 지정된 어드레스에 변환 데이터를 수납하기 위한 기억소자를 설치하고, D/A 변환된 아날로그 신호를 A/D 변환기에 입력하고, 이 출력을 기억소자에 순차 격납하여, 모든 입력 데이터에 대해 변환이 종료하면 기억소자에 격납된 변환 데이터를 순차 테스터로 보내어, 테스터로 입력 데이터와 변환 데이터를 순차 비교판정하는 것이 제안되어 있다.
그러나, D/A 변환부에의 입력 데이터, 변환 데이터를 기억하는 기억소자에 대한 어드레스, 제어신호를 테스터로부터 공급할 필요가 있고, 더구나 기억소자의 기억 데이터를 테스터로 공급할 필요가 있어, 테스터와 DUT 사이의 긴 측정경로에서의 노이즈에 의해, 측정 정밀도가 저하할 우려가 있다. 또한, 테스터·핀 일렉트로닉스 수의 점유로부터 복수의 DUT에 대한 동시측정은 곤란하다. 더구나, 변환 데이터를 테스터로 보내는 통신에 시간이 걸리고, 또한 시험결과를 판정처리를 전체 시험의 종료후에 행하기 때문에, 시험시간의 단축도 곤란하다.
본 출원의 발명자들은, 평성 12년 11월 22일자로, 전술한 과제를 개선할 수 있는 발명을 특허출원 2000-356724호로서 출원하였지만, 이 선원의 발명에 있어서는, BOST로 불리는 테스트 보조장치가 아직 대형으로, 테스트 회로기판의 근방의 공간에 잘 설치하기 위해 더욱 개선이 필요하였다.
본 발명은, 이러한 과제를 개선하여, 테스트 보조장치에 의해 고속도로, 더구나 고정밀도의 측정을 보다 저가로 실현할 수 있으며, 또한 테스트 보조장치를 보다 작은 공간에 설치할 수 있는 반도체 집적회로의 시험장치를 제안하는 것이다.
또한, 본 발명은, 보다 작은 공간에 설치할 수 있는 테스트 보조장치에 의해, 고정밀도로, 더구나 고정밀도의 측정을 행할 수 있는 반도체 집적회로의 시험방법을 제공하는 것이다.
본 발명에 따른 반도체 집적회로의 시험장치는, 아날로그 신호를 디지털 신호로 변환하는 A/D 변환회로와 디지털 신호를 아날로그 신호로 변환하는 D/A 변환회로를 포함하는 피시험 반도체 집적회로와 신호의 교환을 행하도록 구성된 테스트 회로기판, 이 테스트 회로기판의 근방에 배치되고, 이것에 접속된 테스트 보조장치, 및 상기 테스트 보조장치에 접속된 시험기를 구비하고, 상기 테스트 보조장치는, 디지털 시험신호를 발생하여 상기 피시험 반도체 집적회로의 D/A 변환회로에 공급하는 데이터 회로와, 이 데이터 회로로부터의 디지털 시험신호를 아날로그 시험신호로 변환하여 상기 피시험 반도체 집적회로의 A/D 변환회로에 공급하는 시험용 D/A 변환회로와, 상기 피시험 반도체 집적회로의 D/A 변환회로의 아날로그 시험출력을 디지털 시험출력으로 변환하는 시험용 A/D 변환회로와, 상기 피시험 반도체 집적회로의 A/D 변환회로로부터의 디지털 시험출력과 상기 시험용 A/D 변환회로의 디지털 시험출력을 기억하는 측정 데이터 메모리와, 상기 측정 데이터 메모리에 기억된 상기 각 디지털 시험출력을 해석하는 해석부를 갖고, 이들 데이터 회로, 시험용 D/A 변환회로, 시험용 A/D 변환회로, 측정 데이터 메모리, 및 해석부가 복수의 회로기판에 나누어 설치되어 구성되며, 상기 시험기로부터의 지시에 근거하여 상기 디지털시험신호와 상기 아날로그 시험신호를 포함하는 시험신호를 피시험 반도체 집적회로에 제공하고, 상기 측정 데이터 메모리에 기억된 각 디지털 시험출력을 상기 해석부에 의해 해석한 해석결과를 상기 시험기에 제공하는 것이다.
또한, 본 발명에 따른 반도체 집적회로의 시험장치는, 아날로그 신호를 디지털 신호로 변환하는 A/D 변환회로와 디지털 신호를 아날로그 신호로 변환하는 D/A 변환회로를 포함한 피시험 반도체 집적회로와 신호의 교환을 행하도록 구성된 테스트 회로기판, 이 테스트 회로기판의 근방에 배치되고, 그것에 접속된 테스트 보조장치, 및 상기 테스트 보조장치에 접속된 시험기를 구비하고, 상기 테스트 보조장치는, 디지털 시험신호를 발생하여 상기 피시험 반도체 집적회로의 D/A 변환회로에 공급하는 데이터 회로와, 이 데이터 회로로부터의 디지털 시험신호를 아날로그 시험신호로 변환하여 상기 피시험 반도체 집적회로의 A/D 변환회로에 공급하는 시험용 D/A 변환회로와, 상기 피시험 반도체 집적회로의 D/A 변환회로의 아날로그 시험출력을 디지털 시험출력으로 변환하는 시험용 A/D 변환회로와, 상기 피시험 반도체 집적회로의 A/D 변환회로로부터의 디지털 시험출력과 상기 시험용 A/D 변환회로의 디지털 시험출력을 기억하는 측정 데이터 메모리와, 상기 측정 데이터 메모리에 기억된 상기 각 디지털 시험출력을 해석하는 해석부와, 적어도 상기 시험용 D/A 변환회로와 상기 시험용 A/D 변환회로를 탑재한 제 l 회로기판과, 적어도 상기 측정 데이터 메모리를 탑재한 제 2 회로기판과, 적어도 상기 해석부를 탑재한 제 3 회로기판을 갖고 구성되어 있으며, 상기 시험기로부터의 지시에 근거하여 상기 디지털 시험신호와 상기 아날로그 시험신호를 포함한 시험신호를 피시험 반도체 집적회로에 제공하고, 상기 측정 데이터 메모리에 기억된 각 디지털 시험출력을 상기 해석부에 의해 해석한 해석결과를, 상기 시험기에 제공하는 것이다.
또한, 본 발명에 따른 반도체 집적회로의 시험장치는, 상기 제 2 회로기판이, 적어도 상기 측정 데이터 메모리와 동시에, 상기 데이터 회로를 탑재한 것이다.
또한, 본 발명에 따른 반도체 집적회로의 시험장치는, 상기 제 1 회로기판과 제 2 회로기판과 제 3 회로기판이, 서로 거의 평행하게, 더구나 상기 테스트 회로기판에 대해 거의 수직하게 설치된 것이다.
또한, 본 발명에 따른 반도체 집적회로의 시험장치는, 상기 테스트 회로기판과 거의 평행하게 인터페이스 기판이 배치되고, 이 인터페이스 기판은, 상기 제 1,제 2, 제 3 회로기판 사이의 신호의 교환을 행하는 동시에, 상기 테스트 회로기판과 사이의 신호의 교환을 행하는 것이다.
또한, 본 발명에 따른 반도체 집적회로의 시험장치는, 상기 테스트 회로기판과 거의 평행하게 제 1, 제2 인터페이스기판이 배치되고, 상기 제 1 인터페이스 기판은, 상기 제 1, 제 2, 제 3 회로기판 사이의 신호의 교환을 행하며, 상기 제 2 인터페이스 기판은, 상기 테스트 회로기판과의 사이의 신호의 교환을 행하는 것이다.
또한, 본 발명에 따른 반도체 집적회로의 시험장치는, 상기 테스트 회로기판의 근방에 상기 시험기의 테스트 베드부가 배치되고, 이 테스트 베드부는 그것을 관통하는 스코프 구멍을 가지며, 상기 제 1, 제 2, 제 3 회로기판의 적어도 일부가 이 스코프 구멍 내부에 위치하도록 배치된 것이다.
또한, 본 발명에 따른 반도체 집적회로의 시험장치는, 상기 반도체 집적회로가 반도체 집적회로 칩을 몰드수지로 덮고 이 몰드수지로부터 복수의 단자를 도출한 몰드형 IC로서 구성되고, 상기 테스트 회로기판이 이 몰드형 IC를 장착하는 소켓을 갖는다.
또한, 본 발명에 따른 반도체 집적회로의 시험장치는, 상기한 반도체 집적회로가 반도체 웨이퍼에 포함되어 있고, 상기 테스트 회로기판에는 상기 반도체 집적회로에 콘택하는 복수의 프로브침이 설치되어 있다.
또한, 본 발명에 따른 반도체 집적회로의 시험장치는, 상기 제1, 제 2, 제 3 회로기판이 상기 테스트 회로기판에 대해 거의 평행한 공통의 평면 상에, 나란하게 배치된 것이다.
또한, 본 발명에 따른 반도체 집적회로의 시험장치는, 상기 테스트 회로기판과 거의 평행하게 인터페이스 기판이 배치되고, 이 인터페이스 기판은, 상기 제 1, 제 2, 제 3 회로기판 사이의 신호의 교환을 행하는 동시에, 상기 테스트 회로기판과의 사이의 신호의 교환을 행하는 것이다.
또한, 본 발명에 따른 반도체 회로기판의 시험장치는, 상기 테스트 회로기판과 거의 평행하게 제 1, 제 2 인터페이스 기판이 배치되고, 상기 제 1 인터페이스 기판은, 상기 제 1, 제 2, 제 3 회로기판 사이의 신호의 교환을 행하며, 또한 상기, 제 2 인터페이스 기판은, 상기 테스트 기판과의 사이의 신호의 교환을 행하는 것이다.
또한, 본 발명에 따른 반도체 집적회로의 시험장치는, 상기 제 1, 제 2, 제 3 회로기판이 상기 테스트 회로기판에 대해 서로 거의 평행하게, 더구나 상호간에 간격을 통해 겹치도록 배치된 것이다.
또한, 본 발명에 따른 반도체 집적회로의 시험장치는, 상기 테스트 회로기판과 거의 평행하게 인터페이스 기판이 배치되고, 이 인터페이스 기판은, 상기 제 1, 제 2, 제 3 회고기판 사이의 신호의 교환을 행하는 동시에, 상기 테스트 회로기판 사이의 신호의 교환을 행하는 것이다.
또한, 본 발명에 따른 반도체 집적회로의 시험장치는, 상기 테스트 회로기판과 거의 평행하게 제 1, 제 2 인터페이스 기판이 배치되고, 상기 제 1 인터페이스 기판은, 상기 제 1, 제 2, 제 3 회로기판 사이의 신호의 교환을 행하며, 상기 제 2 인터페이스 기판은, 상기 테스트 회로기판과 사이의 신호의 교환을 행하는 것이다.
또한, 본 발명에 따른 반도체 집적회로의 시험장치는, 상기한 인터페이스 기판에는, 상기 시험기로부터 상기 피시험 반도체 집적회로의 시험신호와, 상기 테스트 보조장치로부터 상기 피시험 반도체 집적회로로의 시험신호를 전환하는 릴레이회로가 탑재된 것이다.
또한, 본 발명에 따른 반도체 집적회로의 시험장치는, 상기한 제 1 인터페이스 기판에는, 상기 테스트 보조장치의 전원부가 탑재되고, 상기 제 2 인터페이스 기판에는, 상기 시험기로부터 상기 피시험 반도체 집적회로로의 시험신호와, 상기 테스트 보조장치로부터 상기 피시험 반도체 집적회로로의 시험신호를 전환하는 릴레이회로가 탑재된 것이다.
또한, 본 발명에 따른 반도체 집적회로의 시험방법은, 아날로그 신호를 디지털 신호로 변환하는 A/D 변환회로와 디지털 신호를 아날로그 신호로 변환하는 D/A 변환회로를 포함한 피시험 반도체 집적회로를 시험하는 반도체 집적회로의 시험방법에 있어서, 상기 피시험 반도체 집적회로와 신호의 교환을 행하는 테스트 회로기판의 근방에, 디지털 시험신호를 발생하여 상기 피시험 반도체 집적회로의 D/A 변환회로에 공급하는 데이터 회로와, 이 데이터 회로로부터의 디지털 시험신호를 아날로그 시험신호로 변환하여 상기 피시험 반도체 집적회로의 A/D 변환회로에 공급하는 시험용 D/A 변환회로와, 상기 피시험 반도체 집적회로의 D/A 변환회로의 아날로그 시험출력을 디지털 시험출력으로 변환하는 시험용 A/D 변환회로와, 상기 피시험 반도체 집적회로의 A/D 변환회로로부터의 디지털 시험출력과 상기 시험용 A/D 변환회로의 디지털 시험출력을 기억하는 측정 데이터 메모리와, 상기 측정 데이터 메모리에 기억된 상기 각 디지털 시험출력을 해석하는 해석부를 갖고, 이들 데이터 회로, 시험용 D/A 변환회로, 시험용 A/D 변환회로, 측정 데이터 메모리, 및 해석부가 복수의 회로기판에 나누어 설치된 테스트 보조장치를 배치하여, 시험기로부터의 지시에 근거하여 상기 디지털 시험신호와 상기 아날로그 시험신호를 포함하는 시험신호를 피시험 반도체 집적회로에 제공하고, 상기 측정 데이터 메모리에 기억된 각 디지털 시험출력을 상기 해석부에 의해 해석한 해석결과를, 상기 시험기에 제공하여 상기 피시험 반도체 집적회로의 시험을 행한다.
또한, 본 발명에 따른 반도체 집적회로의 시험방법은, 아날로그 신호를 디지털 신호로 변환하는 A/D 변환회로와 디지털 신호를 아날로그 신호로 변환하는 D/A 변환회로를 포함한 피시험 반도체 집적회로를 시험하는 반도체 집적회로의 시험방법에 있어서, 상기 피시험 반도체 집적회로와 신호의 교환을 행하는 테스트 회로기판의 근방에, 디지털 시험신호를 발생하여 상기 피시험 반도체 집적회로의 D/A 변환회로에 공급하는 데이터 회로와, 이 데이터 회로로부터의 디지털 시험신호를 아날로그 시험신호로 변환하여 상기 피시험 반도체 집적회로의 A/D 변환회로에 공급하는 시험용 D/A 변환회로와, 상기 피시험 반도체 집적회로의 D/A 변환회로의 아날로그 시험출력을 디지털 시험출력으로 변환하는 시험용 A/D 변환회로와, 상기 피시험 반도체 집적회로의 A/D 변환회로로부터의 디지털 시험출력과 상기 시험용 A/D 변환회로의 디지털 시험출력을 기억하는 측정 데이터 메모리와, 상기 측정 데이터 메모리에 기억된 상기 각 디지털 시험출력을 해석하는 해석부와, 적어도 상기 시험용 D/A 변환회로와 상기 시험용 A/D 변환회로를 탑재한 제 1 회로기판과, 적어도 상기 측정 데이터 메모리를 탑재한 제 2 회로기판과, 적어도 상기 해석부를 탑재한 제 3 회로기판을 갖는 테스트 보조장치를 배치하여, 시험기로부터의 지시에 근거하여 상기 디지털 시험신호와 상기 아날로그 시험신호를 포함하는 시험신호를 피시험 반도체 집적회로에 제공하며, 상기 측정 데이터 메모리에 기억된 각 디지털 시험출력을 상기 해석부에 의해 해석한 해석결과를, 상기 시험기에 제공하여 상기 반도체 집적회로의 시험을 행한다.
또한, 본 발명에 따른 반도체 집적회로의 시험방법은, 상기 테스트 보조장치의 상기 제 1 회로기판과 제 2 회로기판과 제 3 회로기판이, 서로 평행하게, 더구나 상기 테스트 회로기판에 대해 거의 수직하게 배치되어 시험이 행해진다.
또한, 본 발명에 따른 반도체 집적회로의 시험방법은, 상기 테스트 회로기판과 거의 평행하게 인터페이스 기판이 배치되고, 이 인터페이스 기판은, 상기 제 1, 제 2, 제 3 회로기판 사이의 신호의 교환을 행하는 동시에, 상기 테스트 기판 사이의 신호의 교환을 행하면서 시험을 행한다.
또한, 본 발명에 따른 반도체 집적회로의 시험방법은, 상기 테스트 회로기판과 거의 평행하게 제 1, 제 2 인터페이스 기판이 배치되고, 상기 제 1 인터페이스 기판은, 상기 제 1, 제 2, 제 3 회로기판 사이의 신호의 교환을 행하며, 상기 제 2 인터페이스 기판은, 상기 테스트 회로기판 사이의 신호의 교환을 행하면서 시험을 행한다.
또한, 본 발명에 따른 반도체 집적회로의 시험방법은, 상기 테스트 회로기판의 근방에 상기 시험기의 테스트 베드부가 배치되고, 이 테스트 베드부는 그것을 관통하는 스코프 구멍을 가지며, 상기 제 1, 제 2, 제 3 회로기판이 이 스코프 구멍 내부에 위치하도록 배치되어 시험이 행해진다.
또한, 본 발명에 따른 반도체 집적회로의 시험방법은, 상기 반도체 집적회로가 반도체 집적회로칩을 몰드수지로 덮고 이 몰드수지로부터 복수의 단자를 도출한 몰드형 IC로서 구성되고, 상기 테스트 회로기판에 이 몰드형 IC가 장착된 상태로 시험이 행해진다.
더구나, 본 발명에 따른 반도체 집적회로의 시험방법은, 상기 반도체 집적회로가 반도체 웨이퍼에 포함되고 있고, 상기 테스트 회로기판에 설치된 복수의 프로브침이 상기 반도체 웨이퍼에 콘택한 상태로 시험이 행해진다.
(실시예)
실시예 1
도 1은 본 발명에 따른 반도체 집적회로의 시험장치의 실시예 1의 구성을 나타낸 도면이다. 도 1a는 본 실시예 1의 주요부를 나타낸 측면도이고, 도 1b는 시험기(테스터 본체)를 포함하는 실시예 1의 평면도이다.
이 도 1에 나타낸 실시예 l의 시험장치는, 피시험 반도체 집적회로(DUT)(1)가 LSI 칩 또는 반도체 웨이퍼(2)에 포함되어 있는 경우, 즉 반도체 집적회로의 전공정에서 사용되는 시험장치이다. 이 시험장치는, 프로빙장치(프로버)(10), 시험기(LSI 테스터 본체)(20), 이 시험기(20)의 테스트 베드부(25) 및 테스트 보조장치(BOST 장치)(30)를 구비하고 있다. 이때, BOST 장치(30)는, 외부 부착 자기진단장치로서, BUILT­OFF-SELF­TEST의 약칭이다.
먼저, DUT(1)은, 예를들면 시스템 LSI로서, 다수의 로직회로, 메모리 회로, 및 복수의 A/D 변환회로, 복수의 D/A 변환회로를 포함하여 구성된다. 각 A/D 변환회로는, 아날로그 신호를 디지털 신호로 변환하고, 또한 각 D/A 변환회로는 디지털 신호를 아날로그 신호로 변환하는 것이다, 이러한 종류의 DUT(1)는, 아날로그 신호와, 디지털 신호의 양쪽의 신호를 취급하는 것으로, 소위 믹스드·시그널형 시스템 LSI이다. DUT(1)로서는 복수의 칩을 공통의 회로기판 상에 집적한 믹스드·시그널형의 혼성집적회로(하이브리드 IC)도 사용할 수 있다.
프로빙장치(프로버)(10)는, 테스트 회로기판(11)을 갖고, 이 테스트 회로기판(11)은 본 실시예 1에서는, 프로브 카드로서 구성되며, 그것의 하면 중앙에 다수의 프로브침(12)이 설치되어 있다. 이 프로브침(12)은, DUT(I)를 포함하는 LSI 칩 또는 반도체 웨이퍼(2)에 접촉하도록 설치되어, DUT(1)의 소정부분에 소정의 전압, 전류 또는 신호를 제공하고, 또한 다른 소정부분으로부터 소정의 전압, 전류 또는 신호를 추출한다.
시험기(20)의 테스트 베드부(25)는, 시험기(20)에 케이블(21)을 통해 접속되어 있으며, 시험기(20)로부터의 전원전압, 클록신호, 제어신호, 및 시험신호를 DUT(1)로 공급하고, 또한 시험기(20)로부터의 전원전압, 테스트 No. 코드 등의 테스트 지령신호, BOST 제어신호를 BOST 장치(30)로 공급한다. 이 테스트 베드부(25)는, 예를 들면 사각주 형태로 형성되어 있으며, 그것의 중심부에는 테스트 베드부(25)를 관통하는 원형의 스코프 구멍(26)이 형성되어 있다. 이 스코프 구멍(26)은 예를 들면 120 내지 130 밀리미터의 직경을 갖는다. 프로빙장치(10) 상에는, 고리 형상의 포고 링(pogo ring)(13)이 배치되고, 더구나 이 포고 링(13) 위에는 고리 형상의 어태치먼트(attachment) 보드(14)가 배치되며, 이 어태치먼트 보드(14) 위에, 테스트 베드부(25)가 배치된다. 이 테스트 베드부(25)로부터의 전압, 신호는, 어태치먼트 보드(14), 포고 링(13)을 통해 테스트 회로기판(11)으로 공급되고, 이 테스트 회로기판(11)으로부터, DUT(1) 및 BOST 장치(30)로 공급된다.
BOST 장치(30)는, 테스트 회로기판(11) 상에 배치된다. 이 BOST 장치(30)는, 5매의 회로기판(31, 32, 33, 34, 35)으로 구성된다. 회로기판 31, 32, 33은, 서로 평행하게, 더구나 테스트 회로기판(11)에 대해 수직하게 배치되며, 나머지의 회로기판 34, 35는 테스트 회로기판(11)에 대해 평행하게 서로 겹치도록 배치되어 있다. 회로기판 34, 35는 인터페이스 기판이다. 인터페이스 기판 35는, 테스트 회로기판(11)의 바로 위에 간격을 두어 배치되고, 이 인터페이스 기판(35)의 위에는 인터페이스 기판 34가 간격을 두어 배치된다. 회로기판 31, 32, 33은, 이 인터페이스 기판 34 위에 서로 간격을 두어 배치된다.
BOST 장치(30)의 회로기판 34, 35는, 고리 형상의 포고 링(13)의 내주의 내부공간에 배치되고, 회로기판 31, 32, 33은 이들 회로기판 34, 35로부터 수직하게 연장되며, 어태치먼트 보드(14)의 내주의 내부공간을 거쳐, 테스트 베드부(25)의 스코프 구멍(26) 내부의 내부 공간으로 연장되어 있다. 이와 같이, BOST 장치(30)는, 테스트 회로기판(11) 상에 남겨진 공간, 구체적으로는, 포고 링(13), 어태치먼트 보드(14), 및 스코프 구멍(26)의 내부공간을 이용하여 배치되어 있다.
도 2는 실시예 1에 있어서의 전기회로 구성을 나타낸 블록도이다. DUT(1)는, 아날로그 신호를 디지털 신호로 변환하는 A/D 변환회로(51)와, 디지털 신호를 아날로그 신호로 변환하는 D/A 변환회로(52)를 포함하고 있다. DUT(1)는, 실제로는 다수의 A/D 변환회로(51)와, 다수의 D/A 변환회로(52)를 포함하지만, 도 2에는 대표적으로 각각 1개의 A/D 변환회로(51)와, D/A 변환회로(52)를 나타내고 있다.
BOST 장치(30)는, DUT(1)의 A/D 변환회로(51)에 대해 아날로그 시험신호를 공급하는 시험용 D/A 변환회로(61)와, DUT(1)의 D/A 변환회로(52)로부터의 아날로그 시험출력을 디지털 시험출력으로 변환하는 시험용 A/D 변환회로(62)를 갖고, 더구나 DAC 입력 데이터 회로(DAC 카운터)(63), 데이터 기록 제어회로(74), 측정 데이터 메모리 어드레스 카운터(65), 측정 데이터 메모리(66), 기준클록회로(67), 클록 발생회로(68), 및 DSP 해석부(69)를 갖는다. DSP 해석부(69)는 DSP 프로그램 ROM(70)을 갖고 있다.
더구나, BOST 장치(30)는 BOST 전원(71), 복수의 릴레이 RY1 내지 RY4를 갖는 릴레이회로 RY를 포함하고 있다. BOST 전원(71)은, BOST 장치(30)의 각 회로에 전원전압을 공급하는 전원이며, 또한 릴레이회로 RY는, BOST 장치(30)로부터 DUT(1)에의 시험신호와, 테스트 베드부(25)로부터 DUT(1)에의 시험신호를 전환한다. BOST 장치(30)로부터 DUT(1)에의 시험신호는, D/A 변환회로(61)로부터 A/D 변환회로(51)에의 아날로그 시험신호, DAC 입력 데이터 회로(63)로부터 D/A 변환회로(52)에의 디지털 시험신호를 포함하고 있다. 이들 시험신호는 릴레이 RY1, RY2의 전환에 의해, 테스트 베드부(25)로부터 직접 공급할 수도 있다. 이 테스트 베드부(25)로부터의 시험신호에는, DAC 입력 데이터 회로(63)에서는 생성할 수 없는 테스트 데이터도 포함된다. 이 시험신호의 전환에 따라, 릴레이회로 RY는 또한, DUT(l)로부터의 시험출력도 전환한다. A/D 변환회로(51)로부터의 아날로그 시험출력은, 통상 BOST 장치(30)의 측정 데이터 메모리(66)에 공급되고, 또한 D/A 변환회로(52)로부터의 디지털 시험출력은 A/D 변환회로(62)를 거쳐 측정 데이터 메모리(66)에 공급되지만, 테스트 베드부(25)로부터의 시험신호가 주어질 때에는, 이들 시험출력은 릴레이 RY3, RY4에 의해, 테스트 베드부(25)로 공급된다. 테스트 베드부(25)로부터의 시험신호에는, BOST 장치(30)와 DUT(l) 사이의 접속을 체크하기 위한 시험신호, BOST 장치(30)의 동작진단을 행하는 시험신호도 포함된다.
시험용 D/A 변환회로(61), 시험용 A/D 변환회로(62)는, 도 1의 제 1 회로기판(31)에 탑재되어 있고, DAC 입력 데이터 회로(63), 데이터 기록 제어회로(64), 측정 데이터 메모리 어드레스 카운터(65), 측정 데이터 메모리(66), 기준클록회로(67) 및 클록 발생회로(68)는, 도 1의 제 3 회로기판 32에 탑재되어 있으며, 또한 DSP 해석부(69)는 도 1의 제 3 회로기판 33에 탑재되어 있다. 도 1의 인터페이스 기판 34에는, 회로기판 31, 32, 33 사이의 상호접속 기능이 탑재되는 동시에, 릴레이 회로 RY가 탑재된다. 도 1의 인터페이스 기판 35에는, BOST 장치(30)와 테스트 회로기판(11)(테스트 베드부(25)) 사이의 상호접속 기능이 탑재되는 동시에, BOST 전원(71)이 탑재된다.
실시예 1에 있어서의 회로기판(31∼33), 인터페이스 기판(34, 35)에 탑재되는 기능, 회로부품을 정리하면 다음과 같다.
제 1 회로기판(31): D/A 변환회로(61), A/D 변환회로(62)
제 2 회로기판(32): DAC 입력 카운터(63), 데이터 기록 제어회로(64), 측정 데이터 메모리 어드레스 카운터(65), 측정 데이터 메모리(66), 기준클록회로(67), 및 클록 발생회로(68)
제 3 회로기판(33): DSP 해석부(69)
인터페이스 기판 34: 회로기판(31∼33) 사이의 상호접속 기능, 및 릴레이 회로 RY
인터페이스 기판 35: BOST 장치와 테스트 회로기판(11)(테스트 베드부) 사이의 상호접속 기능, 및 BOST 전원(71)
시험지령신호는, 시험기(20)로부터 공급된다. 이 지령에는 테스트 No. 코드가 포함된다. 이 지령은, 테스트 베드부(25)로 공급되고, 이 테스트 베드부(25)로부터, 어태치먼트 보드(14), 포고 링(13)을 거쳐, 테스트 회로기판(11)으로 공급되며, 더구나 이 테스트 회로기판으로부터 BOST 장치(30)의 인터페이스 기판 35, 인터페이스 기판 34를 거쳐, 회로기판 32로 주어진다. 시험용의 디지털 시험신호(테스트 데이터)는 회로기판 32에 탑재된 DAC 입력 데이터 회로(63)에 축적되어 있고, 시험기(20)로부터의 시험지령신호에 근거하여, 이 DAC 입력 데이터 회로(63)로부터의 테스트 데이터는, 인터페이스 기판(34, 35), 테스트 회로기판(11)을 거쳐 DUT(1)의 D/A 변환회로(52)에 주어지며, 또한 인터페이스 기판 34를 거쳐, 회로기판 31 상의 시험용 D/A 변환회로(61)에도 공급된다.
D/A 변환회로(61)에 공급된 디지털 시험신호(테스트 데이터)는 아날로그 시험신호로 변환되어, 회로기판 31로부터 인터페이스 기판(34, 35), 및 테스트 회로기판(11)을 거쳐, DUT(1)의 A/D 변환회로(51)에 공급된다. 테스트 데이터는, 이 DUT(1)의 A/D 변환회로(51)에서 디지털 시험출력으로 변환되어, 테스터 회로기판(11), 인터페이스 기판 35, 인터페이스 기판 34를 거쳐, 회로기판 32에 탑재된 측정 데이터 메모리(66)로 공급된다.
한편, DAC 입력 데이터 회로(63)로부터 DUT(1)의 D/A 변환회로(52)로 공급된 디지털 시험신호는, D/A 변환회로(52)에서 아날로그 시험출력으로 변환되고, 이것이 테스트 회로기판(11), 인터페이스 기판 35, 인터페이스 기판 34를 거쳐, 회로기판 31 상의 시험용 A/D 변환회로(62)로 공급되어 디지털 시험출력으로 변환되며, 이 변환출력은 인터페이스 기판 34를 거쳐 회로기판 32 상의 측정 데이터 메모리(66)로 공급된다.
측정 데이터 메모리(66)는, 이들 DUT(1)의 A/D 변환회로(51)에서 공급되는 디지털 시험출력과, D/A 변환회로(52)로부터 A/D 변환회로(62)를 거쳐 공급되는 디지털 시험출력을 순차 정해진 어드레스에 기억한다.
DUT(1)의 A/D 변환회로(51), BOST 장치(30)의 A/D 변환회로(62)는, 순차 아날로그 신호를 디지털 신호로 변환하지만, 1개의 디지털 신호를 발생할 때마다 BUSY 신호를 각각 출력한다. 이들 BUSY 신호는, 함께 BOST 장치(30)의 회로기판(32) 상의 데이터 기록 제어회로(64)에 공급된다. DUT(1)의 A/D 변환회로(51)로부터의 BUSY 신호는, 테스트 회로기판(11), 인터페이스 기판35, 인터페이스 기판 34를 거쳐, 회로기판 32 상의 데이터 기록 제어회로(64)에 공급되고, 또한 A/D 변환회로(62)로부터의 BUSY 신호는, 회로기판(31)으로부터 인터페이스 기판 34를 거쳐 회로기판(32)에 공급된다. 데이터 기록 제어회로(64)는, 공급된 BUSY 신호에 근거하여, DAC 입력 데이터 회로(63)의 디지털 테스트 데이터를 데이터 단위마다 다음 의 디지털 테스트 데이터로 순차 진행시키며, 또한 측정 데이터 메모리 어드레스 카운터(65)에 대해서는, 측정 데이터 메모리(66)의 어드레스를 순차 진행시키도록 작용한다.
이와 같이, BUSY 신호에 의해, DAC 입력 데이터 회로(63)에서는, DUT(1)에서 변환되는 디지털 테스트 데이터의 코드가 진행되고, 또한 측정 데이터 메모리(66)에서는, DUT(1)에서 변환된 디지털 시험출력을 기억하는 어드레스가 순차 진행된 결과, DUT(l)에서는, A/D 변환회로(51), D/A 변환회로(52)에 있어서 순차 시험에 필요한 변환이 진행되고, 그 변환된 측정 데이터가 측정 데이터 메모리(66)에 순차 기억되어 간다. 이후에는, BOST 장치(30)의 DSP 해석부(69)에서 설정된 최종 코드가 될 때까지, 변환 테스트가 진행되고, 그 결과가 측정 데이터 메모리(66)에 전부 기억된다.
상기 DUT(1)의 A/D 변환회로(51), D/A 변환회로(52)에 의한 변환시험의 종료후, BOST 장치(30)의 회로기판(33) 상의 DSP 해석부(69)는 DSP 프로그램 ROM(70)에 기억된 프로그램을 사용하여, 인터페이스 기판(34)을 거쳐, 회로기판(32) 상의 측정 데이터 메모리(66)에 기억되어 있는 변환 데이터를 순차 판독하고, 변환특성의 해석을 행한다. 이 해석은, A/D 변환특성 파라미터, D/A 변환특성 파라미터, 미분직선성, 적분 비직선성 오차 등의 산출을 포함하고, 해석결과를 나타낸 에러 코드(pass/Fail 정보)가 BOST 장치(30)의 회로기판(33) 상의 DSP 해석부(69)로부터, 인터페이스 기판(34, 35), 테스트 회로기판(11), 포고 링(13), 어태치먼트 보드(14), 테스트 베드부(25)를 거쳐, 시험기(테스터 본체)(20)로 송신되고, 이 시험기(20)에서 테스트 결과 처리가 행해진다.
시험기(20)는, 본체 내부에 테스트 패턴 발생기(TPG)(22), 전원부(23)를 갖고, 테스트 베드부(25) 내부에 핀 일렉트로닉스부(27)를 가지며, BOST 전원(71)에 대해, 전원전압 Vd를 공급하여, BOST 장치(30)와의 사이에서 BOST 제어신호 BC를 주고 받는다. 이 전원전압 Vd의 공급 및 BOST 제어신호 BC의 교환은, 테스트 베드부(25)로부터 어태치먼트 보드(14) 및 포고 링(13)을 거쳐 테스트 회로기판(11)과의 사이에서 행해지고, 전원전압 Vd는 인터페이스 기판 35 상의 BOST 전원부(71)로 공급된다. 시험기(20)로부터 BOST 장치(30)로 입력되는 테스트 해석 No. 코드 등은, 테스트 프로그램에 기술된 테스트 신호조건에 근거하여, 시험기(20)에 내장된 테스트 패턴 발생기(22)에 의해, 다른 DUT(1)의 테스트와 마찬가지로, 테스트 패턴신호로서 발생시켜, 복수의 신호 입출력 핀을 구비한 테스트 베드부(25)의 핀 일렉트로닉스부(27)를 통해, 테스트 회로기판(11), BOST 장치(30)에 공급된다. 한편, BOST 장치(30)로부터 출력되는 테스트 해석결과(Pass/Fail 정보)는, 테스트 베드부(25)의 핀 일렉트로닉스부(27에)로 보내지고, 이 핀 일렉트로닉스부(27)의 판정부에서, 테스트 패턴신호와의 비교, 판정에 근거하여, 그것의 결과정보를 받아들인다.
실시예 1에 있어서, BOST 장치(30)를 구성하는 5매의 회로기판(31∼35)이 테스트 회로기판(11)의 근방에 배치되어, DUT(1)의 A/D 변환회로(51), D/A 변환회로(52)의 변환시험을 행하는 기능을 구비하고 잇기 때문에, 이 변환시험은 BOST 장치(30)에서 실행할 수 있다. 그 결과, 테스트 회로기판(11)과 BOST 장치(30) 사이의 아날로그 측정계 라인을 단축할 수 있고, 노이즈에 의한 측정오차의 발생을 충분히 작게 억제하여, 고정밀도의 시험을 실현할 수 있으며, 아울러 테스트 회로기판(11)과 그 근방의 BOST 장치(30) 사이의 신호의 교환에 근거하여, 보다 고속도로 시험을 행할 수 있다. BOST 장치(30)와 시험기(20) 사이에서는, 아날로그 측정계 라인을 없앨 수 있어, 시험 정밀도의 향상을 도모할 수 있다. 또한, BOST 장치(30) 상에서, 필요한 변환시험을 종료하고, 시험기(20)에는 그 결과를 송신하기 때문에, 변환 데이터를 시험기(20)로 송신하는 것에 비해, 시험속도의 향상을 도모할 수 있다.
실시예 1에 있어서, DUT(1)의 A/D 변환회로(51), D/A 변환회로(52)의 변환시험 기능이 BOST 장치(30)에 배치되기 때문에, 시험기(20)에는 그것을 위한 큰 기능을 부가할 필요가 없고, 이 때문에 시험기(20)의 고가격화를 방지하여, 종래의 저속의 테스터를 유용하는 것도 가능해진다. 이때, 특별한 측정기능을 갖는 시험기(20)를 제작하는 경우, 테스터의 하드웨어 구성에 의한 기능확장에 대해 제약이 있고, 또한 테스터 원래의 개조를 동시에 발생하기 때문에, 개발비용이 높아질 우려가 있다. 실시예 1에 따르면, 일반적인 테스터에 표준적으로 장착되어 있는 테스트 패턴 발생기, 핀 일렉트로닉스를 이용하기 때문에, 각종 테스터 사양, 제약에 영향을 받지 않고 BOST 장치의 구성, 제어가 가능하여, 각종 테스터에의 적용이 가능해진다.
다음에, 실시예 1의 BOST 장치(30)의 기판구성에 관해, 도 3a, 도 3b, 도 3c, 도 4 및 도 5를 사용하여 더욱 상세히 설명한다. 도 3a는 실시예 1의 BOST 장치(30)의 기판 구성의 전개도이고, 도 3b는 그것의 측면도, 도 3c는 앵글 타입 커넥터의 구성도이다. 도 4는 실시예 1의 BOST 장치(30)의 기판 조립 측면도, 도 5는 그것의 조립 외관을 나타낸 사시도이다.
먼저, 기판 구성의 개념을 설명한다. 회로기판(31, 32, 33)은, 도 3a에 나타낸 것과 같이, 적어도 종길이의 직사각형의 기판으로, 그것의 상단부에는, 기판의 두께 방향으로 접속하기 위한 스트레이트 타입 커넥터 CN2, CN3가 표면과 이면에 설치되고, 또한 그것의 하단부에는, 기판의 주표면과 평행방향으로 접속하기 위한 앵글 타입 커넥터 CN1이 설치된다. 앵글 타입 커넥터 CN1은, 도 3c에 나타낸 것과 같이, 신호핀(80)이 중간에서 직각으로 절곡되어, 기판의 주면과 평행하게 된 플러그인 커넥터이다. 스트레이트 타입 커넥터 CN2, CN3는, 신호핀(80)이 기판과 수직한 통상의 플러그 인 커넥터이다. 인터페이스 기판 34의 상면에는, 각 회로기판(31, 32, 33)의 앵글 타입 커넥터 CNl이 수직으로 삽입되는 3개의 스트레이트 타입 커넥터 CN4, CN5, CN6가 설치되고, 그것의 하면에는 인터페이스 기판 35와의 접속용의 스트레이트 타입 커넥터 CN7, CN8, CN9가 배치되어 있다. 인터페이스 기판 35의 상면에는, 인터페이스 기판 34와의 접속용의 스트레이트 타입 커넥터 CN10, CN11, CN12가 설치된다. 인터페이스 기판 35와, 테스트 회로기판 11의 접속에는, (a) 케이블에 의한 고정 배선 접속, (b) 커넥터에 의한 상호접속, 및 (c) 커넥터를 개재한 케이블 접속 중의 어느 하나가 사용된다. (a)는 탈착 불가능하지만, (b) (c)는 탈착가능하다.
도 4는, 각 회로기판(31, 32, 33), 인터페이스 기판(34, 35)을 조립한 상태를 나타낸 측면도이다. 회로기판(31, 32, 33)은, 상단부의 커넥터 CN2, CN3를 서로 끼운 상태로 결합되고, 그것의 하단부의 커넥터 CN1를, 인터페이스 기판 34의 커넥터 CN4, CN5, CN6에 끼워 넣어 조립된다. 회로기판(31, 32, 33)의 상호간에는, 스페이서(81)가 배치된다. 인터페이스 기판 34는, 커넥터 CN7, CN8, CN9를 인터페이스 기판 35의 커넥터 CN10, CN11, CN12에 끼워 넣어 조립된다. 인터페이스 기판 34, 35의 상호간에는, 지주 또는 스페이서(82)가 배치된다. 인터페이스 기판 35는, 테스트 회로기판(11) 위에, 스페이서(83)를 거쳐 설치되고, 도 4의 예에서는, 고정 배선접속(84)에 의해 테스트 회로기판(11)에 기계적으로 고정되는 동시에, 전기적으로도 접속된다.
도 5에 나타낸 것과 같이, 직사각형의 회로기판(31, 32, 33)은 서로 평행하도록 중첩되고, 원형의 인터페이스 기판(34, 35) 내부의 인터페이스 기판 34에 결합된다. 인터페이스 기판 35는, 테스트 회로기판(11) 위에 부착되어, 전기접속된다. 인터페이스 기판(34, 35)은, 포고 링(13)의 내부공간에 배치되고, 회로기판(31, 32, 33)은 이들 인터페이스 기판(34, 35)으로부터 수직으로 세워져, 어태치먼트 보드(14)의 내부공간을 통해, 테스트 베드부(25)의 스코프 구멍(26)의 내부공간으로 연장된다. 이때, 인터페이스 기판(34, 35)을 원형기판으로 구성한 것은, 시판되고 있는 테스터의 BOST 탑재공간이 원형의 것이 많기 때문이지만, 원형에 한하지 않고, 정사각형, 직사각형 등 다른 형상의 기판으로 하는 것도 물론 가능하다.
이와 같이, BOST 장치(30)를, 필요한 BOST 기능에 따라서, 모듈화하여 5매의 회로기판(31∼35)에 의해 분할구성함으로써, BOST 장치(30)의 소형화를 도모할 수 있고, 테스트 회로기판(11)과 테스트 베드부(25) 사이의 공간을 효과적으로 활용하며, 거기에 조립하는 것이 가능하게 된다. 아울러, 이 BOST 장치(30)의 모듈화에 의해, BOST 장치(30)의 기능확충, 장치구성 변경에 대한 플렉시빌리티(유연성)가 향상된다. 예를 들면, 회로기판 31, 32 및 인터페이스 기판 35를 표준기판으로 하여, 회로기판 33 및 인터페이스 기판 34를 측정대상에 따라서 교환, 변경하는 등, 표준기판의 리사이클(recycle)성을 향상시켜, 저가격화를 도모할 수 있다.
실시예 2
도 6은 본 발명에 따른 반도체 집적회로의 시험장치의 실시예 2의 DUT 부분을 나타낸 측면도이다. 본 실시예 2에서는, 테스트 베드부(25)가 실시예 1과 상하를 반대로 하여 배치되어 있고, 이 테스트 베드부(25) 위에, 테스트 회로기판(11)이 배치되어 있다. 이 테스트 회로기판(11)은 본 실시예 1에서는, DUT 보드로서, 그것의 상면 중앙에는, DUT 소켓(15)이 부착되어 있고, 반도체 집적회로의 반송장치(핸들러)(16)에 의해 반송된 몰드형 IC가 DUT(1)로서, 소켓(15)에 삽입된다. 본 실시예 2는, 소위 반도체 집적회로의 후공정에서 사용되는 시험장치로서, 몰드하여, 완성된 형태의 반도체 집적회로, 즉 몰드수지로 밀봉되고, 이 몰드수지로부터 복수의 단자를 도출한 몰드형 IC가 시험된다.
본 실시예 2에서는, BOST 장치(30)는 실시예 1과 동일하게 구성되지만, 실시예 1과는 상하를 반대로 하고, 테스트 회로기판(11)으로부터 고정배선 접속(84)에 의해 수직 하강하는 형태로, 테스트 회로기판(110의 아래에 맞붙여진다. 구체적으로는, 원형의 인터페이스 기판 35가 제일 위에 위치하고, 그 아래에 그것과 평행하게 원형의 인터페이스 기판 34가 배치되며, 이 인터페이스 기판 34의 아래에, 그것과 수직하게, 인터페이스 기판 34로부터 수직 하강하는 형태로, 직사각형의 회로기판(31, 32, 33)이 서로 평행하게 배치된다. 인터페이스 기판(34, 35)은, 테스트 베드부(25)의 스코프 구멍(26)의 상부에, 테스트 회로기판(11)과 평행하게 배치되고, 회로기판(31, 32, 33)도, 이 스코프 구멍(26)의 내부공간에 배치되어, 실시예 1과 마찬가지로, 공간의 효율적 이용을 도모할 수 있다.
실시예 3
도 7은 본 실시예 3에 있어서의 BOST 장치(30A)의 기판구성의 전개도로서, 도 7a는 정면도, 도면 7b는 회로기판(31∼33)의 측면도, 도 7c는 앵글 타입의 커넥터 CN1의 구성도이다. 도 8은 본 실시예 3의 BOST 장치(30A)의 구체적인 구성을 나타낸 측면도이다. 본 실시예 3에 있어서의 BOST 장치(30A)도, 도 1, 도 6의 시험장치에 조립되어 사용된다.
본 실시예 3의 BOST 장치(30A)는, 인터페이스 기판 35를 생략한 4장의 회로기판(31∼34)으로 구성된다. 인터페이스 기판 35가 생략되어 있는 점을 제외하고, 그 이외의 구성은 도 3, 도 4와 동일하며, 동일한 부분은 동일한 부호로 나타낸다. 이 BOST 장치(30A)에서는, 인터페이스 기판(34)이, 회로기판(31, 32, 33) 사이의 상호접속 기능을 갖는 이외에, 아울러 BOST 장치(30A)와 테스트 회로기판(11), 시험기(20), 테스트 베드부(25)와의 상호접속 기능을 갖도록 구성된다. 이때, 도 3, 도 4에 나타낸 인터페이스 기판 35에는, BOST 전원(71)이 탑재되어 있었지만, 이 BOST 장치(30A)에서는, 이 BOST 전원(71)은, 테스트 회로기판(11) 또는 회로기판(33)에 탑재된다. 인터페이스 기판(34)의 하면의 커넥터 CN7, CN8, CN9은, 테스트 회로기판(11)의 상면에 설치된 스트레이트 타입 커넥터 CN13, CN14, CN15에 플러그 인 형태로 끼워 넣어진다.
실시예 3에서는, 회로기판수가 4매로 되어, 실시예 1의 BOST 장치(30)에 비해, 보다 적은 회로기판수로, 보다 소형의 BOST 장치(30A)를 구성할 수 있다.
실시예 4
도 9는 본 실시예 4에 있어서의 BOST 장치(30B)의 기판구성의 전개도로서, 도 9a는 정면도, 도 9b는 회로기판(31∼33)의 측면도, 도 9c는 앵글 타입의 커넥터 CN1의 구성도이다. 도 10은 본 실시예 3의 BOST 장치(30B)의 구체적인 구성을 나타낸 측면도이다. 본 실시예 4의 BOST 장치(30B)도, 도 1, 도 6의 시험장치에 조립된다.
본 실시예 4의 BOST 장치(30B)는, 인터페이스 기판(34, 35)을 생략한 3매의 회로기판(31∼33)으로 구성된다. 인터페이스 기판(34, 35)이 생략되어 있는 점을 제외하고, 그 이외의 구성은 도 3, 도 4와 동일하며, 동일한 부분은 동일한 부호로 표시한다. 이 BOST 장치(30B)에서는, 테스트 회로기판(11)이, 회로기판(31, 32, 33) 사이의 상호접속 기능을 갖는 이외에, 아울러 BOST 장치(30B)와 시험기(20), 테스트 베드부(25)와의 상호접속 기능도 갖도록 구성된다. 이때, 도 3, 도 4에 나타낸 인터페이스 기판(35)에는, BOST 전원(71)이 탑재되어 있지만, 이 BOST 장치(30)에서는, 이 BOST 전원(71)은, 테스트 회로기판(11) 또는 회로기판(33)에 탑재된다. 또한 인터페이스 기판 35에 탑재되어 있던 릴레이 회로 RY는, 테스트 회로기판(11) 또는 회로기판 31에 탑재된다. 회로기판(3l)에서는, D/A 변환회로(61), A/D 변환회로(62)와 함께, 이 릴레이가 탑재되게 된다. 3매의 각 회로기판(31, 32, 33)의 하단부의 앵글 타입 커넥터 CN1은, 테스트 회로기판(11)의 상면에 설치된 스트레이트 타입 커넥터 CN13, CN14, CN15에 플러그인 형태로, 회로기판(31, 32, 33)의 주표면과 평행한 방향으로, 테스트 회로기판(11)에 수직하게 끼워 넣어진다.
본 실시예 4에서는, 회로기판부가 3매가 되어, 실시예 1의 BOST 장치(30)에 비해, 보다 적은 회로기판수로, 보다 소형의 BOST 장치(30B)를 구성할 수 있다.
실시예 5
본 실시예 5는, 3매의 회로기판(31, 32, 33)을, 테스트 회로기판(11)과 평행한 공통의 평면 상에, 나란하게 배치한 BOST 장치(30C)를 사용한 것이다. 도 11a는 이 BOST 장치(30C)의 기판구성을 나타낸 측면도이고, 도 11b는 그것의 정면도, 도 11c는, 본 실시예 5에서 사용되는 스트레이트 타입의 커넥터를 나타낸 것이다. 본 실시예 5의 BOST 장치(30C)도, 도 1, 도 6의 시험장치에 조립되어 사용된다.
본 실시예 5에서는, 직사각형의 인터페이스 기판(34, 35)이 사용되고, 이들 인터페이스 기판(34, 35)은, 테스트 회로기판(11)에 평행하게, 서로 간격을 두고 겹치도록 하여, 테스트 회로기판(11) 상에 배치된다. 인터페이스 기판(35)은, 테스트 회로기판(11)의 바로 위에 배치되고, 고정배선 접속(84)에 의해 테스트 회로기판(11)에 기계적으로 고정되며, 아울러 전기적으로 접속된다. 인터페이스 기판 34는, 인터페이스 기판 35의 위에 지주 또는 스페이서(82)를 거쳐 배치된다. 3매의 직사각형의 회로기판(31, 32, 33)은,, 인터페이스 기판(34) 위에, 나란하게 배치된다. 이들 회로기판(31, 32, 33)은, 테스트 회로기판(11)과 평행한 공통의 평면 상에 배치된다.
회로기판(31∼33), 인터페이스 기판(34, 35)에 탑재되는 기능, 회로부품은 상기한 실시예 1에서 설명한 것과 동일하다.
각 회로기판(31, 32, 33)의 우측단부의 하면에는, 커넥터 CN1이 각각 배치되고, 그것의 좌측단부의 하면에는, 각각 커넥터 CN2가 배치되며, 좌측단부의 상면에는 커넥터 CN3가 배치된다. 인터페이스 기판 34의 상면에는, 3개의 커넥터 CN4와, 3개의 커넥터 CN5가 각각 배치되고, 이 커넥터 CN4, CN5에는, 각 회로기판(31, 32, 33)의 커넥터 CN1와 커넥터 CN2가 끼워 넣어진다. 인터페이스 기판(34)의 하면에는, 커넥터 CN6, CN7가 설치되어, 이 커넥터 CN6, CN7는, 인터페이스 기판35의 상면의 커넥터 CN8, CN9에 끼워 넣어진다. 본 실시예 5에서 사용되는 모든 커넥터는, 도 11c에 나타낸 스트레이트 타입의 커넥터이다.
본 실시예 5의 BOST 장치(30C)는, 회로기판(31∼33)의 나란한 배치가 가능하며, 더구나 그것의 수직방향의 탑재치수에 제약이 있는 것 같은 경우에, 특히 적합하다.
실시예 6
본 실시예 6은, 실시예 5의 BOST 장치(30C)에 있어서, 실시예 3과 동일하게 인터페이스 기판(35)을 삭제한 BOST 장치(30D)를 사용하는 것으로, 이 BOST 장치(30D)의 기판 구성의 측면도를 도 12에 나타내었다. 이 BOST 장치(30D)도, 도 1, 도 6의 시험장치에 조립되어 사용된다.
인터페이스 기판 35가 생략되었기 때문에, 인터페이스 기판(34)의 하면의 커넥터 CN6, CN7가, 테스트 회로기판(11)의 상면에 설치된 스트레이트 커넥터 CN10, CN11에 끼워 넣어진다. 인터페이스 기판(34)은, 회로기판(31∼33) 사이의 상호접속 기능에 덧붙여, BOST 장치(30D)와 테스트 회로기판(11) 및 그것에 접속되는 테스트 베드부(25), 시험기(20) 사이의 상호접속 기능을 갖고, 또한 릴레이 회로 RY를 탑재한다. 이때, 인터페이스 기판 35에 탑재되어 있던 BOST 전원(71)은, 테스트 회로기판(11) 또는 회로기판 33에 탑재된다.
본 실시예 6은 실시예 5에 비해, 회로기판수를 4매로 감소할 수 있어, 보다 소형의 BOST 장치(30D)를 실현할 수 있다.
실시예 7
본 실시예 7은, 실시예 5의 BOST 장치(30C)에 있어서, 실시예 4와 마찬가지로 인터페이스 기판(34, 35)을 삭제한 BOST 장치(30E)를 사용하는 것으로, 이 BOST 장치(30E)의 기판구성의 측면도를 도 13에 나타낸 것이다. 이 BOST 장치(30E)도, 도 1, 도 6의 시험장치에 조립되어 사용된다.
인터페이스 기판(34, 35)이 생략되었기 때문에, 각 회로기판(31, 32, 33)의 하면의 커넥터 CN1, CN2가, 테스트 회로기판(11)의 상면에 설치된 커넥터 CNl0, CN11에 끼워 넣어진다. 테스트 회로기판(11)의 상면에는, 적어도, 각 회로기판(31, 32, 33)의 커넥터 CN1이 끼워 넣어지는 3개의 커넥터 CNl0과, 각 회로기판(31, 32, 33)의 커넥터 CN2가 끼워 넣어지는 3개의 커넥터 CN11이 배치된다. 테스트 회로기판(11)은, 회로기판(31∼33) 사이의 상호접속 기능에 덧붙여, BOST 장치(30E)와 테스트 회로기판(11) 및 그것에 접속되는 테스트 베드부(25), 시험기(20) 사이의 상호접속 기능을 갖는다. 이때, 인터페이스 기판(35)에 탑재되어 있던 BOST 전원(71)은, 테스트 회로기판(11) 또는 회로기판 33에 탑재되고, 또한 인터페이스 기판 34에 탑재되어 있던 릴레이 회로 RY는, 테스트 회로기판(11) 또는 회로기판 31에 탑재된다.
본 실시예 7은 실시예 5에 비해, 회로기판수를 3매로 감소할 수 있어, 보다 소형의 BOST 장치(30E)를 실현할 수 있다.
실시예 8
본 실시예 8은, 3매의 회로기판(31, 32, 33)을, 테스트 회로기판(11)과 평행하게, 서로 간격을 두어 겹친 구성의 BOST 장치(30F)를 사용하는 것이다. 도 14a는 이 BOST 장치(30F)의 기판구성을 나타낸 측면도이고, 도 14b는 그것의 정면도, 도 14c는 본 실시예 8에서 사용되는 스트레이트 타입의 커넥터를 나타낸 것이다. 이 BOST 장치(30F)도, 도 1, 도 6의 시험장치에 조립되어 사용된다.
본 실시예 8에서는, 직사각형의 인터페이스 기판(34, 35)이 사용되고, 이들 인터페이스 기판(34, 35)은 테스트 회로기판(11)과 평행하게, 서로 간격을 두어 겹치도록 하여 테스트 회로기판(11) 상에 배치된다. 인터페이스 기판 35는, 테스트 회로기판(11)의 바로 위에 배치되고, 고정배선 접속(84)에 의해 테스트 회로기판(11)에 기계적으로 고정되며, 아울러 전기적으로 접속된다. 인터페이스 기판 34는, 인터페이스 기판 35 위에 지주 또는 스페이서(82)를 거쳐 배치된다. 3매의 회로기판(31, 32, 33)은, 인터페이스 기판(34) 위에, 서로 평행하게 간격을 두어 배치된다. 인터페이스 기판(34)의 바로 위에는, 회로기판 32가 배치되고, 이 회로기판 32의 위에는 회로기판 33이, 더구나 이 회로기판 33의 위에는 회로기판 31이 배치된다. 이들 회로기판(31∼33), 인터페이스 기판(34, 35)에 탑재되는 기능, 회로부품은, 상기한 실시예 1에서 설명한 것과 거의 같지만, 회로기판(31, 32, 33) 사이의 상호기속 기능은, 그들 사이에 배치되는 커넥터에 주어지기 때문에, 인터페이스 기판 34에서는 이 회로기판(31, 32, 33) 사이의 상호접속 기능은 생략된다.
각 회로기판(31, 32, 33)의 우측단부의 하면에는, 커넥터 CN1이 각각 배치되고, 그것의 상면에는, 커넥터 CN4가 배치된다. 각 회로기판(31, 32, 33)의 좌측단부의 하면에는, 각각 커넥터 CN2가 배치되고, 그것의 상면에는 커넥터 CN3가 배치된다. 회로기판 31의 커넥터 CNl, CN2는, 화로기판 33의 커넥터 CN4, CN3에 각각 끼워넣어지고, 회로기판 33의 커넥터 CN1, CN2는, 회로기판 32의 커넥터 CN4, CN3에 각각 끼워 넣어진다. 회로기판 32의 커넥터 CN1, CN2는, 인터페이스 기판 34의 상면에 설치된 커넥터 CN5, CN6에 각각 끼워 넣어지고, 인터페이스 기판 34의 하면이 설치된 커넥터 CN7, CN8이, 인터페이스 기판 35의 상면에 설치된 커넥터 CN9, CN10에 각각 끼워넣어진다. 모든 커넥터는, 도 14c에 나타낸 스트레이트 타입의 커넥터이다.
본 실시예 8의 BOST 장치(30F)는 회로기판(31∼33)의 중첩 배치가 가능하고, 더구나 그것의 수직방향의 탑재 치수에 제약이 있는 것 같은 경우에, 특히 바람직하다.
실시예 9
본 실시예 9는, 실시예 8의 BOST 장치(30F)에 있어서, 실시예 3, 6과 마찬가지로 인터페이스 기판 35를 삭제한 BOST 장치(30G)를 사용하는 것으로, 이 BOST 장치(30G)의 기판구성의 측면도를 도 15에 나타내었다.
인터페이스 기판 35가 생략되었기 때문에, 인터페이스 기판(34)의 하면의 커넥터 CN7, CN8가, 테스트 회로기판(11)의 상면에 설치된 스트레이트 타입 커넥터CN11, CN12에 끼워 넣어진다. 인터페이스 기판(34)은, 회로기판(31∼33) 사이의 상호접속 기능에 덧붙여, BOST 장치(30G)와 테스트 회로기판(11) 및 그것에 접속된 테스트 베드부(25), 시험기(20) 사이의 상호접속 기능을 갖고, 또한 릴레이 회로 RY를 탑재한다. 이때, 인터페이스 기판 35에 탑재되어 있던 BOST 전원(71)은, 테스트 회로기판(11) 또는 회로기판 33에 탑재된다.
본 실시예 9는 실시예 8에 비해, 회로기판수를 4매로 감소할 수 있어, 보다 소형의 BOST 장치(30G)를 실현할 수 있다.
실시예 10
본 실시예 10은, 실시예 8의 BOST 장치(30F)에 있어서, 실시예 4, 7과 마찬가지로 인터페이스 기판(34, 35)을 삭제한 BOST 장치(30H)를 사용하는 것으로, 이 BOST 장치(30H)의 기판 구성의 측면도를 도 16에 나타내었다. 이 BOST 장치(30H)도, 도 1, 도 16의 시험장치에 조립되어 사용된다.
인터페이스 기판(34, 35)이 생략되었기 때문에, 가장 아래의 회로기판 32의 하면의 커넥터 CN1, CN2가 테스트 회로기판(11)의 상면에 설치된 커넥터 CN11, CN12에 끼워 넣어진다. 테스트 회로기판(11)은, BOST 장치(30H)와 테스트 회로기판(11) 및 그것에 접속되는 테스트 베드부(25), 시험기(20) 사이의 상호접속 기능을 갖는다. 이때, 인터페이스 기판 35에 탑재되어 있던 BOST 전원(71)은, 테스트 회로기판(11) 또는 회로기판 33에 탑재되고, 또한 인터페이스 기판 34에 탑재되어 있던 릴레이회로 RY는, 테스트 회로기판(11) 또는 회로기판(31)에 탑재된다.
본 실시예 10은 실시예 8에 비해, 회로기판수를 3매로 감소할 수 있어, 보다 소형의 BOST 장치(30H)를 실현할 수 있다.
실시예 11
본 실시예 11은, 실시예 1 내지 10에 나타낸 시험장치 또는 BOST 장치 30 내지 30H를 사용하여, DUT(1)의 A/D 변환회로(51) 및 D/A 변환회로(52)를 시험하는 시험방법이다. 이 시험방법에 따르면, A/D 변환회로와 D/A 변환회로를 포함한 믹스드·시그널 타입의 DUT(1)의 시험을, 고정밀도로, 고속으로 행할 수 있고, 아울러 BOST 장치를 복수의 회로기판으로 분할하여 구성한 것에 의해, 더욱 공간 절약을 도모하면서, 효율적인 시험을 행할 수 있다.
이상과 같이 본 발명에 따른 반도체 집적회로의 시험장치는, 테스트 회로기판의 근방에 배치된 테스트 보조장치에, 데이터 회로, 시험용 D/A 변환회로, 시험용 A/D 변환회로, 측정 데이터 메모리 및 DSP 해석부를 설치하고, 이 테스트 보조장치에 의해, 피시험 반도체 집적회로의 A/D 변환회로 및 D/A 변환회로의 시험을 행하도록 하며, 아울러 이 테스트 보조장치를 복수의 회로기판으로 나누어 설치하여 구성하였기 때문에, A/D 변환회로와 D/A 변환회로를 포함한 믹스드·시그널 타입의 반도체 집적회로의 시험을 고정밀도이면서도 고속으로 행할 수 있고, 아울러 시험장치의 저가격화를 도모할 수 있으며, 또한 테스트 보조장치를 보다 작은 공간에 조립할 수 있어, 공간 절약화를 도모할 수 있다.
또한, 적어도 시험용 D/A 변환회로와 시험용 A/D 변환회로를 탑재한 제 1 회로기판과, 적어도 측정 데이터 메모리를 탑재한 제 2 회로기판과, 적어도 해석부를 선재 한 제 3 회로기판을 사용하는 것에서는, 고정밀도, 고속의 시험을 행할 수 있는 동시에, 저가격화를 도모할 수 있으며, 아울러 테스트 보조장치를 적어도 3개의 회로기판에 나누어 설치하기 때문에, 테스트 보조장치를 작은 공간에 조립할 수 있어, 공간 절약화를 도모할 수 있다.
또한, 제 2 회로기판이 데이터 회로도 탑재하는 것과, 제 1, 제 2, 제 3 회로기판이 서로 평행하게, 더구나 테스트 회로기판에 대해 거의 수직하게 배치되는 것에서는, 테스트 보조장치를 소형화할 수 있고, 또한 인터페이스 기판을 설치하는 것과, 제 1, 제 2 인터페이스 기판을 설치하는 것에서는, 인터페이스 기능을 확실히 행할 수 있으며, 더구나 제 1, 제 2, 제 3 회로기판의 적어도 일부를 테스트 베드부의 스코프 구멍에 배치하는 것에서는, 스코프 구멍의 내부공간에 효과적으로 테스트 보조장치의 회로기판을 배치할 수 있는 효과가 있다.
또한, 테스트 회로기판에 몰드형 IC을 장착하는 소켓을 설치한 것에서는, 몰드된 반도체 집적회로의 시험을 실시할 수 있고, 또한 테스트 회로기판에 복수의 프로브침을 설치한 것에서는, 웨이퍼 내부의 반도체 집적회로의 시험을 실시할 수 있다.
또한, 제 1, 제 2, 제 3 회로기판이 테스트 회로기판과 거의 평행한 공통의 평면에 나란하게 배치된 것에서는, 테스트 보조장치의 높이를 작게 하여, 높이가 제약된 공간에도 테스트 보조장치를 조립할 수 있고, 또한 인터페이스 기판을 결합하는 것과, 제 1, 제 2 인터페이스 기판을 결합하는 것에서는, 인터페이스 기능을 확실하게 행할 수 있다.
또한, 제 1, 제 2, 제 3 회로기판이 테스트 회로기판과 거의 평행하게, 더구나 서로 간격을 두어 겹치도록 배치된 것에서는, 테스트 보조장치의 높이를 작게 하여, 높이가 제약된 공간에도 테스트 보조장치를 조립할 수 있고, 또한 인터페이스 기판을 결합하는 것과, 제 1, 제 2 인터페이스 기판을 결합하는 것에서는, 인터페이스 기능을 확실히 행할 수 있다.
또한, 인터페이스 기판에 릴레이 회로를 설치한 것, 제 1 인터페이스 기판에 테스트 보조장치의 전원부를 설치하고, 제 2 인터페이스 기판에 릴레이 회로를 설치한 것에서는, 테스트 보조장치를 보다 소형화할 수 있다.
또한, 본 발명에 따른 반도체 집적회로의 시험방법에서는, 테스트 회로기판의 근방에 배치된 테스트 보조장치에, 데이터 회로, 시험용 D/A 변환회로, 시험용 A/D 변환회로, 측정 데이터 메모리 및 DSP 해석부를 설치하고, 이 테스트 보조장치에 의해, 피시험 반도체 집적회로의 A/D 변환회로 및 D/A 변환회로의 시험을 행하도록 하고, 아울러 이 테스트 보조장치를 복수의 회로기판으로 나누어 설치하여 시험을 행하기 때문에, A/D 변환회로와 D/A 변환회로를 포함한 믹스드·시그날 타입의 반도체 집적회로의 시험을 보다 저가격의 시험장치를 사용하여, 고정밀도이면서도 고속으로 행할 수 있고, 또한 테스트 보조장치의 소형화에 의해, 공간 절약화를 도모하면서, 효과적으로 시험을 행할 수 있다.
또한, 반도체 집적회로의 시험방법에 있어서, 적어도 시험용 D/A 변환회로와 시험용 A/D 변환회로를 탑재한 제 1 회로기판과, 적어도 측정 데이터 메모리를 탑재한 제 2 회로기판과, 적어도 해석부를 탑재한 제 3 회로기판을 사용한 것에서는, 보다 저가격의 시험장치로, 고정밀도, 고속의 시험을 행할 수 있는 동시에, 아울러 테스트 보조장치를 적어도 3개의 회로기판으로 나누어 설치하기 때문에, 테스트 보조장치의 소형화에 의해, 공간 절약화를 도모하면서, 효과적으로 시험을 행할 수 있다.
또한, 반도체 집적회로의 시험방법에 있어서, 제 1, 제 2, 제 3 회로기판이 서로 거의 평행하게, 더구나 테스트 회로기판에 대해 거의 수직하게 배치되어 시험이 행해지는 방법에서는, 테스트 보조장치의 폭을 작게 하고, 테스트 베드부의 스코프 구멍 등의 폭이 제약된 공간에도 테스트 보조장치를 조립하여, 공간 절약화를 도모하면서 시험을 행할 수 있고, 또한 인터페이스 기판을 결합한 테스트 보조장치, 또한 제 1, 제 2 인터페이스 기판을 결합한 테스트 보조장치를 사용하여 시험을 행하는 방법에서는, 더욱 인터페이스 기능을 확실하게 행하면서 시험을 행할 수 있으며, 또한 제 1, 제 2, 제 3 회로기판의 적어도 일부가 테스트 베드부의 스코프 구멍에 배치되어 시험이 행해지는 방법에서는, 테스트 베드부 내부의 제약된 공간을 효과적으로 이용하면서, 효율적인 시험을 행할 수 있다.
또한, 몰드 IC를 장착한 소켓을 구비한 테스트 회로기판을 사용하는 방법에서는, 몰드타입의 반도체 집적회로의 A/D 변환회로, D/A 변환회로의 시험을 용이하게 행할 수 있고, 또한 복수의 프로브침을 구비한 테스트 회로기판을 사용하는 방법에서는, 웨이퍼 내부의 반도체 집적회로의 시험을 실시할 수 있다.
도 1은 본 발명에 따른 반도체 집적회로의 시험장치의 실시예 1을 나타낸 도면으로, 도 1a는 측면도, 도 1b는 평면도.
도 2는 실시예 1의 전기회로도.
도 3은 실시예 1의 테스트 보조장치의 기판 구성 전개도로서, 도 3a는 정면도, 도 3b는 측면도, 도 3c는 앵글 타입 커넥터의 구성도.
도 4는 실시예 1의 테스트 보조장치의 측면도.
도 5는 실시예 1의 테스트 보조장치의 외관 사시도.
도 6은 본 발명에 따른 반도체 집적회로의 시험장치의 실시예 2를 나타낸 측면도.
도 7은 본 발명에 따른 반도체 집적회로의 시험장치의 실시예 3에 사용되는 테스트 보조장치의 기판 구성 전개도로서, 도 7a는 정면도, 도 7b는 측면도, 도 7c는 앵글 타입 커넥터의 구성도.
도 8은 실시예 8에 사용되는 테스트 보조장치의 측면도.
도 9는 본 발명에 따른 반도체무적회로의 시험장치의 실시예 4에 사용되는 테스트 보조장치의 기판 구성 전개도로서, 도 9a는 정면도, 도 9b는 측면도, 도 9c는 앵글 타입 커넥터의 구성도.
도 10은 실시예 4에 사용되는 테스트 보조장치의 측면도.
도 11은 본 발명에 따른 반도체 집적회로의 시험장치의 실시예 5에 사용되는 테스트 보조장치를 도시한 도면으로, 도 11a는 측면도, 도 11b는 정면도, 도 11c는 스트레이트 타입 커넥터의 구성도.
도 12는 본 발명에 따른 반도체 집적회로의 시험장치의 실시예 6에 사용되는 테스트 보조장치를 나타낸 측면도.
도 13은 본 발명에 따른 반도체 집적회로의 시험장치의 실시예 7에 사용되는 테스트 보조장치를 나타낸 측면도.
도 14는 본 발명에 따른 반도체 집적회로의 시험장치의 실시예 8에 사용되는 테스트 보조장치를 나타낸 도면으로, 도 14a는 측면도, 도 14는 정면도, 도 14c는 스트레이트 타입 커넥터의 구성도.
도 15는 본 발명에 따른 반도체 집적회로의 시험장치의 실시예 9에 사용되는 테스트 보조장치를 나타낸 측면도.
도 16은 본 발명에 따른 반도체 집적회로의 시험장치의 실시예 10에 사용되는 테스트 보조장치를 나타낸 측면도.
* 도면의 주요부분에 대한 부호의 설명 *
l: 피시험 반도체 집적회로(DUT) 2: 반도체 웨이퍼
3: 몰드형 반도체 집적회로 10: 프로빙장치
11: 테스트 회로기판 15: IC 소켓
16: IC 반송장치 20: 시험기
25: 테스트 헤드부 26: 스코프 구멍
30, 30A, 30B, 30C, 30D, 30E, 30F, 30G, 30H: 테스트 보조장치(BOST 장치)
31: 제 1 회로기판 32: 제 2 회로기판
33: 제 3 회로기판 34: 제 1 인터페이스 기판
35: 제 2 인터페이스 기판 51: A/D 변환회로
52: D/A 변환회로 61: 시험용 D/A 변환회로
62: 시험용 A/D 변환회로 63: 데이터 회로
66: 측정 데이터 메모리 69: 해석부

Claims (2)

  1. 아날로그 신호를 디지털 신호로 변환하는 A/D 변환회로와 디지털 신호를 아날로그 신호로 변환하는 D/A 변환회로를 포함하는 피시험 반도체 집적회로와 신호의 교환을 행하도록 구성된 테스트 회로기판, 이 테스트 회로기판의 근방에 배치되고, 이것에 접속된 테스트 보조장치, 및 상기 테스트 보조장치에 접속된 시험기를 구비하고, 상기 테스트 보조장치는, 디지털 시험신호를 발생하여 상기 피시험 반도체 집적회로의 D/A 변환회로에 공급하는 데이터 회로와, 이 데이터 회로로부터의 디지털 시험신호를 아날로그 시험신호로 변환하여 상기 피시험 반도체 집적회로의 A/D 변환회로에 공급하는 시험용 D/A 변환회로와, 상기 피시험 반도체 집적회로의 D/A 변환회로의 아날로그 시험출력을 디지털 시험출력으로 변환하는 시험용 A/D 변환회로와, 상기 피시험 반도체 집적회로의 A/D 변환회로로부터의 디지털 시험출력과 상기 시험용 A/D 변환회로의 디지털 시험출력을 기억하는 측정 데이터 메모리와, 상기 측정 데이터 메모리에 기억된 상기 각 디지털 시험출력을 해석하는 해석부를 갖고, 이들 데이터 회로, 시험용 D/A 변환회로, 시험용 A/D 변환회로, 측정 데이터 메모리, 및 해석부가 복수의 회로기판에 나누어 설치되어 구성되며, 상기 시험기로부터의 지시에 근거하여 상기 디지털 시험신호와 상기 아날로그 시험신호를 포함하는 시험신호를 피시험 반도체 집적회로에 제공하고, 상기 측정 데이터 메모리에 기억된 각 디지털 시험출력을 상기 해석부에 의해 해석한 해석결과를 상기 시험기에 제공하는 것을 특징으로 하는 반도체 집적회로의 시험장치.
  2. 아날로그 신호를 디지털 신호로 변환하는 A/D 변환회로와 디지털 신호를 아날로그 신호로 변환하는 D/A 변환회로를 포함한 피시험 반도체 집적회로와 신호의 교환을 행하도록 구성된 테스트 회로기판, 이 테스트 회로기판의 근방에 배치되고, 그것에 접속된 테스트 보조장치, 및 상기 테스트 보조장치에 접속된 시험기를 구비하고, 상기 테스트 보조장치는, 디지털 시험신호를 발생하여 상기 피시험 반도체 집적회로의 D/A 변환회로에 공급하는 데이터 회로와, 이 데이터 회로로부터의 디지털 시험신호를 아날로그 시험신호로 변환하여 상기 피시험 반도체 집적회로의 A/D 변환회로에 공급하는 시험용 D/A 변환회로와, 상기 피시험 반도체 집적회로의 D/A 변환회로의 아날로그 시험출력을 디지털 시험출력으로 변환하는 시험용 A/D 변환회로와, 상기 피시험 반도체 집적회로의 A/D 변환회로로부터의 디지털 시험출력과 상기 시험용 A/D 변환회로의 디지털 시험출력을 기억하는 측정 데이터 메모리와, 상기 측정 데이터 메모리에 기억된 상기 각 디지털 시험출력을 해석하는 해석부와, 적어도 상기 시험용 D/A 변환회로와 상기 시험용 A/D 변환회로를 탑재한 제 l 회로기판과, 적어도 상기 측정 데이터 메모리를 탑재한 제 2 회로기판과, 적어도 상기 해석부를 탑재한 제 3 회로기판을 갖고 구성되어 있으며, 상기 시험기로부터의 지시에 근거하여 상기 디지털 시험신호와 상기 아날로그 시험신호를 포함한 시험신호를 피시험 반도체 집적회로에 제공하고, 상기 측정 데이터 메모리에 기억된 각 디지털 시험출력을 상기 해석부에 의해 해석한 해석결과를, 상기 시험기에 제공하는 것을 특징으로 하는 반도체 집적회로의 시험장치.
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