CN104467809B - 奇偶数据选择器组成的六边沿触发器 - Google Patents
奇偶数据选择器组成的六边沿触发器 Download PDFInfo
- Publication number
- CN104467809B CN104467809B CN201410648047.9A CN201410648047A CN104467809B CN 104467809 B CN104467809 B CN 104467809B CN 201410648047 A CN201410648047 A CN 201410648047A CN 104467809 B CN104467809 B CN 104467809B
- Authority
- CN
- China
- Prior art keywords
- input
- value
- circuit
- odd
- qoemux
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
Abstract
本发明创造了一种SIXETFF电路单元，该电路单元主要由新型的QOEMUX模块组成，该QOEMUX模块由第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管和第七PMOS管组成；该SIXETFF电路单元的优点是在保证功能正确的前提下，与现有电路相比少用了20个MOS管，降低了电路复杂度；且分析表明，其关键路径比现有电路的缩短了一半，且电路单元的各条输入输出路径的长度相同，避免了现有电路中各条输入输出路径长度不均的问题，提高了电路性能。
Description
技术领域
本发明涉及一种由数据选择器构成的基于四值时钟的CMOS四值六边沿触发器SIXETFF(Six-Edge-Triggered Flip-Flop)。
背景技术
由于四值时钟在一个时钟周期中有六个跳变沿，比传统二值时钟的跳变沿多得多，所以基于四值时钟的四值六边沿触发器有着功耗低等特点。从现有技术看，文献[1]提出的基于四值时钟的六边沿触发器是第一款对四值时钟的六次跳变都敏感的触发器。该触发器利用文献[1]中基于四值选择控制信号的四选一数据选择器(MUX)来实现对四值时钟的六次跳变都敏感的功能。从四选一MUX的CMOS电路图上可以看出，该四选一MUX有四个分别标为0、1、2和3的数据输入端，一个选择控制端和一个数据输出端。在该MUX的四条从输入端到输出端的通路路径中，有两条输入输出路径是由一个传输门构成，另外两条输入输出路径是由两个串联的传输门构成。因此，它的关键路径(最长的路径)为2个传输门。由于这四条输入输出路径的长度不一，会造成六边沿触发器的数据输出路径的长度不均。这会给六边沿触发器的工作稳定性带来问题。还有，对文献[1]中的六边沿触发器电路结构进行分析后发现，三个四选一MUX的数据输入端0和2总是并联在一起；而数据输入端1和3也总是并联在一起。这样会使得这四个数据输入端中的两个成为冗余输入端。因此，在文献[1]提出的基于四值时钟的四值六边沿触发器电路结构中存在着多余数据输入端的问题，这将增加电路不必要的复杂性，会造成电子元器件浪费的问题。
参考文献：
[1]Lang，Y.-F.，Shen，J.-Z..A general structure of all-edges-triggeredflip-flop based on multivalued clock，International Journal of Electronics，2013，100，(12)，pp.1637-1645.
[2]Wu，X.，Prosser，F..Design of ternary CMOS circuits based ontransmission function theory，International Journal of Electronics，1988，65，(5)，pp.891-905
[3]Prosser，F.，Wu，X.，Chen，X.CMOS Ternary Flip-Flops&TheirApplications.IEE Proceedings on Computer&Digital Techniques，1988，135，(5)，pp.266-272
发明内容
针对上述文献[1]中的四值六边沿触发器的工作稳定性和多余数据输入端等问题，本发明的任务就是在保证四值六边沿触发器功能不变的前提下，使新发明的四值六边沿触发器的输入输出路径长度均一，电路工作性能稳定，降低电路的复杂度和MOS管使用量。
本发明采取的技术方案是：先设计一种适用于六边沿触发器的新型奇偶数据选择器QOEMUX；然后用它来设计新型的四值六边沿触发器SIXETFF。
所述的新型奇偶数据选择器QOEMUX应包含如下技术特征：
(1)有一个接四值选择控制信号的输入端QCLK，四值选择控制信号的取值为0、1、2和3；
(2)有两个数据输入端：偶输入端De和奇输入端Do；
(3)有一个数据输出端Y；
(4)当四值选择控制信号QCLK＝0或2时，该奇偶数据选择器QOEMUX选通偶输入端De而关闭奇输入端Do；当四值选择控制信号QCLK取1或3时，选通奇输入端Do而关闭偶输入端De；
(5)为实现(4)，本发明先把输入的四值选择控制信号QCLK进行转换，转换后的输出结果记为A。具体地说，把四值选择控制信号QCLK输入的电平逻辑值0和2转换为3输出，而把QCLK输入的电平逻辑值1和3转换为0输出；然后，用转换后输出的3去控制奇偶数据选择器QOEMUX选通偶输入端De而关闭奇输入端Do，用转换后输出的0去控制奇偶数据选择器QOEMUX选通奇输入端Do而关闭偶输入端De。
根据(4)的功能要求和文献[2，3]中的传输电压开关理论，创造出基于四值选择控制信号QCLK的奇偶数据选择器QOEMUX。
在文献[1]提出的基于四值时钟的六边沿触发器的电路结构中，用发明的奇偶数据选择器QOEMUX去替换其中的四选一数据选择器MUX，这样便得新型的基于四值时钟的四值六边沿触发器SIXETFF电路单元。该四值六边沿触发器SIXETFF消除了多余的数据输入端，降低了电路的复杂度，与文献[1]中的四值六边沿触发器相比，节省了20个MOS管。而且由于新型的奇偶数据选择器QOEMUX的两个数据输入端对应的输入输出路径都仅为一个CMOS传输门，所以其输入输出的关键路径比原来的四选一数据选择器MUX的缩短了一半。相应地，新发明的四值六边沿触发器SIXETFF从输入到输出的关键路径也将大幅缩短，且其输入输出路径的长度具有均一性的优点。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细说明。
图1是基于四值选择控制信号QCLK的奇偶数据选择器QOEMUX的CMOS线路图。
图2是基于四值选择控制信号QCLK的奇偶数据选择器QOEMUX的符号。
图3是采用新型的奇偶数据选择器QOEMUX的四值六边沿触发器SIXETFF的电路图。
图4是图3所示电路中四值时钟QCLK、四值输入信号D和四值输出信号Q的电压瞬态波形图。
具体实施方式
根据上述本发明内容中提到的新型奇偶数据选择器QOEMUX技术特征的第(4)点和传输电压开关理论，可写出四值时钟QCLK的转换输出结果A的函数：
A＝3*(QCLK0.5+1.5QCLK·QCLK2.5)#0*(2.5QCLK+0.5QCLK·QCLK1.5). (1)
根据式(1)和传输电压开关理论，用MOS管可发明出如图1所示的基于四值选择控制信号QCLK的奇偶数据选择器QOEMUX。图1中B点的输出值是A点的值之反，即当A＝3时，B＝0；而当A＝0时，B＝3。该奇偶数据选择器QOEMUX的工作原理为：当QCLK＝0或2时，图1中的结点A输出3，结点B输出0，这样就选通偶输入端De而关闭奇输入端Do；当QCLK＝1或3时，图1中的结点A输出0，结点B输出3，这样就选通奇输入端Do而关闭偶输入端De。由图1所示的电路可以看出，奇、偶两个数据输入端Do和De到输出端Y的通路都是由一个传输门构成，因此该数据选择器QOEMUX的两个输入输出的通路路径长度相同。这样，可消除由路径长度不一带来的触发器性能不稳定的问题。而且，该数据选择器QOEMUX从输入到输出的关键路径为1个传输门，比文献[1]中四选一数据选择器MUX的输入输出关键路径减少了一半。
在文献[1]提出的基于四值时钟的四值六边沿触发器的电路结构中，用新型的奇偶数据选择器QOEMUX去替换其中的四选一数据选择器MUX，这样便得新型的基于四值时钟的四值六边沿触发器SIXETFF电路单元，其电路结构如图3所示。由于图3中的M1和M2两个奇偶数据选择器QOEMUX带有反馈，所以奇偶数据选择器M1和M2分别构成了锁存器1和锁存器2。该新型四值六边沿触发器SIXETFF的工作原理为：①当四值时钟QCLK从奇数值(1或3)跳到偶数值(0或2)时，锁存器1从输入状态转换为存储状态，其存储值是锁存器1在输入状态时最后输入的数据D，即跳变前瞬间的D值，该存储值作为触发器状态由标记为S的奇偶数据选择器QOEMUX在QCLK＝0或2控制下选通输出；与此同时，锁存器2从存储状态转换为输入状态，其输出值被QOEMUX S屏蔽。因此，触发器受四值时钟QCLK的1→0、1→2和3→2跳变的触发，在三次跳变处都会更新状态。②当QCLK从偶数值(0或2)跳到奇数值(1或3)时，锁存器1和锁存器2互换工作过程，QOEMUX S在QCLK＝1或3的作用下选通锁存器2的输出而屏蔽锁存器1的输出。在四值时钟QCLK的0→1、2→1和2→3三次时钟跳变处触发器也都会更新状态。由此可见，在四值时钟QCLK一个周期的六次跳变处，本发明的四值六边沿触发器SIXETFF跟现有技术的四值六边沿触发器一样都会进行状态转移。由于发明的四值六边沿触发器SIXETFF所用的三个QOEMUX的选择控制信号都是同一个四值时钟QCLK，所以三个QOEMUX可共用一个四值时钟处理模块，该模块为图1中虚线框内的电路。这样，算上图3中两个四值整形器的24个MOS管，发明的四值六边沿触发器SIXETFF要用46个MOS管，而现有的四值六边沿触发器要用66个MOS管，因此，本发明的SIXETFF电路单元节省了20个MOS管的使用量。另外，在发明的SIXETFF电路中也不存在多余数据输入端的问题，因而本发明降低了电路的复杂度。
为验证发明的四值六边沿触发器SIXETFF，下面用HSPICE软件对它进行模拟。模拟时采用180nm的CMOS工艺参数，输出负载为30fF。发明的四值六边沿触发器SIXETFF模拟所得的电压瞬态波形如图4所示，其中QCLK、D和Q分别为四值时钟、四值输入信号和四值六边沿触发器SIXETFF的四值输出信号。图4的模拟结果表明，本发明设计的基于四值时钟的四值六边沿触发器SIXETFF电路单元具有正确的逻辑功能。
发明的四值六边沿触发器SIXETFF电路单元不仅具有正确的逻辑功能，而且跟现有技术相比，少用了20个MOS管，降低了电路的复杂度。另外，发明的四值六边沿触发器SIXETFF还提高了电路单元的性能，具体表现为输入输出的关键路径比原来的缩短了一半，而且SIXETFF电路单元的两条输入输出路径的长度相同，避免了现有电路输入输出路径长度不均的问题，这将提高SIXETFF电路单元技术参数的均一性和稳定性。
Claims (1)
1.一种基于四值时钟的四值六边沿触发器SIXETFF电路单元，该电路单元由一种基于四值选择控制信号的奇偶数据选择器QOEMUX和整形器构成，所述奇偶数据选择器QOEMUX具有一个接四值选择控制信号的输入端QCLK、两个数据输入端：奇输入端Do和偶输入端De以及一个数据输出端Y；所述奇偶数据选择器QOEMUX的CMOS电路包括14个MOS管：4个阈0.5的NMOS管N2、N3、N6和N7，2个阈1.5的NMOS管N1和N5，1个阈2.5的NMOS管N4，4个阈-0.5的PMOS管P2、P3、P6和P7，2个阈-1.5的PMOS管P1和P5以及1个阈-2.5的PMOS管P4；
所述奇偶数据选择器QOEMUX的特征在于：所述MOS管P1、P2、P4、N1、N2和N4的栅极与电路输入端QCLK相接，MOS管P1、P2、P4和P5的源极与电平逻辑值3的电压源相接，N1、N2、N4和N5的源极与电源地相接，P1和N1的漏极与P3和N3的栅极相接，P2的漏极与P3的源极相接，N2的漏极与N3的源极相接，P3、P4、N3、N4的漏极与P5、P6、N5和N7的栅极相接于接点A，P5、N5的漏极与N6和P7的栅极相接于接点B，P6和N6的源极相接作为电路的奇输入端Do，P7和N7的源极相接作为电路的偶输入端De，P6、N6、P7和N7的漏极相接作为电路的数据输出端Y；其功能特征是当四值选择控制信号QCLK的电平逻辑值为偶数值：0或2时，奇偶数据选择器QOEMUX选通偶输入端De而关闭奇输入端Do；当四值选择控制信号QCLK的电平逻辑值为奇数值：1或3时，奇偶数据选择器QOEMUX选通奇输入端Do而关闭偶输入端De。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410648047.9A CN104467809B (zh) | 2014-11-14 | 2014-11-14 | 奇偶数据选择器组成的六边沿触发器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410648047.9A CN104467809B (zh) | 2014-11-14 | 2014-11-14 | 奇偶数据选择器组成的六边沿触发器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104467809A CN104467809A (zh) | 2015-03-25 |
| CN104467809B true CN104467809B (zh) | 2017-08-01 |
Family
ID=52913284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410648047.9A Expired - Fee Related CN104467809B (zh) | 2014-11-14 | 2014-11-14 | 奇偶数据选择器组成的六边沿触发器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104467809B (zh) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104038184A (zh) * | 2013-07-03 | 2014-09-10 | 浙江工商大学 | 一种基于cmos工艺的qetff电路单元 |
-
2014
- 2014-11-14 CN CN201410648047.9A patent/CN104467809B/zh not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104038184A (zh) * | 2013-07-03 | 2014-09-10 | 浙江工商大学 | 一种基于cmos工艺的qetff电路单元 |
Non-Patent Citations (3)
| Title |
|---|
| A general structure of all-edges-triggered flip-flop based on multivalued clock;Lang,Y F;《International Journal of Electronics》;20131231;正文第3小节，图3 * |
| 多值低功耗双边沿触发器的简化设计;郎燕峰;《杭州电子科技大学学报》;20101031;第30卷(第5期);全文 * |
| 新型电流型CMOS四值边沿触发器设计;杭国强，应时彦;《浙江大学学报（工学版）》;20091130;第43卷(第11期);全文 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104467809A (zh) | 2015-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Alioto et al. | Analysis and comparison in the energy-delay-area domain of nanometer CMOS flip-flops: Part I—Methodology and design strategies | |
| CN103546125B (zh) | 一种多选一无毛刺时钟切换电路 | |
| Moreira et al. | Impact of C-elements in asynchronous circuits | |
| Prakash et al. | Achieveing reduced area by multi-bit flip flop design | |
| Rauchenecker et al. | Exploiting reversible logic design for implementing adiabatic circuits | |
| US20140266365A1 (en) | Latency/area/power flip-flops for high-speed cpu applications | |
| Kumar et al. | Design of 2T XOR gate based full adder using GDI technique | |
| CN102799211A (zh) | 内部时钟门控装置 | |
| CN104467809B (zh) | 奇偶数据选择器组成的六边沿触发器 | |
| CN108347244B (zh) | 用于fpga的多模式por电路 | |
| Lee et al. | Low power null convention logic circuit design based on DCVSL | |
| KR102535664B1 (ko) | 플립플롭을 위한 장치 | |
| CN104038184B (zh) | 一种基于cmos工艺的qetff电路单元 | |
| Moreira et al. | A new CMOS topology for low-voltage null convention logic gates design | |
| Soni et al. | Optimized design and performance analysis of Johnson counter using 45 nm technology | |
| Gupta et al. | Low Power Design of SRFlipFlop Using 45nm Technology | |
| Sudheer et al. | Design and implementation of embedded logic flip-flop for low power applications | |
| Arunya et al. | Design Of 3 bit synchronous Counter using DLDFF | |
| Juneja et al. | High-performance and low-power clock branch sharing pseudo-nmos level converting flip-flop | |
| Wang et al. | Low Power Explicit-Pulsed Single-Phase-Clocking Dual-edge-triggering Pulsed Latch Using Transmission Gate | |
| Muthukumar et al. | Low-power and area-efficient 9-transistor double-edge triggered flip-flop | |
| Singh et al. | Design & analysis of modified conditional data mapping flip-flop to ultra low power and high-speed applications | |
| Sharma et al. | True Single Phase Clocking Flip-Flop Design using Multi Threshold CMOS Technique | |
| Otadoy et al. | Analysis and Comparison of Novel Clock Gating Cell Topologies in 65nm CMOS Process Technology | |
| CN104617920B (zh) | 由两种dff构成的qc生成器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20170801 Termination date: 20181114 |