CN114519322A - 双向管脚三模冗余电路、方法及fpga芯片 - Google Patents

双向管脚三模冗余电路、方法及fpga芯片 Download PDF

Info

Publication number
CN114519322A
CN114519322A CN202111376033.2A CN202111376033A CN114519322A CN 114519322 A CN114519322 A CN 114519322A CN 202111376033 A CN202111376033 A CN 202111376033A CN 114519322 A CN114519322 A CN 114519322A
Authority
CN
China
Prior art keywords
minority
tri
voter
output
pin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111376033.2A
Other languages
English (en)
Inventor
罗杨
蔡刚
黄志洪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ehiway Microelectronic Science And Technology Suzhou Co ltd
Original Assignee
Ehiway Microelectronic Science And Technology Suzhou Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ehiway Microelectronic Science And Technology Suzhou Co ltd filed Critical Ehiway Microelectronic Science And Technology Suzhou Co ltd
Priority to CN202111376033.2A priority Critical patent/CN114519322A/zh
Publication of CN114519322A publication Critical patent/CN114519322A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)

Abstract

本发明涉及一种双向管脚三模冗余电路、方法及FPGA芯片，其中，三模冗余电路，包括：三组并列设置的双向管脚判断电路，所述双向管脚判断电路包括：一少数表决器和一三态门，所述少数表决器的输出端与所述三态门的控制端相连接，所述少数表决器具有一控制输入端和三个运算输入端，所述控制输入端用于输入控制信号，所述三态门的输入端与其中一运算输入端相连接，且该所述运算输入端用于作为数据输入端输入运算数据，各所述少数表决器的运算输入端一一对应相互连接，各所述三态门的输出端相互连接后按照输出判断信号。本发明实现了使用最小的资源代价完成双向管脚的三模冗余设计，解决了商业通用设计方案中无法对双向管脚进行Triple‑VotedType处理的问题。

Description

双向管脚三模冗余电路、方法及FPGA芯片
技术领域
本发明涉及数据集成电路技术领域，特别涉及一种双向管脚三模冗余电路、方法及FPGA芯片。
背景技术
现场可编程门阵列(Field Programmable Gate Array，FPGA)是一种通用的逻辑电路，与CPU、DSP并称为三大通用信号处理器件，具有灵活性高、并行性高、开发风险低的优点，已广泛的应用于工业控制、航空航天、通信、汽车电子、数据中心、智能处理等领域，并且占据着越来越多的市场份额。作为一种可编程器件，FPGA包括可编程逻辑模块（Reconfigurable Logic Module，RLM）、可编程互连资源（Reconfigurable Routing，RR）、可编程输入输出模块（Reconfiguable IO module）、嵌入式IP（块存储器、DSP等）等模块。
在太空轨道等复杂高辐射环境中，因辐射而诱发的单粒子效应（SEE）会对FPGA芯片造成严重影响，并带来功能中断或紊乱，为整体电路系统的稳定性带了严重的隐患。SEE可通过多种方式表现出来，其中单粒子翻转（Single Even Upsets，SEU）、单粒子瞬变效应（Single Even Transient，SET）大部分情况下并不会对FPGA芯片造成物理损坏，但需要一种加固方案来减轻这些潜在影响，三模冗余（Triple Modular Redundancy，TMR）技术是目前采取的一种有效解决上述问题的方法。
该TMR技术具体是指：三个模块同时执行相同的操作，以多数相同的输出作为表决系统的正确输出，通常称为三取二；三个模块中只要不同时出现两个相同的错误，就能掩蔽掉故障模块的错误，保证系统正确的输出；由于三个模块是互相独立的，两个模块同时出现错误是极小概率事件，故可以大大提高系统的可靠性。
TMR通过修改综合后网表，在网表中复制冗余逻辑并增加表决器逻辑，可以借助开发自动化工具来自动实现网表级的读写操作，用户无需参与TMR设计的复杂过程。
三模冗余包含对内部逻辑的冗余设计和管脚的冗余设计，对于一般的内部逻辑模块，有三种不同的三模方式，如图1-3所示，分别为标准模式StandardType、会聚模式ConvergeType、别触摸模式Don’tTouchType，这三种模式自由组合，构成了整个电路的三模实现方式。对于管脚的三模冗余设计，会有更多的变化，FPGA的管脚分为输入管脚（input）、输出管脚（output）和双向管脚（inout），输入管脚的三模冗余模式与内部逻辑相同，输出管脚除包含以上三种基础设计模式（其中StandardType改称为Triplicated, UnvotedType）外，如图4和图5所示，还包含了Triple-VotedType和Double-VotedType，其中Double-VotedType是Triple-VotedType的简化版。
Triple-Voted模式在每个输出管脚的备份上新增了一个三态门，三态门的控制信号OE来自于少数表决器的输出，少数表决器的LUT值为BDBD，其真值表如图6所示，其中A端为输出管脚的datain端，也是三态门的输入端。
对于双向管脚的Triple-Voted模式，由于在IO模块的原始设计中已经使用了三态门，因此无法通过添加新的少数表决器和新的三态门来实现TMR设计。
发明内容
为解决上述技术问题，本发明提供了一种双向管脚三模冗余电路、方法及FPGA芯片，具有可采用最小资源完成双向管脚的三模冗余设计的优点。
为达到上述目的，本发明的技术方案如下：
一种双向管脚三模冗余电路，包括：三组并列设置的双向管脚判断电路，所述双向管脚判断电路包括：一少数表决器和一三态门，所述少数表决器的输出端与所述三态门的控制端相连接，所述少数表决器具有一控制输入端和三个运算输入端，所述控制输入端用于输入控制信号，所述三态门的输入端与其中一运算输入端相连接，且该所述运算输入端用于作为数据输入端输入运算数据，各所述少数表决器的运算输入端一一对应相互连接，各所述三态门的输出端相互连接后按照输出判断信号。
作为本发明的一种优选方案，所述控制输入端的控制信号由双向管脚的OE信号确定。
作为本发明的一种优选方案，所述少数表决器的运算逻辑为一三输入表决器的输出和所述控制信号进行与运算。
另一方面，为解决上述技术问题，本发明还提供一种双向管脚三模冗余方法，包括：通过设置三组并列设置的双向管脚判断电路进行信号判断，其中所述双向管脚判断电路包括：一少数表决器和一三态门，所述少数表决器的输出端与所述三态门的控制端相连接，所述少数表决器具有一控制输入端和三个运算输入端，所述控制输入端用于输入控制信号，所述三态门的输入端与其中一运算输入端相连接，且该所述运算输入端用于作为数据输入端输入运算数据，各所述少数表决器的运算输入端一一对应相互连接，各所述三态门的输出端相互连接后按照输出判断信号。
作为本发明的一种优选方案，所述控制输入端的控制信号由双向管脚的OE信号确定。
作为本发明的一种优选方案，所述少数表决器的运算逻辑为一三输入表决器的输出和所述控制信号进行与运算。
另一方面，为解决上述技术问题，本发明还提供一种FPGA芯片，包括上述任一技术方案所述的三模冗余电路。
综上所述，本发明具有如下有益效果：
本发明实施例通过提供一种双向管脚三模冗余电路、方法及FPGA芯片，实现了使用最小的资源代价完成双向管脚的三模冗余设计，解决了商业通用设计方案中无法对双向管脚进行Triple-VotedType处理的问题，同时还保留了单向输入管脚的三模冗余设计和单向输出管脚的三模冗余设计的优点；经验证，该三模冗余设计当双向管脚用作输入时，与单向输入管脚的StandardType完全相同，当双向管脚用作输出时，与单向输出管脚的Triple-VotedType完全相同。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为背景技术中StandardType的原理图。
图2为背景技术中ConvergeType的原理图。
图3为背景技术中Don’tTouchType的原理图。
图4为背景技术中Triple-VotedType的原理图。
图5为背景技术中Double-VotedType的原理图。
图6为背景技术中在Triple-Voted模式下的真值表。
图7为本发明实施例一的电路原理图。
图8为本发明实施例一的真值表。
图中数字和字母所表示的相应部件名称：
101、少数表决器；102、三态门。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
一种双向管脚三模冗余电路，如图7所示，包括：三组并列设置的双向管脚判断电路，双向管脚判断电路包括：一少数表决器101和一三态门102，少数表决器101的输出端与三态门102的控制端相连接，少数表决器101具有一控制输入端和三个运算输入端，控制输入端用于输入控制信号，三态门102的输入端与其中一运算输入端相连接，且该运算输入端用于作为数据输入端输入运算数据，各少数表决器101的运算输入端一一对应相互连接，各三态门102的输出端相互连接后按照输出判断信号。
其中，控制输入端的控制信号由双向管脚的OE信号确定，OE（Output Enable，输出使能端）信号通常为高电平或者低电平信号，少数表决器101的运算逻辑为一三输入表决器的输出和控制信号进行与运算，该三输入表决器为现有的三输入少数表决器101，少数表决器的LUT值为BD00，其真值表如图8所示。
本发明实现了使用最小的资源代价完成双向管脚的三模冗余设计，解决了商业通用设计方案中无法对双向管脚进行Triple-Voted Type处理的问题，同时还保留了单向输入管脚的三模冗余设计和单向输出管脚的三模冗余设计的优点；经验证，该三模冗余设计当双向管脚用作输入时，与单向输入管脚的Standard Type完全相同，当双向管脚用作输出时，与单向输出管脚的Triple-Voted Type完全相同。
实施例二
一种双向管脚三模冗余方法，包括：通过设置三组并列设置的双向管脚判断电路进行信号判断，其中双向管脚判断电路包括：一少数表决器101和一三态门102，少数表决器101的输出端与三态门102的控制端相连接，少数表决器101具有一控制输入端和三个运算输入端，控制输入端用于输入控制信号，三态门102的输入端与其中一运算输入端相连接，且该运算输入端用于作为数据输入端输入运算数据，各少数表决器101的运算输入端一一对应相互连接，各三态门102的输出端相互连接后按照输出判断信号。
其中，控制输入端的控制信号由双向管脚的OE信号确定，少数表决器101的运算逻辑为一三输入表决器的输出和控制信号进行与运算。
实施例三
一种FPGA芯片，包括实施例一所述的三模冗余电路。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种双向管脚三模冗余电路，其特征在于，包括：三组并列设置的双向管脚判断电路，所述双向管脚判断电路包括：一少数表决器和一三态门，所述少数表决器的输出端与所述三态门的控制端相连接，所述少数表决器具有一控制输入端和三个运算输入端，所述控制输入端用于输入控制信号，所述三态门的输入端与其中一运算输入端相连接，且该所述运算输入端用于作为数据输入端输入运算数据，各所述少数表决器的运算输入端一一对应相互连接，各所述三态门的输出端相互连接后按照输出判断信号。
2.根据权利要求1所述的双向管脚三模冗余电路，其特征在于，所述控制输入端的控制信号由双向管脚的OE信号确定。
3.根据权利要求2所述的双向管脚三模冗余电路，其特征在于，所述少数表决器的运算逻辑为一三输入表决器的输出和所述控制信号进行与运算。
4.一种双向管脚三模冗余方法，其特征在于，包括：通过设置三组并列设置的双向管脚判断电路进行信号判断，其中所述双向管脚判断电路包括：一少数表决器和一三态门，所述少数表决器的输出端与所述三态门的控制端相连接，所述少数表决器具有一控制输入端和三个运算输入端，所述控制输入端用于输入控制信号，所述三态门的输入端与其中一运算输入端相连接，且该所述运算输入端用于作为数据输入端输入运算数据，各所述少数表决器的运算输入端一一对应相互连接，各所述三态门的输出端相互连接后按照输出判断信号。
5.根据权利要求4所述的双向管脚三模冗余方法，其特征在于，所述控制输入端的控制信号由双向管脚的OE信号确定。
6.根据权利要求5所述的双向管脚三模冗余方法，其特征在于，所述少数表决器的运算逻辑为一三输入表决器的输出和所述控制信号进行与运算。
7.一种FPGA芯片，其特征在于，包括如权利要求1-3中任一项所述的三模冗余电路。
CN202111376033.2A 2021-11-19 2021-11-19 双向管脚三模冗余电路、方法及fpga芯片 Pending CN114519322A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111376033.2A CN114519322A (zh) 2021-11-19 2021-11-19 双向管脚三模冗余电路、方法及fpga芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111376033.2A CN114519322A (zh) 2021-11-19 2021-11-19 双向管脚三模冗余电路、方法及fpga芯片

Publications (1)

Publication Number Publication Date
CN114519322A true CN114519322A (zh) 2022-05-20

Family

ID=81596240

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111376033.2A Pending CN114519322A (zh) 2021-11-19 2021-11-19 双向管脚三模冗余电路、方法及fpga芯片

Country Status (1)

Country Link
CN (1) CN114519322A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7036059B1 (en) * 2001-02-14 2006-04-25 Xilinx, Inc. Techniques for mitigating, detecting and correcting single event upset effects in systems using SRAM-based field programmable gate arrays
CN101251816A (zh) * 2008-03-13 2008-08-27 中国科学院计算技术研究所 一种用于可编程器件的冗余系统及其冗余实现方法
CN101615211A (zh) * 2009-08-04 2009-12-30 复旦大学 商用现场可编程器件用于辐照环境下三模冗余抗辐照方法
US7859292B1 (en) * 2009-07-14 2010-12-28 United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Methods and circuitry for reconfigurable SEU/SET tolerance

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7036059B1 (en) * 2001-02-14 2006-04-25 Xilinx, Inc. Techniques for mitigating, detecting and correcting single event upset effects in systems using SRAM-based field programmable gate arrays
CN101251816A (zh) * 2008-03-13 2008-08-27 中国科学院计算技术研究所 一种用于可编程器件的冗余系统及其冗余实现方法
US7859292B1 (en) * 2009-07-14 2010-12-28 United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Methods and circuitry for reconfigurable SEU/SET tolerance
CN101615211A (zh) * 2009-08-04 2009-12-30 复旦大学 商用现场可编程器件用于辐照环境下三模冗余抗辐照方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
刘丽娜 等: "三模冗余技术在FPGA领域的应用", 《微处理机》, 31 October 2011 (2011-10-31), pages 15 - 17 *

Similar Documents

Publication Publication Date Title
Jha et al. Design and synthesis of self-checking VLSI circuits
Sami et al. Reconfigurable architectures for VLSI processing arrays
Tamir et al. Design and application of self-testing comparators implemented with MOS PLA's
Peercy et al. Fault tolerant VLSI systems
Grecu et al. NoC interconnect yield improvement using crosspoint redundancy
Almukhaizim et al. Concurrent error detection methods for asynchronous burst-mode machines
CN114519322A (zh) 双向管脚三模冗余电路、方法及fpga芯片
EP4254194A1 (en) Method and circuit for performing error detection on a clock gated register signal
US6516449B2 (en) Methodology to create integrated circuit designs by replication maintaining isomorphic input output and fault behavior
Niknahad et al. A study on fine granular fault tolerance methodologies for FPGAs
CN111914504B (zh) 一种应用电路的三模冗余方法及装置
CN114065686A (zh) 参数化单元电路建立方法、标准单元电路替换方法及装置
CN113886158A (zh) 一种自动化的fpga故障注入测试系统以及方法
CN106301352B (zh) 一种基于与门、或门与选择器的抗辐射容错电路设计方法
Salewski et al. Fault handling in FPGAs and microcontrollers in safety-critical embedded applications: A comparative survey
Hayek et al. Design and implementation of an FPGA-based 1oo4-architecture for safety-related system-on-chips
Peng et al. Fault tolerant asynchronous adder through dynamic self-reconfiguration
CN114020669A (zh) 一种基于cpld的i2c链路系统及服务器
CN108631772B (zh) 一种三模冗余电路结构
US8881082B2 (en) FEC decoder dynamic power optimization
Lázaro et al. AXI Lite Redundant On-Chip Bus Interconnect for High Reliability Systems
US7861197B2 (en) Method of verifying design of logic circuit
CN114004183A (zh) 一种fpga电路的加固方法及装置
Nithya et al. Very large scale integrated solution for stuck at faults in synchronous sequential circuits
US5058143A (en) Digital communications systems

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination