JPH05173802A - 割込み制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 主制御部に対し複数の従属部からの割込み要
求を、時分割使用した１本の割込み要求信号バスで行
う。 【構成】 マイクロプロセッサ等により構成される主制
御部100に、割込みを要求する複数の従属部120，130，1
90を持つプロセッサ制御システムにおいて、主制御部10
0と各従属部120，130，190は１本の割込み要求信号バス
105で結合され、主制御部100からタイミング信号106，1
07，108によって、各従属部は時分割で付与された番号
とこのタイミング信号に従い、各々に指定されたタイミ
ングで割込み要求出力を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサ等
により構成される主制御部と、その主制御部にそのプロ
グラム処理の流れの変更を非同期に発生する割込み要求
を出力する複数の従属部を持つプロセッサ制御システム
で、複数の従属部からの割込み要求を主制御部におい
て、割込み要求元を正確に認識するための、割込み制御
回路の構成に関する。

【０００２】

【従来の技術】図４は、従来の複数の従属部より主制御
部に対して割込みを要求する回路例である。図において
200は主制御部、220，230〜290は従属部、221，231〜29
1は割込み要求信号線、222，232〜292は割込み入力ポー
トである。

【０００３】主制御部200はマイクロプロセッサ等によ
り構成され、例えば、従属部220，230〜290からの割込
み要求をそれぞれの割込み要求信号線221，231〜291と
割込み入力ポート222，232〜292を経て受信する。従属
部220，230〜290は、それぞれの従属部の状態により主
制御部200のプログラムの流れを変化させる必要が生じ
た場合、それぞれ、割込み要求信号線221，231〜291を
状態変化させ、主制御部200にその旨を通知する。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
ような従来の割込み制御回路の構成では、各従属部から
の割込み要求信号が、非同期に発生するので時間的に重
なる場合があり、主制御部200と各従属部間220，230〜2
90の割込み要求信号線221，231〜291で接続する必要が
ある。したがって主制御部200に各割込み要求信号線22
1，231〜291毎に割込み入力ポート222，232〜292を設け
る必要があった。このため、従属部が増加すると、接続
線数、及び、割込み入力ポート数が従属部の数に比例し
て増加するという問題があった。

【０００５】本発明は、このような従来の間題を解決す
るため、主制御部に対し複数の従属部からの割込み要求
を、時分割使用した１本の割込み要求信号バスで行うこ
とを目的とする。

【０００６】

【課題を解決するための手段】本発明は、マイクロプロ
セッサ等により構成される主制御部と、該主制御部にそ
のプログラム処理の流れの変更を要求する割込み要求信
号を出力する複数の従属部を持つプロセッサ制御システ
ムに於いて、前記主制御部は、タイミング信号を生成す
るタイミング信号生成手段と、該タイミング信号と前記
複数の従属部から発生した割込み要求信号とを受信する
割込み要求信号受信手段とを備え、該割込み要求信号受
信手段に割込み要求信号を出力する１本の割込み要求信
号バスを設け、複数の前記従属部の各々は、当該従属部
に付与されたタイミング設定信号と前記タイミング信号
との一致を比較する比較手段と、該一致を検出した場合
に従属部からの割込み要求信号を出力する割込み要求信
号出力手段を備え、該割込み要求信号出力手段からの割
込み要求信号線を前記割込み要求信号バスに並列に接続
してなることを特徴とする。

【０００７】

【作用】本発明によれば、従属部の数にかかわらず、１
本の割込み要求信号バスと小数のタイミング信号線のみ
で、割込み要求制御が可能なため、割込み要求の伝達に
必要な信号線数を削除でき、時分割タイミング数の許す
範囲内ならば、信号線，主制御プロセッサの割込み受付
ポートの追加なしに従属部の追加が可能である。

【０００８】

【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。

【０００９】図１は本発明の一実施例における割込み制
御回路の主要部の構成を示すものである。図１におい
て、100は主制御部、101は主制御部プロセッサ、102は
タイミング生成回路、103は割込み要求信号受信回路、1
04は４次割込み要求信号、105は割込み要求信号バス、1
06，107，108はタイミング信号、109はクロック信号、1
10はデータバス、111はゲート信号、112は割込み受付確
認信号、120，130〜190は従属部、121は従属部制御部、
122は比較回路、123は出力ゲート回路、124，125，126
はタイミング設定信号、127は１次割込み要求信号、128
は割込み要求制御信号である。

【００１０】上記、主制御部100は、その制御を司る主
制御部プロセッサ101と、クロック信号109により、各従
属部の割込み要求信号出力タイミングを規定する３ビッ
トのタイミング信号106，107，108を生成するタイミン
グ生成回路102と、前記タイミング信号、及び、割込み
要求信号バス105から、割込み要求元を特定する割込み
要求信号受信回路103より構成される。

【００１１】従属部120は主制御部100への割込みが必要
な場合、割込み要求信号を出力するように構成されてい
る。即ち、従属部制御部121は１次割込み要求信号127を
出力する。割込み要求制御信号128は、主制御部100の内
部タイミング生成回路102からのタイミング信号106，10
7，108と、従属部に予め付与されているタイミング設定
信号124，125，126とが一致した場合に、比較回路122に
より生成される。１次割込み要求信号127は出力ゲート
回路123で割込み要求制御信号128によりホールドされて
出力タイミングを制御され、割込み要求信号バス105へ
出力される。

【００１２】又、他の従属部130〜190も、従属部120と
同様の内部構成を採る。

【００１３】本発明は３ビットのタイミングの時分割を
用いた場合であり、図２にタイミング関係を示す。図２
において、301は各従属部に付与された割込み要求出力
時間、421，422〜428は従属部タイミング信号、431〜43
8は２次割込み要求信号である。

【００１４】以下従属部120を中心として、その動作を
説明する。各従属部では、当該従属部に予め付与されて
いるタイミング設定信号124，125，126と主制御部100か
らの時分割のタイミング信号106，107，108をビット毎
にそれぞれ比較回路122(従属部130〜190の比較回路13
2，192…図略)で比較し、全ビットが一致した時間を自
タイミングとして識別し、割込み要求制御信号128を有
効状態とし、不一致の時間では、該割込み要求制御信号
128は非有効状態とする。出力ゲート回路123は、トライ
ステートゲートにより構成されており、比較回路122か
らの割込み要求制御信号128が有効状態でスルー状態に
なり、従属部制御部121からの１次割込み要求信号127を
割込み要求信号バス105に出力し、前記割込み要求制御
信号128が非有効状態の時は、ハイインピーダンス出力
状態にする。各従属部制御部が出力する１次割込み要求
信号は、該従属部の出力ゲート回路の出力として、割込
み要求信号バス105に並列に接続されており、各従属部
に付与された時間が一致したときのみ、前記割込み要求
信号バス105上に現れる。

【００１５】図３に主制御部100の割込み要求信号受信
回路103の内部構成を示す。図３において、401〜408，4
41〜448は２入力ＯＲゲート、409は３ｔｏ８ラインデコ
ーダ、410は８入力ＡＮＤゲート、411，461〜468はＤフ
リップフロップ、413は２入力ＡＮＤゲート、414はトラ
イステートゲート、415，451〜458はラッチクロック、4
21〜428は従属部タイミング信号、431〜438は２次割込
み要求信号、439は３次割込み要求信号、471〜478はラ
ッチ状態データである。図３に示した３ｔｏ８ラインデ
コーダ409の機能を表１に示す。

【００１６】

【表１】

【００１７】次に動作を説明すると、前記タイミング信
号106，107，及び108より、表１に示す機能を持つ３ｔ
ｏ８ラインデコーダ409を通し、図２に示す如く、各従
属部タイミング時間のみ有効となる従属部タイミング信
号421〜428が生成され、割込み要求信号バス105よりの
入力信号と前記の各従属部タイミング信号421〜428はＯ
Ｒゲート401〜408に入力される。

【００１８】そしてＯＲゲート401〜408の出力である２
次割込み要求信号431〜438は、両信号が有効状態“Ｌ”
となる場合、つまり、従属部の割込み要求が有効で、且
つ、自従属部タイミング時間内のみ有効状態“Ｌ”とな
る。

【００１９】各２次割込み要求信号431〜438(図２参照)
は、８入力ＡＮＤゲート410に入力され、前記２次割込
み要求信号431〜438のいずれか１信号でも有効状態
“Ｌ”となると、３次割込み要求信号439が有効状態
“Ｌ”となり、クロック信号109を入力した２入力ＡＮ
Ｄゲート413の出力をラッチクロック(ＣＬＫ)415とし
て、前記３次割込み要求信号439をＤフリップフロップ4
11にラッチする。

【００２０】このラッチ後は、ラッチ出力である４次割
込み要求信号104で、前記２入力ＡＮＤゲート413を閉
じ、クロック信号109の入力を停止し、前記主制御部プ
ロセッサ101への割込み要求信号となる４次割込み要求
信号104を、前記主制御部プロセッサ101の割込み受付ま
で有効状態に維持する。

【００２１】前記主制御部プロセッサ101の割込み受付
後、４次割込み要求信号104を通常状態にリセットする
ため、前記Ｄフリップフロップ411を前記主制御部プロ
ッセサ101からの割込み受付確認信号112にてリセットす
る。

【００２２】２入力ＯＲゲート441〜448に入力された各
従属部タイミング信号421〜428と、クロック信号109の
ＯＲ条件出力451〜458をラッチクロック(ＣＬＫ)とし
て、各従属部タイミングの中央で各Ｄフリップフロップ
461〜468にラッチされる。

【００２３】これらＤフリップフロップ461〜468のラッ
チ状態データ471〜478は、トライステートゲート414を
介して、主制御部プロセッサ101のデータバス110に接続
され、前記主制御部プロセッサ101は、ゲート信号111を
制御することにより、各従属部の割込み要求状況を確認
できる。

【００２４】上述のように割込み制御回路を構成するこ
とにより、各従属部制御部が送出する割込み要求は、各
従属部に時分割に割当てられた時間のみ、割込み要求信
号バス105上に現れるため、主制御部と各従属部間の割
込み要求信号線がバス状に接続された１本のみでも、各
従属部の割込み要求信号の衝突は回避できる。したがっ
て主制御部では、いずれかの従属部の１つでも割込みを
要求していると、その要求を４次割込み要求信号104と
して受信でき、要求元Ｄフリップフロップ461〜468のラ
ッチ状態データ471〜478をデータバス110を介して確認
することにより、割込み要求元の従属部を特定できる。

【００２５】

【発明の効果】以上説明したように本発明の割込み制御
回路は、主制御部と各従属部の割込み要求信号に関する
信号線が割込み要求信号バス１本と、各従属部の出力タ
イミングを決めるタイミング信号のみで可能となり、信
号と各従属部の間の接続線数の削減が可能であり、又、
時間分割数の許す範囲であるならば、主制御部の内部回
路のみの追加で、主制御部、従属部間の接続線追加、及
び主制御プロセッサの割込み入力ポートの追加を伴わず
従属部の追加可能な利点がある。

【図面の簡単な説明】

【図１】本発明の一実施例における割込み制御回路の構
成図である。

【図２】本発明の図１の実施例のタイムチャートであ
る。

【図３】本発明の図１の実施例の割込み要求受信回路の
内部構成図である。

【図４】従来の割込み制御回路例の構成図である。

【符号の説明】

100…主制御部、 101…主制御部プロセッサ、 102…
タイミング生成回路、103…割込み要求信号受信回路、
104…４次割込み要求信号、 105…割込み要求信号バ
ス、 106，107，108…タイミング信号、 109…クロッ
ク信号、110…データバス、 111…ゲート信号、 112
…割込み受付確認信号、 120，130〜190…従属部、 1
21…従属部制御部、 122…比較回路、 123…出力ゲー
ト回路、 124，125，126…タイミング設定信号、 127
…１次割込み要求信号、128…割込み要求制御信号、 4
01〜408，441〜448…２入力ＯＲゲート、 409…３ｔｏ
８ラインデコーダ、 410…８入力ＡＮＤゲート、 41
1，461〜468…Ｄフリップフロップ、413…２入力ＡＮＤ
ゲート、 414…トライステートゲート、415，451〜458
…ラッチクロック、 421〜428…従属部タイミング信
号、 431〜438…２次割込み要求信号、 439…３次割
込み要求信号、 471〜478…ラッチ状態データ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサ等により構成される
   主制御部と、該主制御部にそのプログラム処理の流れの
   変更を要求する割込み要求信号を出力する複数の従属部
   を持つプロセッサ制御システムに於いて、 前記主制御部は、タイミング信号を生成するタイミング
   信号生成手段と、該タイミング信号と前記複数の従属部
   から発生した割込み要求信号とを受信する割込み要求信
   号受信手段とを備え、該割込み要求信号受信手段に割込
   み要求信号を出力する１本の割込み要求信号バスを設
   け、複数の前記従属部の各々は、当該従属部に付与され
   たタイミング設定信号と前記タイミング信号との一致を
   比較する比較手段と、該一致を検出した場合に従属部か
   らの割込み要求信号を出力する割込み要求信号出力手段
   を備え、該割込み要求信号出力手段からの割込み要求信
   号線を前記割込み要求信号バスに並列に接続してなるこ
   とを特徴とする割込み制御回路。