JPH05108414A - シングルチツプ・マイクロコンピユータ - Google Patents
シングルチツプ・マイクロコンピユータInfo
- Publication number
- JPH05108414A JPH05108414A JP3248694A JP24869491A JPH05108414A JP H05108414 A JPH05108414 A JP H05108414A JP 3248694 A JP3248694 A JP 3248694A JP 24869491 A JP24869491 A JP 24869491A JP H05108414 A JPH05108414 A JP H05108414A
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- Japan
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- count clock
- runaway
- circuit
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Abstract
(57)【要約】
【目的】暴走検出回路として、ウォッチドッグ・タイマ
を内蔵するマイクロコンピュータにおいて、ソフトウェ
アの暴走により、ウォッチドッグ・タイマのカウント・
クロックが停止した場合も含めて、その暴走を検出す
る。 【構成】暴走検出回路６は従来のウォッチドッグ・タイ
マ４に、このタイマが動作するために入力するカウント
・クロックＳ２が定常的にウォッチドッグ・タイマ４に
入力されているか否かを検出するカウント・クロック停
止検出回路３を付加している。
を内蔵するマイクロコンピュータにおいて、ソフトウェ
アの暴走により、ウォッチドッグ・タイマのカウント・
クロックが停止した場合も含めて、その暴走を検出す
る。 【構成】暴走検出回路６は従来のウォッチドッグ・タイ
マ４に、このタイマが動作するために入力するカウント
・クロックＳ２が定常的にウォッチドッグ・タイマ４に
入力されているか否かを検出するカウント・クロック停
止検出回路３を付加している。
Description
【０００１】
【産業上の利用分野】本発明はシングルチップ・マイク
ロコンピュータに関する。
ロコンピュータに関する。
【０００２】
【従来の技術】従来のシングルチップ・マイクロコンピ
ュータが内蔵する暴走検出回路のウォッチドッグ・タイ
マの基本構成を図６に示す。ウォッチドッグ・タイマに
よるソフトウェアの暴走検出は、一般的に次のように行
われる。
ュータが内蔵する暴走検出回路のウォッチドッグ・タイ
マの基本構成を図６に示す。ウォッチドッグ・タイマに
よるソフトウェアの暴走検出は、一般的に次のように行
われる。
【０００３】まず、ソフトウェアの処理する内容が一定
時間以内に終了するように分割し、その処理の最後に必
ずウォッチドッグ・タイマ４をクリア信号Ｓ６でクリア
する。このように設定したあと、先に決めた処理の一定
時間に等しい時間間隔でオーバーフロー信号Ｓ４を出力
するようにウォッチドッグ・タイマ４を設定し、動作さ
せる。
時間以内に終了するように分割し、その処理の最後に必
ずウォッチドッグ・タイマ４をクリア信号Ｓ６でクリア
する。このように設定したあと、先に決めた処理の一定
時間に等しい時間間隔でオーバーフロー信号Ｓ４を出力
するようにウォッチドッグ・タイマ４を設定し、動作さ
せる。
【０００４】正常なソフトウェア動作では、処理の最後
でウォッチドッグ・タイマ４をクリアするので、このタ
イマ４からのオーバーフロー信号Ｓ４は出力されること
はない。しかし、ソフトウェアの暴走により処理時間が
この一定時間を越えた場合には、ウォッチドッグ・タイ
マ４からオーバーフロー信号Ｓ４が出力される。すなわ
ち、ウォッチドック・タイマ４のオーバーフロー信号Ｓ
４の有無によりソフトウェアの暴走が検出できる。
でウォッチドッグ・タイマ４をクリアするので、このタ
イマ４からのオーバーフロー信号Ｓ４は出力されること
はない。しかし、ソフトウェアの暴走により処理時間が
この一定時間を越えた場合には、ウォッチドッグ・タイ
マ４からオーバーフロー信号Ｓ４が出力される。すなわ
ち、ウォッチドック・タイマ４のオーバーフロー信号Ｓ
４の有無によりソフトウェアの暴走が検出できる。
【０００５】従来のシングルチップ・マイクロコンピュ
ータのウォッチドッグ・タイマ４は、図６に示すよう
に、発振回路１で生成した基本クロックを分周器２で分
周し、その出力信号をカウント・クロックＳ２としてウ
ォッチドッグ・タイマ４でカウトする。このとき、ウォ
ッチドッグ・タイマ４のオーバーフロー時間は、分周器
２の分周比や、ウォッチドッグ・タイマ４のカウント・
ビット数をプログラマブルにすることで変えることがで
きる。
ータのウォッチドッグ・タイマ４は、図６に示すよう
に、発振回路１で生成した基本クロックを分周器２で分
周し、その出力信号をカウント・クロックＳ２としてウ
ォッチドッグ・タイマ４でカウトする。このとき、ウォ
ッチドッグ・タイマ４のオーバーフロー時間は、分周器
２の分周比や、ウォッチドッグ・タイマ４のカウント・
ビット数をプログラマブルにすることで変えることがで
きる。
【０００６】
【発明が解決しようとする課題】従来のシングルチップ
・マイクロコンピュータは、内蔵する暴走検出回路のウ
ォッチドッグ・タイマのカウント・クロックが定常的に
入力されていることが、ソフトウェアの暴走検出動作の
基本条件となる。
・マイクロコンピュータは、内蔵する暴走検出回路のウ
ォッチドッグ・タイマのカウント・クロックが定常的に
入力されていることが、ソフトウェアの暴走検出動作の
基本条件となる。
【０００７】しかし、実際のソフトウェアの暴走では何
等かの要因により、発振回路の動作を停止させ、ウォッ
チドッグ・タイマにカウント・クロックが入力できなく
なる可能性もある。特に、スタンバイ機能を持つマイク
ロコンピュータでは、この発振回路の動作停止がソフト
ウェアで行えるようになっているため、このような自体
が起こり得る。
等かの要因により、発振回路の動作を停止させ、ウォッ
チドッグ・タイマにカウント・クロックが入力できなく
なる可能性もある。特に、スタンバイ機能を持つマイク
ロコンピュータでは、この発振回路の動作停止がソフト
ウェアで行えるようになっているため、このような自体
が起こり得る。
【０００８】上記のようなソフトウェアの暴走が発生し
た場合には、ウォッチドッグ・タイマへのカウント・ク
ロックも停止し、このタイマのオーバーフローが発生せ
ず、結果として暴走検出ができなくなるという致命的な
問題が内在していた。
た場合には、ウォッチドッグ・タイマへのカウント・ク
ロックも停止し、このタイマのオーバーフローが発生せ
ず、結果として暴走検出ができなくなるという致命的な
問題が内在していた。
【０００９】
【課題を解決するための手段】本発明のシングルチップ
マイクロコンピュータは、カウント・クロックとクリア
信号を入力してウォッチドッグ・タイマのオーバーフロ
ー信号を出力するウォッチドッグ・タイマを有するソフ
トウェアの暴走検出回路を含むシングルチップ・マイク
ロコンピュータにおいて、前記暴走検出回路が前記カウ
ント・クロックを入力して有無を検出しその停止状態に
対応する検出信号を前記ウォッチドッグ・タイマの入力
端又は出力端に出力するカウント・クロック停止検出回
路を有して構成されている。
マイクロコンピュータは、カウント・クロックとクリア
信号を入力してウォッチドッグ・タイマのオーバーフロ
ー信号を出力するウォッチドッグ・タイマを有するソフ
トウェアの暴走検出回路を含むシングルチップ・マイク
ロコンピュータにおいて、前記暴走検出回路が前記カウ
ント・クロックを入力して有無を検出しその停止状態に
対応する検出信号を前記ウォッチドッグ・タイマの入力
端又は出力端に出力するカウント・クロック停止検出回
路を有して構成されている。
【００１０】
【実施例】本発明について図面を参照して説明する。図
１は本発明の第１の実施例のブロック図である。シング
ルチップマイクロコンピュータは、その暴走検出回路６
が図６に示した従来の暴走検出回路６ｂに、カウント・
クロックＳ２を入力して発振停止時に発振停止検出信号
Ｓ３を出力するカウント・クロック停止検出回路３と、
オーバーフロー信号Ｓ４と発振停止検出信号Ｓ３の論理
和の暴走検出信号Ｓ５を出力するＯＲゲート５とを付加
して構成されている。
１は本発明の第１の実施例のブロック図である。シング
ルチップマイクロコンピュータは、その暴走検出回路６
が図６に示した従来の暴走検出回路６ｂに、カウント・
クロックＳ２を入力して発振停止時に発振停止検出信号
Ｓ３を出力するカウント・クロック停止検出回路３と、
オーバーフロー信号Ｓ４と発振停止検出信号Ｓ３の論理
和の暴走検出信号Ｓ５を出力するＯＲゲート５とを付加
して構成されている。
【００１１】次にブロックの動作を説明すると、発振回
路１で生成したクロックは分周器２を通って分周され、
カウント・クロックＳ２となって暴走検出回路６に入
る。この発振回路１はソフトウェアに制御される発振停
止信号Ｓ１を入力して発振停止される。
路１で生成したクロックは分周器２を通って分周され、
カウント・クロックＳ２となって暴走検出回路６に入
る。この発振回路１はソフトウェアに制御される発振停
止信号Ｓ１を入力して発振停止される。
【００１２】ウォッチドッグ・タイマ４は、カウント・
クロックＳ２をカウントして動作する。また、ソフトウ
ェアでクリア信号Ｓ６を制御しない場合はオーバーフロ
ーしてオーバーフロー信号Ｓ４を出力する。カウント・
クロックＳ２は、同時に暴走検出回路６とカウント・ク
ロック停止検出回路３にも入力される。この回路３はカ
ウント・クロックＳ２が停止すると、それを検出して発
振停止検出信号Ｓ３を一端子オーバーフロー信号Ｓ４を
入力するＯＲゲート５の他の入力端に供給する。
クロックＳ２をカウントして動作する。また、ソフトウ
ェアでクリア信号Ｓ６を制御しない場合はオーバーフロ
ーしてオーバーフロー信号Ｓ４を出力する。カウント・
クロックＳ２は、同時に暴走検出回路６とカウント・ク
ロック停止検出回路３にも入力される。この回路３はカ
ウント・クロックＳ２が停止すると、それを検出して発
振停止検出信号Ｓ３を一端子オーバーフロー信号Ｓ４を
入力するＯＲゲート５の他の入力端に供給する。
【００１３】従って暴走検出回路６は、発振が行われて
いる状態のソフトウェアの暴走をウォッチドッグ・タイ
マ４のオーバーフロー信号７で、またソフトウェアの暴
走による発振停止状態をカウント・クロック停止検出回
路３の発振停止検出信号Ｓ３を検出して、共にＯＲゲー
ト５から暴走検出信号Ｓ５を出力する。
いる状態のソフトウェアの暴走をウォッチドッグ・タイ
マ４のオーバーフロー信号７で、またソフトウェアの暴
走による発振停止状態をカウント・クロック停止検出回
路３の発振停止検出信号Ｓ３を検出して、共にＯＲゲー
ト５から暴走検出信号Ｓ５を出力する。
【００１４】図２は、本発明の第２の実施例のブロック
図である。発振回路１，分周器２，カウント・クロック
３，ウォッチドッグ・タイマ４は第１の実施例のブロッ
クと同じである。
図である。発振回路１，分周器２，カウント・クロック
３，ウォッチドッグ・タイマ４は第１の実施例のブロッ
クと同じである。
【００１５】本実施例のブロックでは、ソフトウェアの
暴走により発振回路１が停止した場合、カウント・クロ
ックＳ２の停止をカウント・クロック停止検出回路３で
検出してその発振停止検出信号Ｓ３により、マイクロコ
ンピュータに内蔵したＣＲ発振回路７を起動し、かつウ
ォッチドッグ・タイマ４のカウント・クロック・セレク
タ８がカウント・クロック２からＣＲ発振器７の出力す
る発振停止時クロックＳ７に切り換える。
暴走により発振回路１が停止した場合、カウント・クロ
ックＳ２の停止をカウント・クロック停止検出回路３で
検出してその発振停止検出信号Ｓ３により、マイクロコ
ンピュータに内蔵したＣＲ発振回路７を起動し、かつウ
ォッチドッグ・タイマ４のカウント・クロック・セレク
タ８がカウント・クロック２からＣＲ発振器７の出力す
る発振停止時クロックＳ７に切り換える。
【００１６】これにより、ウォッチドッグ・タイマ４
は、カウント動作を続けることができ、結果として、ソ
フトウェアの暴走による発振回路１が停止してしまった
場合でも暴走検出が可能となる。
は、カウント動作を続けることができ、結果として、ソ
フトウェアの暴走による発振回路１が停止してしまった
場合でも暴走検出が可能となる。
【００１７】図３は、上述の第１の実施例および第２の
実施例におけるカウント・クロック停止検出回路３の一
例を示すブロック図である。図３において、カウント・
クロック停止検出回路３は、抵抗およびコンデンサから
なるいわゆるＣＲの時定数による積分回路３１と、積分
回路３１の出力の正常動作時における出力レベルである
中間レベルを検出する中間レベル検出回路３２とを含ん
で構成されている。中間レベル検出回路３２は、さら
に、ハイレベル検出回路３２１とロウレベル検出回路３
２２とを有している。
実施例におけるカウント・クロック停止検出回路３の一
例を示すブロック図である。図３において、カウント・
クロック停止検出回路３は、抵抗およびコンデンサから
なるいわゆるＣＲの時定数による積分回路３１と、積分
回路３１の出力の正常動作時における出力レベルである
中間レベルを検出する中間レベル検出回路３２とを含ん
で構成されている。中間レベル検出回路３２は、さら
に、ハイレベル検出回路３２１とロウレベル検出回路３
２２とを有している。
【００１８】次に、カウント・クロック停止検出回路３
の動作を説明する。
の動作を説明する。
【００１９】図４（Ａ），（Ｂ）は、中間レベル検出回
路３２を構成するハイレベル検出回路３２１およびロウ
レベル検出回路３２２のそれぞれの入出力特性を示す図
である。図４に示すように、これらのハイレベルおよび
ロウレベル検出回路は、それぞれのしきい値を一般的に
は電源電圧とほぼ等しいカウント・クロックの振幅値で
ある入力規格値の中間値ではなく、意識的に、ハイレベ
ル検出回路３２１はよりハイ側に、ロウレベル検出回路
３２２はよりロウ側に設定している。このように、中間
レベル検出回路３２を構成することにより、幅広い中間
レベルでの不感帯を設定することができる。
路３２を構成するハイレベル検出回路３２１およびロウ
レベル検出回路３２２のそれぞれの入出力特性を示す図
である。図４に示すように、これらのハイレベルおよび
ロウレベル検出回路は、それぞれのしきい値を一般的に
は電源電圧とほぼ等しいカウント・クロックの振幅値で
ある入力規格値の中間値ではなく、意識的に、ハイレベ
ル検出回路３２１はよりハイ側に、ロウレベル検出回路
３２２はよりロウ側に設定している。このように、中間
レベル検出回路３２を構成することにより、幅広い中間
レベルでの不感帯を設定することができる。
【００２０】図５（Ａ），（Ｂ），（Ｃ）は、それぞ
れ、本回路に入力するカウント・クロックＳ２が正常で
ある場合と、ロウレベルで停止した場合と、ハイレベル
で停止した場合とを示すタイムチャートである。
れ、本回路に入力するカウント・クロックＳ２が正常で
ある場合と、ロウレベルで停止した場合と、ハイレベル
で停止した場合とを示すタイムチャートである。
【００２１】図５（Ａ）では、積分回路３１の出力ｂは
中間レベルの範囲にあり、したがって、ハイレベル検出
回路３２１およびロウレベル検出回路３２２はいずれも
しきい値以下であるので検出出力はロウレベルであり、
結果として中間レベル検出回路３２の出力Ｓ３はロウレ
ベルとなる。
中間レベルの範囲にあり、したがって、ハイレベル検出
回路３２１およびロウレベル検出回路３２２はいずれも
しきい値以下であるので検出出力はロウレベルであり、
結果として中間レベル検出回路３２の出力Ｓ３はロウレ
ベルとなる。
【００２２】図５（Ｂ）では、積分回路３１の出力ｂは
カウント・クロックＳ２の停止時からロウレベルに固定
され、したがって、ロウレベル検出回路３２２がハイレ
ベルの検出出力を出力し、結果として中間レベル検出回
路３２の出力Ｓ３はハイレベルとなる。
カウント・クロックＳ２の停止時からロウレベルに固定
され、したがって、ロウレベル検出回路３２２がハイレ
ベルの検出出力を出力し、結果として中間レベル検出回
路３２の出力Ｓ３はハイレベルとなる。
【００２３】同様に、図５（Ｃ）では、積分回路３１の
出力ｂはカウント・クロックＳ２の停止時からハイレベ
ルに固定され、したがって、ハイレベル検出回路３２１
がハイレベルの検出出力を出力し、結果として中間レベ
ル検出回路３２の出力Ｓ３はハイレベルとなる。
出力ｂはカウント・クロックＳ２の停止時からハイレベ
ルに固定され、したがって、ハイレベル検出回路３２１
がハイレベルの検出出力を出力し、結果として中間レベ
ル検出回路３２の出力Ｓ３はハイレベルとなる。
【００２４】以上説明したように、カウント・クロック
Ｓ２のハイおよびロウレベルのいずれのレベルで停止し
ても、積分回路３１の出力が設定した中間レベルの範囲
の出力レベルを維持できなることにより、これを中間レ
ベル検出回路３２により検出することができる。
Ｓ２のハイおよびロウレベルのいずれのレベルで停止し
ても、積分回路３１の出力が設定した中間レベルの範囲
の出力レベルを維持できなることにより、これを中間レ
ベル検出回路３２により検出することができる。
【００２５】
【発明の効果】以上、説明したように本発明は、暴走検
出回路にウォッチドッグ・タイマが入力するカウント・
クロック停止検出回路を内蔵したので、従来のマイクロ
コンピュータが内蔵するウォッチドッグ・タイマでは検
出することができなかった、ソフトウェアの暴走による
発振器の停止という状態も検出できる。
出回路にウォッチドッグ・タイマが入力するカウント・
クロック停止検出回路を内蔵したので、従来のマイクロ
コンピュータが内蔵するウォッチドッグ・タイマでは検
出することができなかった、ソフトウェアの暴走による
発振器の停止という状態も検出できる。
【００２６】したがって、本来のウォッチドッグ・タイ
マに求められる、ソフトウェアの暴走検出機能の制限の
取り除き、その信頼性を飛躍的に向上できる効果を有す
る。
マに求められる、ソフトウェアの暴走検出機能の制限の
取り除き、その信頼性を飛躍的に向上できる効果を有す
る。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】第１および第２の実施例におけるカウント・ク
ロック停止検出回路の一例を示すブロック図である。
ロック停止検出回路の一例を示すブロック図である。
【図４】図３に示したハイレベル検出回路およびロウレ
ベル検出回路の入出力特性を示す特性図である。
ベル検出回路の入出力特性を示す特性図である。
【図５】図３に示したカウント・クロック停止検出回路
の動作を説明するためのタイムチャートである。
の動作を説明するためのタイムチャートである。
【図６】従来のシングルチップ・マイクロコンピュータ
の一例のブロック図である。
の一例のブロック図である。
【符号の説明】 １ 発振回路 ２ 分周器 ３ カウント・クロック停止検出回路 ４ ウォッチドッグ・タイマ Ｓ１ 発振停止信号 Ｓ２，Ｓ７ カウント・クロック Ｓ３ 発振停止検出信号 Ｓ４ オーバーフロー信号 Ｓ５ 暴走検出信号 Ｓ６ クリア信号 Ｓ７ 発振停止時クロック ５ ＯＲゲート ６，６ａ 暴走検出回路 ７ ＣＲ発振回路 ８ クロック・セレクタ ３１ 積分回路 ３２ 中間レベル検出回路 ３２１ ハイレベル検出回路 ３２２ ロウレベル検出回路
Claims (2)
- 【請求項１】 カウント・クロックとクリア信号を入力
してウォッチドッグ・タイマのオーバーフロー信号を出
力するウォッチドッグ・タイマを有するソフトウェアの
暴走検出回路を含むシングルチップ・マイクロコンピュ
ータにおいて、前記暴走検出回路が前記カウント・クロ
ックを入力して有無を検出しその停止状態に対応する検
出信号を前記ウォッチドッグ・タイマの入力端又は出力
端に出力するカウント・クロック停止検出回路を有する
ことを特徴とするシングルチップ・マイクロコンピュー
タ。 - 【請求項２】 前記カウント・クロック停止検出回路は
抵抗およびコンデンサにより構成され前記カウント・ク
ロックの平均直流電圧を出力する積分回路と、前記平均
直流電圧が予め設定した高レベルのしきい値電圧を越え
たことを検出する高レベル検出回路と前記平均直流電圧
が予め設定した低レベルのしきい値電圧以下となったこ
とを検出する低レベル検出回路とからなる中間レベル検
出回路とを有することを特徴とする請求項１記載のシン
グルチップ・マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03248694A JP3110100B2 (ja) | 1991-08-21 | 1991-09-27 | シングルチップ・マイクロコンピュータ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-209035 | 1991-08-21 | ||
| JP20903591 | 1991-08-21 | ||
| JP03248694A JP3110100B2 (ja) | 1991-08-21 | 1991-09-27 | シングルチップ・マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05108414A true JPH05108414A (ja) | 1993-04-30 |
| JP3110100B2 JP3110100B2 (ja) | 2000-11-20 |
Family
ID=26517185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03248694A Expired - Fee Related JP3110100B2 (ja) | 1991-08-21 | 1991-09-27 | シングルチップ・マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3110100B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016162007A (ja) * | 2015-02-27 | 2016-09-05 | オンキヨー＆パイオニアテクノロジー株式会社 | クロック信号制御回路 |
-
1991
- 1991-09-27 JP JP03248694A patent/JP3110100B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016162007A (ja) * | 2015-02-27 | 2016-09-05 | オンキヨー＆パイオニアテクノロジー株式会社 | クロック信号制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3110100B2 (ja) | 2000-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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