JPS6390911A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力信号特性を改善した入力回路を有する半導
体集積回路に関する。

〔従来の技術〕

従来の半導体集積回路の入力回路を、第３図の回路図お
よび第４図のタイミング波形図により説明する。

第３図に示すように、入力端子１がらの入力信号を反転
するインバータ２，３からなる入力回路を有し、この入
力回路からの信号により、第４図のタイミング波形図に
示すように、動作する。ずなわち、入力信号（１）の点
Ｘのように、ｒ）（Ｊレベルから「Ｌ」レベルの立下り
においてインバータ２のスレッシュホールドレベルに達
すると、インバータ９の出力信号は遅延時間Ａ′後、ｒ
Ｈ。

レベルに変化する。このインバータ２の変化に伴い、イ
ンバータ３の「Ｈ」レベルが、インバータ３のスレッシ
ュホールドレベルに達するとこのインバータ３の出力信
号も遅延時間Ｂ′後、ｒｌＪレベルとなる。その後、入
力信号＜１）が点ｙで変化するまで、インバータ２．３
の出力はそれぞれｒＨＪ、ｒＬＪレベルを維持し、点ｙ
で入力信号が「Ｌ」レベルがらｒＨ，レベルに立上り、
インバータ２のスレッシュホールドレベルに達すると遅
延時間Ｃ′後、出力が「Ｌ」レベルに変化し、インバー
タ２の「Ｌ」レベルがインバータ３のスレッシュホール
ドレベルに達すると遅延時間Ｄ′後、インバータ３の出
力はｒＨ」レベルへ変化する。このように従来の入力回
路は、外部からの入力信号を整形し、内部回路に伝達さ
せる回路であった。

〔発明が解決しようとする問題点〕

近年、半導体集積回路の集積度が増し、さらに動作速度
も高速になってきているため、上述した従来の入力回路
では電源接地に生じるノイズの影響が大きくなった。

このため、第４図の入力信号の点Ｎ１．Ｎ２に示すよう
なノイズ等の影響によって本来の入力信号より短かいパ
ルス幅の信号が入り、インバータ２を変化させるだけの
スレッシュホールドレベルＨからＩ−レベルに変化した
場合、次段のインバータ３の出力はｒＨ，レベルからｒ
ｌ−Ｊレベルに変化して内部回路が動作を開始し誤動作
を生じるという欠点がある。

本発明の目的は、このような欠点を除き、入力されたノ
イズが正しい信号か判断して、ノイズ等の無条件入力に
対する誤動作をなくし、さらにアクティブ期間を内部で
制御出来るようにした入力回路つき半導体集積回路を提
供することにある。

〔問題点を解決するための手段〕

本発明の半導体集積回路の構成は、入力信号によって発
振のオン・オフが制御される発振回路と、この発振回路
の出力信号をカウントするカウンタと、このカウンタの
内容と対応する任意の値を記憶するメモリと、このメモ
リの出力と前記カウンタの出力とを比較するコンパレー
タとを含む入力回路を備えることを特徴とする。

〔実施例〕

次に本発明を図面により詳細に説明する。

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を示すタイミング波形図である。

本実施例の構成は、入力端子１から入力信号ａを入力と
する論理回路として２ＮＯＲ４（あるいは２ＮＡＮＤ）
を有し、この２ＮＯＲ４（あるいは２ＮＡＮＤ）の出力
を遅延回路の偶数段で構成された多段インバータ２，３
を通し、これら多段インバータ２，３の最終段出力を２
ＮＯＲ４のもう一方へ入力した帰還回路により発振回路
を構成し、さらにカウンタ部５．コンパレータ部６．メ
モリ部７を備えている。カウンタ部５は端子１０からカ
ウントをクリアするクリア信号を入力し、帰還回路の２
ＮＯ）？１．（あるいは２ＮＡＮＤ）の出力信号をカウ
ントクロック入力としている。また、メモリ部７には、
カウンタ部５のカウント数に対応する任意の値を入力し
ておき、メモリ部７の内容とカウンタ部５の内容をコン
パレータ部６で比較して一致がとれ、一致かそれ以上の
カウント数になると一致信号が出力され、この一致信号
によって内部回路８を動作させる。

なお、この場合のカウンタ回路５のクリア信号人力１０
は、帰還回路の入力信号により制御可能な信号であり、
メモリ部７は内部回路からの制御が可能で、このメモリ
部７の内容によってカウント期間を変えることができる
ようになっている。

本実施例は、２ＮＯＲ４の帰還回路を含む発振回路とカ
ウンタ５とコンパレータ６とメモリ７とにより、入力信
号のアクティブ期間を制御することで、ノイズ等の影響
による誤動作をなくし、また入力信号のアクティブ期間
を内部で制御することが出来る作用がある。さらに、メ
モリ７の内部にアクティブ期間のカウンタの数に対応す
る要求動作を記憶させることで、従来、２入力端子以上
必要であったアクティブ期間の変化を判定して１入力端
子で補える作用もある。

次に第２図の波形図に従って動作を説明する。

外部入力信号が、点Ｘのように、ｒＨ，レベルから「Ｌ
」レベルへ変化したとき、このＬレベルが２ＮＯＲ回路
４のスレッシュホールドレベル以下のＬレベルになると
、その出力は遅延時間Ａ　後「Ｉ４」レベルとなる。次
に、２ＮＯＲ回路４の出力信号がインバータ２のスレッ
シュホールドレベル以上のｒＨ，レベルになると、その
出力は遅延時間Ｂ　ｆ＆　Ｌレベルになり、インバータ
２のＬレベルがインバータ３のスレッシュホールドレベ
ル以下になると、インバータ３の出力は遅延時間Ｃｆ＆
にｒＨ，レベルに達する。

この時点でインバータ３の出力は、２ＮＯＲ回路４へ入
力され、インバータ３の出力Ｈレベルが２ＮＯＲ回路４
のスレッシュホールドレベル以上のときこの出力は遅延
時間り後、「Ｌ」レベルに達し、この２ＮＯＲ回路４の
出力はインバータ２の入力となり、このインバータ２の
出力は、遅延時間Ｅ　ｆ＆、ｒＨ，レベルになる。さら
にインバータ２の出力はインバータ３の入力となり、イ
ンバータ３の出力は遅延時間Ｆ　Ｔ！ｔ　’　Ｌ　Ｊレ
ベルになり、２ＮＯＲ回路４の入力となってその出力は
遅延時間Ｇ後、ｒＨ，レベルとなる。

以後、第２図の点Ｘから同様の動作を繰り返し、パルス
信号を生成することが出来る。この２ＮＯＲ回路４の出
力パルス信号はカウンタ５のカランＩ・クロックになっ
ているため、カウントされ、メモリ７の内部の値とコン
パレータ６で比較され、カウンタ５とメモリ７との一致
か、それ以上のカウント数になると出力信号が出力され
、内部回路８を動作させる。

この実施例の場合、第２図の点Ｋまで２ＮＯＲ回路４の
出力信号をカウントして、あらかじめメモリ７内に定め
られた値とカウンタ５の計数値が一致して、点により遅
延時間Ｊ後、コンパレータ６の出力はＨレベルからしレ
ベルに出力信号を変化させ、この出力信号によって内部
回路８を動作させる。そしてカウンタクリア信号は外部
入力信号（１）により制御されているため、点ｙにおけ
る変化に伴ない、クリア信号ＣＬＲが変化し、カウンタ
５の内容および出力信号もクリアされ「Ｌ」レベルから
ｒＨ，レベルに変化させる。

また、第２図の入力信号の点Ｚｌがら点Ｚ２までの入力
信号において、点Ｚ１における入力回路およびカウンタ
部５の動作は、前述の点Ｘ同様の動作を起し、２ＮＯＲ
回路４の出力レベルの変化をカウンタ５によりカウント
するが、このカウンタ５の内容とメモリ７の内容とが一
致せず、出力信号９が出力される前に入力信号の点ｚ２
の変化によって、ＣＬＲ信号が発生するため、カウンタ
５の内容および出力信号がクリアされ内部回路８の動作
をさせない。

以上のように、帰還回路を用いた発振器と、カウンタと
コンパレータとメモリを含む構成によって、アクティブ
期間となるパルス幅を内部回路で監視することで、ノイ
ズ等による内部回路の誤動作をなくすることが出来る。

なお、第１図のブロック図において内部回路８からメモ
リ７にアクセスすることで外部入力信号の検出幅を制御
することが出来る。

なお、本実施例では、入力部にＮＯＲ回路を使用した例
を示したが、入力にＮＡＮＤ回路を使用すれば、入力信
号のｒＨ」の期間をカウントするためｒＨｊ側のノイズ
除去ができる。

〔発明の効果〕

以上説明したように、本発明は、入力回路に発振回路と
カウンタとコンパレータとメモリを用いることにより、
入力のパルス幅を制限し、ノイズ等の影響による誤動作
をなくすることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示した回路図、第２図は第
１図のタイミングを示す波形図、第３図は従来の入力回
路の一例を示した回路図、第４図は第３図のタイミング
を示す波形図である。 １・・・外部入力端子、２．３・・・インバータ、４・
・・２ＮＯＲ論理回路、５・・・カウンタ、６・・・コ
ンパレータ、７・・・メモリ、８・・・内部回路、９・
・・出力信号端子、１０・・・クリア端子、Ａ〜Ｇ、Ｊ
・・・遅延時間。

Claims (1)

【特許請求の範囲】
1. 入力信号によって発振のオン・オフが制御される発振回
   路と、この発振回路の出力信号をカウントするカウンタ
   と、このカウンタの内容と対応する任意の値を記憶する
   メモリと、このメモリ出力と前記カウンタの出力とを比
   較するコンパレータとを含む入力回路を備えることを特
   徴とする半導体集積回路。