JPH0590914A - 電圧制御型発振器 - Google Patents
電圧制御型発振器Info
- Publication number
- JPH0590914A JPH0590914A JP4022923A JP2292392A JPH0590914A JP H0590914 A JPH0590914 A JP H0590914A JP 4022923 A JP4022923 A JP 4022923A JP 2292392 A JP2292392 A JP 2292392A JP H0590914 A JPH0590914 A JP H0590914A
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- JP
- Japan
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- data
- frequency
- controlled oscillator
- signal
- voltage controlled
- Prior art date
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/06—Frequency or rate modulation, i.e. PFM or PRM
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【目的】 動作電圧および動作温度に依存しない変換特
性を有しかつ任意の変換特性に設定可能な電圧制御型発
振器を提供することである。 【構成】 メモリ２に周波数を表わす周波数データが予
め記憶される。Ａ／Ｄ変換器１が、入力信号Ｖをディジ
タルデータに変換する。そのディジタルデータによりメ
モリ２のアドレス指定が行なわれ、指定されたアドレス
から周波数データが読出される。カウンタ回路４は所定
のクロックパルスをカウントし、カウントデータを出力
する。比較器５は、周波数データとカウントデータとを
比較し、その比較結果を表わす信号を出力するととも
に、カウンタ回路４をリセットする。
性を有しかつ任意の変換特性に設定可能な電圧制御型発
振器を提供することである。 【構成】 メモリ２に周波数を表わす周波数データが予
め記憶される。Ａ／Ｄ変換器１が、入力信号Ｖをディジ
タルデータに変換する。そのディジタルデータによりメ
モリ２のアドレス指定が行なわれ、指定されたアドレス
から周波数データが読出される。カウンタ回路４は所定
のクロックパルスをカウントし、カウントデータを出力
する。比較器５は、周波数データとカウントデータとを
比較し、その比較結果を表わす信号を出力するととも
に、カウンタ回路４をリセットする。
Description
【０００１】
【産業上の利用分野】この発明は、入力電圧により発振
周波数が制御される電圧制御型発振器（ＶＣＯ）に関す
る。
周波数が制御される電圧制御型発振器（ＶＣＯ）に関す
る。
【０００２】
【従来の技術】無線機の同調回路、電子楽器の音声合成
回路などの種々の回路に電圧制御型発振器が用いられて
いる。
回路などの種々の回路に電圧制御型発振器が用いられて
いる。
【０００３】図１２は、アナログ回路により構成される
従来の電圧制御型発振器の回路図である。この電圧制御
型発振器は、差動増幅器１０、比較器１１、バッファア
ンプ１２、ＮＰＮ型トランジスタ１３、抵抗２１〜３０
およびコンデンサ３１を含む。入力端子１４に入力信号
Ｖが与えられ、その入力信号Ｖの電圧に対応する周波数
を有する出力信号Ｆが出力端子１５から得られる。この
電圧制御型発振器の動作電圧はＶDDである。抵抗２１の
抵抗値は２Ｒであり、抵抗２２〜２４の抵抗値はそれぞ
れＲである。また、抵抗２６，２７，２９の抵抗値はそ
れぞれＲ′である。コンデンサ３１の容量値はＣであ
る。
従来の電圧制御型発振器の回路図である。この電圧制御
型発振器は、差動増幅器１０、比較器１１、バッファア
ンプ１２、ＮＰＮ型トランジスタ１３、抵抗２１〜３０
およびコンデンサ３１を含む。入力端子１４に入力信号
Ｖが与えられ、その入力信号Ｖの電圧に対応する周波数
を有する出力信号Ｆが出力端子１５から得られる。この
電圧制御型発振器の動作電圧はＶDDである。抵抗２１の
抵抗値は２Ｒであり、抵抗２２〜２４の抵抗値はそれぞ
れＲである。また、抵抗２６，２７，２９の抵抗値はそ
れぞれＲ′である。コンデンサ３１の容量値はＣであ
る。
【０００４】この電圧制御発振器の動作を説明する。ま
ず、出力信号Ｆが“Ｌ”であるときには、トランジスタ
３０はオフ状態になっている。また、バッファアンプ１
２の出力が接地電位になるので、比較器１１の正入力端
子Ｎ２の電位は抵抗２６，２７，２９により（１／３）
・ＶDDに設定されている。トランジスタ１３がオフ状態
にあるときに、正の電圧を有する入力信号Ｖが入力端子
１４に与えられると、抵抗２１を介してコンデンサ３１
が充電される。差動増幅器１０の負入力端子Ｎ１の電位
は固定電位であるので、差動増幅器１０の出力電圧が低
下する。この出力電圧が比較器１１の正入力端子Ｎ２の
電圧（１／３）・ＶDDよりも低くなった時点で、比較器
１１の出力信号Ｆが“Ｈ”に反転する。
ず、出力信号Ｆが“Ｌ”であるときには、トランジスタ
３０はオフ状態になっている。また、バッファアンプ１
２の出力が接地電位になるので、比較器１１の正入力端
子Ｎ２の電位は抵抗２６，２７，２９により（１／３）
・ＶDDに設定されている。トランジスタ１３がオフ状態
にあるときに、正の電圧を有する入力信号Ｖが入力端子
１４に与えられると、抵抗２１を介してコンデンサ３１
が充電される。差動増幅器１０の負入力端子Ｎ１の電位
は固定電位であるので、差動増幅器１０の出力電圧が低
下する。この出力電圧が比較器１１の正入力端子Ｎ２の
電圧（１／３）・ＶDDよりも低くなった時点で、比較器
１１の出力信号Ｆが“Ｈ”に反転する。
【０００５】その結果、トランジスタ１３がオン状態に
なる。それにより、コンデンサ３１が放電され、差動増
幅器１０の出力電圧が増加する。また、バッファアンプ
１２の出力が電源電位ＶDDとなるので、比較器１１の正
入力端子Ｎ２の電位が抵抗２６，２７，２９により（２
／３）・ＶDDに設定される。差動増幅器１０の出力電圧
が比較器１１の正入力端子Ｎ２の電位（２／３）・ＶDD
よりも高くなった時点で、比較器１１の出力信号Ｆが
“Ｌ”に反転する。それにより、トランジスタ１３がオ
フ状態となる。
なる。それにより、コンデンサ３１が放電され、差動増
幅器１０の出力電圧が増加する。また、バッファアンプ
１２の出力が電源電位ＶDDとなるので、比較器１１の正
入力端子Ｎ２の電位が抵抗２６，２７，２９により（２
／３）・ＶDDに設定される。差動増幅器１０の出力電圧
が比較器１１の正入力端子Ｎ２の電位（２／３）・ＶDD
よりも高くなった時点で、比較器１１の出力信号Ｆが
“Ｌ”に反転する。それにより、トランジスタ１３がオ
フ状態となる。
【０００６】このようにして、入力信号Ｖの電圧に対応
する周波数を有する出力信号Ｆが得られる。
する周波数を有する出力信号Ｆが得られる。
【０００７】
【発明が解決しようとする課題】上記の電圧制御型発振
器において、入力信号Ｖの入力電圧Ｖｉｎと出力信号Ｆ
の周波数ｆO との関係は次式で表わされる。
器において、入力信号Ｖの入力電圧Ｖｉｎと出力信号Ｆ
の周波数ｆO との関係は次式で表わされる。
【０００８】 ｆO ＝（３／８）・（Ｖｉｎ／Ｒ・Ｃ・ＶDD） …（１） 上式（１）から明らかなように、アナログ回路により構
成される従来の電圧制御型発振器においては、電圧−周
波数の変換特性が動作電圧ＶDD、入力抵抗の値Ｒおよび
コンデンサ３１の容量値Ｃに依存している。特に、コン
デンサ３１は温度特性を有している。したがって、動作
電圧および動作温度の変動により変換特性が変動し、安
定な特性を得ることが困難である。
成される従来の電圧制御型発振器においては、電圧−周
波数の変換特性が動作電圧ＶDD、入力抵抗の値Ｒおよび
コンデンサ３１の容量値Ｃに依存している。特に、コン
デンサ３１は温度特性を有している。したがって、動作
電圧および動作温度の変動により変換特性が変動し、安
定な特性を得ることが困難である。
【０００９】また、入力電圧Ｖｉｎと周波数ｆO とがほ
ぼ比例する線型の変換特性が得られ、非線型の変換特性
を得ることができない。さらに、その変換特性を変更す
る場合には、抵抗の抵抗値およびコンデンサの容量値を
再設定することが必要となる。
ぼ比例する線型の変換特性が得られ、非線型の変換特性
を得ることができない。さらに、その変換特性を変更す
る場合には、抵抗の抵抗値およびコンデンサの容量値を
再設定することが必要となる。
【００１０】この発明の目的は、動作電圧および動作温
度が変動しても安定に動作することができるとともに、
任意の変換特性を容易に得ることができる電圧制御型発
振器を提供することである。
度が変動しても安定に動作することができるとともに、
任意の変換特性を容易に得ることができる電圧制御型発
振器を提供することである。
【００１１】この発明の他の目的は、変換特性を容易に
変更することができる電圧制御型発振器を提供すること
である。
変更することができる電圧制御型発振器を提供すること
である。
【００１２】
【課題を解決するための手段】第１の発明に係る電圧制
御型発振器は、アナログディジタル変換手段、記憶手
段、クロックパルス発生手段、カウント手段、および比
較手段を備える。アナログディジタル変換手段は、入力
電圧をディジタル信号に変換する。記憶手段は、周波数
に対応する周波数データを予め各アドレスに記憶し、デ
ィジタル信号により指定されたアドレスから周波数デー
タを読出す。クロックパルス発生手段は、クロックパル
スを発生する。カウント手段は、クロックパルス発生手
段から発生されたクロックパルスをカウントし、カウン
ト値を示すカウントデータを出力する。比較手段は、記
憶手段から読出された周波数データとカウント手段から
出力されたカウントデータとを比較し、比較結果を示す
信号を出力するとともに、周波数データとカウントデー
タとが一致したときにカウント手段をリセットする。
御型発振器は、アナログディジタル変換手段、記憶手
段、クロックパルス発生手段、カウント手段、および比
較手段を備える。アナログディジタル変換手段は、入力
電圧をディジタル信号に変換する。記憶手段は、周波数
に対応する周波数データを予め各アドレスに記憶し、デ
ィジタル信号により指定されたアドレスから周波数デー
タを読出す。クロックパルス発生手段は、クロックパル
スを発生する。カウント手段は、クロックパルス発生手
段から発生されたクロックパルスをカウントし、カウン
ト値を示すカウントデータを出力する。比較手段は、記
憶手段から読出された周波数データとカウント手段から
出力されたカウントデータとを比較し、比較結果を示す
信号を出力するとともに、周波数データとカウントデー
タとが一致したときにカウント手段をリセットする。
【００１３】第２の発明に係る電圧制御型発振器におい
ては、記憶手段が書換え可能な記憶手段からなる。
ては、記憶手段が書換え可能な記憶手段からなる。
【００１４】
【作用】第１および第２の発明に係る電圧制御型発振器
においては、入力電圧がアナログディジタル変換手段に
よりディジタル信号に変換される。そのディジタル信号
をアドレス信号として用いることにより、記憶手段から
周波数データが読出される。一方、カウンタ手段により
クロックパルスがカウントされ、カウントデータが出力
される。比較手段により周波数データとカウントデータ
とが比較され、その比較結果が出力される。周波数デー
タとカウントデータとが一致したときにカウント手段が
リセットされる。したがって、比較手段から出力される
信号は、周波数データに対応する周波数を有する。
においては、入力電圧がアナログディジタル変換手段に
よりディジタル信号に変換される。そのディジタル信号
をアドレス信号として用いることにより、記憶手段から
周波数データが読出される。一方、カウンタ手段により
クロックパルスがカウントされ、カウントデータが出力
される。比較手段により周波数データとカウントデータ
とが比較され、その比較結果が出力される。周波数デー
タとカウントデータとが一致したときにカウント手段が
リセットされる。したがって、比較手段から出力される
信号は、周波数データに対応する周波数を有する。
【００１５】この電圧制御型発振器においては、ディジ
タル処理により電圧−周波数変換が行なわれるので、そ
の変換特性が動作電圧および動作温度に依存しない。そ
のため、動作電圧および動作温度が変動しても、安定な
変換特性が得られる。
タル処理により電圧−周波数変換が行なわれるので、そ
の変換特性が動作電圧および動作温度に依存しない。そ
のため、動作電圧および動作温度が変動しても、安定な
変換特性が得られる。
【００１６】また、記憶手段に任意の周波数データを記
憶させることができるので、入力電圧と発振周波数との
関係を任意に設定することができる。したがって、任意
の変換特性を得ることが可能となる。
憶させることができるので、入力電圧と発振周波数との
関係を任意に設定することができる。したがって、任意
の変換特性を得ることが可能となる。
【００１７】特に、第２の発明に係る電圧制御型発振器
によれば、記憶手段に予め記憶された周波数データを書
換えることができるので、変換特性を容易に変更するこ
とができる。
によれば、記憶手段に予め記憶された周波数データを書
換えることができるので、変換特性を容易に変更するこ
とができる。
【００１８】
【実施例】以下、この発明の実施例を図面を参照しなが
ら詳細に説明する。
ら詳細に説明する。
【００１９】図１は、この発明の一実施例による電圧制
御型発振器の構成を示すブロック図である。
御型発振器の構成を示すブロック図である。
【００２０】図１において、電圧制御型発振器１０は、
Ａ／Ｄ（アナログディジタル）変換器１、メモリ２、ラ
ッチ回路３、カウンタ回路４、比較器５、１／２分周器
６およびクロック発生回路７を含む。好ましくは、これ
らの各回路は１チップ上に形成される。
Ａ／Ｄ（アナログディジタル）変換器１、メモリ２、ラ
ッチ回路３、カウンタ回路４、比較器５、１／２分周器
６およびクロック発生回路７を含む。好ましくは、これ
らの各回路は１チップ上に形成される。
【００２１】Ａ／Ｄ変換器１は、クロック発生回路７か
ら与えられるスタート信号ＳＴに応答して、外部から与
えられる入力信号ＶをディジタルデータＤＤに変換す
る。このディジタルデータＤＤは、アドレス信号として
メモリ２に与えられる。このメモリ２の各アドレスに
は、予め周波数に対応する周波数データが記憶されてい
る。メモリ２から読出された周波数データＭＤはラッチ
回路３に与えられる。ラッチ回路３は、クロック発生回
路７から与えられるラッチ信号ＬＴに応答して、その周
波数データＭＤをラッチして比較器５に出力する。
ら与えられるスタート信号ＳＴに応答して、外部から与
えられる入力信号ＶをディジタルデータＤＤに変換す
る。このディジタルデータＤＤは、アドレス信号として
メモリ２に与えられる。このメモリ２の各アドレスに
は、予め周波数に対応する周波数データが記憶されてい
る。メモリ２から読出された周波数データＭＤはラッチ
回路３に与えられる。ラッチ回路３は、クロック発生回
路７から与えられるラッチ信号ＬＴに応答して、その周
波数データＭＤをラッチして比較器５に出力する。
【００２２】一方、クロック発生回路７は、所定の周波
数のクロック信号ＣＫ０を発生する。カウンタ回路４
は、そのクロック信号ＣＫ０のクロックパルスをカウン
トし、カウント値を示すカウントデータＣＤを比較器５
に与える。比較器５は、ラッチ回路３から与えられる周
波数データＬＤとカウンタ回路４から与えられるカウン
トデータＣＤとを比較し、その比較結果を示す出力信号
Ｍを１／２分周器６に与える。また、比較器５は、ラッ
チデータＬＤとカウントデータＣＤとが一致したとき
に、リセット信号ＲＳＴをカウンタ回路４に与える。そ
れにより、カウンタ回路４がリセットされる。１／２分
周器６は、出力信号Ｍを１／２分周し、デューティ５０
％の矩形波を出力信号Ｆとして外部に出力する。
数のクロック信号ＣＫ０を発生する。カウンタ回路４
は、そのクロック信号ＣＫ０のクロックパルスをカウン
トし、カウント値を示すカウントデータＣＤを比較器５
に与える。比較器５は、ラッチ回路３から与えられる周
波数データＬＤとカウンタ回路４から与えられるカウン
トデータＣＤとを比較し、その比較結果を示す出力信号
Ｍを１／２分周器６に与える。また、比較器５は、ラッ
チデータＬＤとカウントデータＣＤとが一致したとき
に、リセット信号ＲＳＴをカウンタ回路４に与える。そ
れにより、カウンタ回路４がリセットされる。１／２分
周器６は、出力信号Ｍを１／２分周し、デューティ５０
％の矩形波を出力信号Ｆとして外部に出力する。
【００２３】図２は、図１の電圧制御型発振器１０の各
部分の詳細な構成を示すブロック図である。Ａ／Ｄ変換
器１は、入力信号Ｖを受ける入力端子ＩＮ、スタート信
号ＳＴを受けるスタート端子ＳＴＡＲＴおよび１０ビッ
トのデータ出力端子Ｄ０〜Ｄ９を有する。メモリ２は、
１０ビットのアドレス入力端子Ａ０〜Ａ９および８ビッ
トのデータ出力端子ＭＤ０〜ＭＤ７を有する。このメモ
リ２はたとえば不揮発性メモリからなる。ラッチ回路３
は、８ビットのデータ入力端子ＬＤ０〜ＬＤ７、８ビッ
トのデータ出力端子ＬＱ０〜ＬＱ７およびラッチ信号Ｌ
Ｔを受けるクロック端子ＣＫを有する。
部分の詳細な構成を示すブロック図である。Ａ／Ｄ変換
器１は、入力信号Ｖを受ける入力端子ＩＮ、スタート信
号ＳＴを受けるスタート端子ＳＴＡＲＴおよび１０ビッ
トのデータ出力端子Ｄ０〜Ｄ９を有する。メモリ２は、
１０ビットのアドレス入力端子Ａ０〜Ａ９および８ビッ
トのデータ出力端子ＭＤ０〜ＭＤ７を有する。このメモ
リ２はたとえば不揮発性メモリからなる。ラッチ回路３
は、８ビットのデータ入力端子ＬＤ０〜ＬＤ７、８ビッ
トのデータ出力端子ＬＱ０〜ＬＱ７およびラッチ信号Ｌ
Ｔを受けるクロック端子ＣＫを有する。
【００２４】カウンタ回路４は、クロック信号ＣＫ０を
受けるクロック端子ＣＫ、カウントデータを出力する８
ビットのデータ出力端子ＣＤ０〜ＣＤ７およびリセット
信号ＲＳＴを受けるリセット端子Ｒを有する。
受けるクロック端子ＣＫ、カウントデータを出力する８
ビットのデータ出力端子ＣＤ０〜ＣＤ７およびリセット
信号ＲＳＴを受けるリセット端子Ｒを有する。
【００２５】比較器５は、８個の排他的論理和ゲート５
０〜５７、ＮＯＲゲート５８およびＤタイプフリップフ
ロップ５９を含む。ゲート５０〜５７の一方の入力端子
はラッチ回路３のデータ出力端子ＬＱ０〜ＬＱ７にそれ
ぞれ接続され、ゲート５０〜５７の他方の入力端子はカ
ウンタ回路４のデータ出力端子ＣＤ０〜ＣＤ７にそれぞ
れ接続される。ゲート５０〜５７の出力端子はゲート５
８の入力端子に接続される。ゲート５８の出力端子はフ
リップフロップ５９のデータ入力端子Ｄに接続される。
フリップフロップ５９のクロック端子ＣＫおよびリセッ
ト端子Ｒにはクロック発生回路７からそれぞれクロック
信号ＣＫ１，ＣＫ２が与えられる。フリップフロップ５
９のデータ出力端子Ｑはカウンタ回路４のリセット端子
Ｒに接続される。１／２分周器６は、Ｄタイプフリップ
フロップ３１を含む。フリップフロップ５９の出力端子
Ｑはフリップフロップ３１のクロック端子ＣＫにも接続
される。
０〜５７、ＮＯＲゲート５８およびＤタイプフリップフ
ロップ５９を含む。ゲート５０〜５７の一方の入力端子
はラッチ回路３のデータ出力端子ＬＱ０〜ＬＱ７にそれ
ぞれ接続され、ゲート５０〜５７の他方の入力端子はカ
ウンタ回路４のデータ出力端子ＣＤ０〜ＣＤ７にそれぞ
れ接続される。ゲート５０〜５７の出力端子はゲート５
８の入力端子に接続される。ゲート５８の出力端子はフ
リップフロップ５９のデータ入力端子Ｄに接続される。
フリップフロップ５９のクロック端子ＣＫおよびリセッ
ト端子Ｒにはクロック発生回路７からそれぞれクロック
信号ＣＫ１，ＣＫ２が与えられる。フリップフロップ５
９のデータ出力端子Ｑはカウンタ回路４のリセット端子
Ｒに接続される。１／２分周器６は、Ｄタイプフリップ
フロップ３１を含む。フリップフロップ５９の出力端子
Ｑはフリップフロップ３１のクロック端子ＣＫにも接続
される。
【００２６】クロック発生回路７には、ＴＣＸＯ（Ｔｅ
ｍｐｅｒａｔｕｒｅ Ｃｏｎｔｒｏｌｌｅｄ Ｃｒｙｓ
ｔａｌ Ｏｓｃｉｌｌａｔｏｒ）のように温度に依存し
ない発振周波数を有する発振器が用いられる。
ｍｐｅｒａｔｕｒｅ Ｃｏｎｔｒｏｌｌｅｄ Ｃｒｙｓ
ｔａｌ Ｏｓｃｉｌｌａｔｏｒ）のように温度に依存し
ない発振周波数を有する発振器が用いられる。
【００２７】次に、図３および図４の波形図を参照しな
がら図２の電圧制御型発振器の動作を説明する。
がら図２の電圧制御型発振器の動作を説明する。
【００２８】メモリ２には、発振周波数を表わす複数個
の８ビットの周波数データが予め記憶されている。図３
に示されるスタート信号ＳＴが“Ｈ”に立上がると、Ａ
／Ｄ変換器１は入力信号Ｖを１０ビットのディジタルデ
ータＤＤに変換するＡ／Ｄ変換動作を開始する。Ａ／Ｄ
変換動作が終了すると、スタート信号ＳＴが“Ｌ”に立
ち下がる。Ａ／Ｄ変換器１は、変換されたディジタルデ
ータＤＤをデータ出力端子Ｄ０〜Ｄ９から出力する。そ
のディジタルデータＤＤはメモリ２のアドレス入力端子
Ａ０〜Ａ９に与えられる。それにより、ディジタルデー
タＤＤによりメモリ２内のアドレスが指定され、その指
定されたアドレスからデータ出力端子ＭＤ０〜ＭＤ７に
周波数データＭＤが読出される。
の８ビットの周波数データが予め記憶されている。図３
に示されるスタート信号ＳＴが“Ｈ”に立上がると、Ａ
／Ｄ変換器１は入力信号Ｖを１０ビットのディジタルデ
ータＤＤに変換するＡ／Ｄ変換動作を開始する。Ａ／Ｄ
変換動作が終了すると、スタート信号ＳＴが“Ｌ”に立
ち下がる。Ａ／Ｄ変換器１は、変換されたディジタルデ
ータＤＤをデータ出力端子Ｄ０〜Ｄ９から出力する。そ
のディジタルデータＤＤはメモリ２のアドレス入力端子
Ａ０〜Ａ９に与えられる。それにより、ディジタルデー
タＤＤによりメモリ２内のアドレスが指定され、その指
定されたアドレスからデータ出力端子ＭＤ０〜ＭＤ７に
周波数データＭＤが読出される。
【００２９】ラッチ回路３は、図３に示されるラッチ信
号ＬＴの立上がりに応答して、データ入力端子ＬＤ０〜
ＬＤ７に与えられる周波数データＭＤをラッチし、それ
をデータ出力端子ＬＱ０〜ＬＱ７から周波数データＬＤ
として出力する。
号ＬＴの立上がりに応答して、データ入力端子ＬＤ０〜
ＬＤ７に与えられる周波数データＭＤをラッチし、それ
をデータ出力端子ＬＱ０〜ＬＱ７から周波数データＬＤ
として出力する。
【００３０】一方、カウンタ４は、図４に示すようにク
ロック端子ＣＫに与えられるクロック信号ＣＫ０のパル
スをカウントし、カウントデータＣＤをデータ出力端子
ＣＤ０〜ＣＤ７から出力する。
ロック端子ＣＫに与えられるクロック信号ＣＫ０のパル
スをカウントし、カウントデータＣＤをデータ出力端子
ＣＤ０〜ＣＤ７から出力する。
【００３１】周波数データＬＤとカウントデータＣＤと
が一致すると、ゲート５０〜５７の出力信号がすべて
“Ｌ”となる。したがって、ゲート５８の出力信号が
“Ｈ”に立上がる。フリップフロップ５９のデータ入力
端子Ｄに与えられる信号がクロック信号ＣＫ１に応答し
てデータ出力端子Ｑから出力された後、クロック信号Ｃ
Ｋ２に応答してフリップフロップ５９がリセットされ
る。このようにして、フリップフロップ５９の出力信号
は一旦“Ｈ”に立上がり、その後“Ｌ”に立下がる。フ
リップフロップ５９の出力信号がリセット信号ＲＳＴと
してカウント回路４に与えられるとともに、比較結果を
示す信号Ｍとして１／２分周器６に与えられる（図４参
照）。
が一致すると、ゲート５０〜５７の出力信号がすべて
“Ｌ”となる。したがって、ゲート５８の出力信号が
“Ｈ”に立上がる。フリップフロップ５９のデータ入力
端子Ｄに与えられる信号がクロック信号ＣＫ１に応答し
てデータ出力端子Ｑから出力された後、クロック信号Ｃ
Ｋ２に応答してフリップフロップ５９がリセットされ
る。このようにして、フリップフロップ５９の出力信号
は一旦“Ｈ”に立上がり、その後“Ｌ”に立下がる。フ
リップフロップ５９の出力信号がリセット信号ＲＳＴと
してカウント回路４に与えられるとともに、比較結果を
示す信号Ｍとして１／２分周器６に与えられる（図４参
照）。
【００３２】カウンタ回路４は、リセット信号ＲＳＴの
立上がりに応答してリセットされ、再びカウント動作を
開始する。一方、１／２分周器６は、図４に示される信
号Ｍを１／２分周し、その分周された信号を出力信号Ｆ
として出力する。図４は、メモリ２から読出された周波
数データが“３”を表わしている場合を示している。
立上がりに応答してリセットされ、再びカウント動作を
開始する。一方、１／２分周器６は、図４に示される信
号Ｍを１／２分周し、その分周された信号を出力信号Ｆ
として出力する。図４は、メモリ２から読出された周波
数データが“３”を表わしている場合を示している。
【００３３】なお、図３に示されるスタート信号ＳＴお
よびラッチ信号ＬＴは、図４に示されるクロック信号Ｃ
Ｋ０に同期している必要はない。
よびラッチ信号ＬＴは、図４に示されるクロック信号Ｃ
Ｋ０に同期している必要はない。
【００３４】このように、上記の実施例においては、メ
モリ２から読出された周波数データに基づいてカウンタ
回路４のリセットタイミングを決定することにより、入
力信号Ｖの電圧に対応した任意の周波数を有する出力信
号をＦが得られる。
モリ２から読出された周波数データに基づいてカウンタ
回路４のリセットタイミングを決定することにより、入
力信号Ｖの電圧に対応した任意の周波数を有する出力信
号をＦが得られる。
【００３５】図５は、この発明の他の実施例による電圧
制御型発振器の構成を示すブロック図である。図５の電
圧制御型発振器１０ａが図１の電圧制御型発振器１０と
異なるのは、メモリ２の代わりにメモリ２ａを含み、さ
らに入出力インタフェース回路８を含む点である。メモ
リ２ａは電気的に書込みおよび読出しが可能な不揮発性
メモリからなる。メモリ２ａには、入出力インタフェー
ス回路８を介して外部から周波数データＤＩを書込むこ
とができる。また、メモリ２ａに記憶される周波数デー
タを入出力インタフェース回路８を介して外部に直接的
に読出すこともできる。
制御型発振器の構成を示すブロック図である。図５の電
圧制御型発振器１０ａが図１の電圧制御型発振器１０と
異なるのは、メモリ２の代わりにメモリ２ａを含み、さ
らに入出力インタフェース回路８を含む点である。メモ
リ２ａは電気的に書込みおよび読出しが可能な不揮発性
メモリからなる。メモリ２ａには、入出力インタフェー
ス回路８を介して外部から周波数データＤＩを書込むこ
とができる。また、メモリ２ａに記憶される周波数デー
タを入出力インタフェース回路８を介して外部に直接的
に読出すこともできる。
【００３６】図１および図５の電圧制御型発振器におい
ては、入力電圧を発振周波数に変換するためにディジタ
ル処理が用いられるので、動作電圧および動作温度に依
存しない安定な変換特性が得られる。
ては、入力電圧を発振周波数に変換するためにディジタ
ル処理が用いられるので、動作電圧および動作温度に依
存しない安定な変換特性が得られる。
【００３７】また、メモリ２，２ａに任意の周波数デー
タを記憶させることができるので、任意の変換特性が得
られる。
タを記憶させることができるので、任意の変換特性が得
られる。
【００３８】特に、図５の実施例においては、メモリ２
ａに記憶された周波数データを容易に書換えることがで
きるので、変換特性を容易に変更することが可能とな
る。
ａに記憶された周波数データを容易に書換えることがで
きるので、変換特性を容易に変更することが可能とな
る。
【００３９】図１および図５の電圧制御型発振器によれ
ば、図６に示される線型の変換特性を得ることも図７に
示される非線型の変換特性を得ることもできる。
ば、図６に示される線型の変換特性を得ることも図７に
示される非線型の変換特性を得ることもできる。
【００４０】図８に示すように、図５の電圧制御型発振
器１０ａの入出力インタフェース回路８にアービトレー
ション回路９を用いると、電圧制御型発振器１０ａの動
作を中断することなく、外部のマイクロプロセッサによ
りメモリ２ａの内容を変更することができる。アービト
レーション回路９は、外部のマイクロプロセッサから与
えられる制御信号ＡＲＢにより制御される。アービトレ
ーション回路９には、マイクロプロセッサからアドレス
信号ＡＤが与えられ、かつＡ／Ｄ変換器１から変換され
たディジタルデータＤＤが与えられる。また、メモリ２
ａには、マイクロプロセッサから周波数データＤＡＴＡ
および書込信号ＷＲが与えられる。
器１０ａの入出力インタフェース回路８にアービトレー
ション回路９を用いると、電圧制御型発振器１０ａの動
作を中断することなく、外部のマイクロプロセッサによ
りメモリ２ａの内容を変更することができる。アービト
レーション回路９は、外部のマイクロプロセッサから与
えられる制御信号ＡＲＢにより制御される。アービトレ
ーション回路９には、マイクロプロセッサからアドレス
信号ＡＤが与えられ、かつＡ／Ｄ変換器１から変換され
たディジタルデータＤＤが与えられる。また、メモリ２
ａには、マイクロプロセッサから周波数データＤＡＴＡ
および書込信号ＷＲが与えられる。
【００４１】図９に示すように、制御信号ＡＲＢが
“Ｌ”のときには、アービトレーション回路９が、マイ
クロプロセッサからのアドレス信号ＡＤをメモリ２ａに
与える。制御信号ＡＲＢが“Ｈ”のときには、アービト
レーション回路９は、Ａ／Ｄ変換器１からのディジタル
データＤＤをメモリ２ａに与える。
“Ｌ”のときには、アービトレーション回路９が、マイ
クロプロセッサからのアドレス信号ＡＤをメモリ２ａに
与える。制御信号ＡＲＢが“Ｈ”のときには、アービト
レーション回路９は、Ａ／Ｄ変換器１からのディジタル
データＤＤをメモリ２ａに与える。
【００４２】このようにして、電圧制御型発振器１０ａ
の動作を中断することなく、制御信号ＡＲＢが“Ｌ”の
期間に、マイクロプロセッサによりメモリ２ａに記憶さ
れる周波数データを書換えることができる。
の動作を中断することなく、制御信号ＡＲＢが“Ｌ”の
期間に、マイクロプロセッサによりメモリ２ａに記憶さ
れる周波数データを書換えることができる。
【００４３】図１０は、上記実施例の電圧制御型発振器
をテレビジョン受像機、ラジオ、携帯無線機等における
受信同調回路に応用した例を示すブロック図である。
をテレビジョン受像機、ラジオ、携帯無線機等における
受信同調回路に応用した例を示すブロック図である。
【００４４】図１０の受信同調回路は、バンドパスフィ
ルタ１０１、混合器１０２、中間周波数検波器１０３、
電圧制御型発振器１０４、ローパスフィルタ１０５およ
びＰＬＬ（位相同期ループ）回路１０６を含む。電圧制
御型発振器１０４として図５の電圧制御型発振器１０ａ
が用いられる。
ルタ１０１、混合器１０２、中間周波数検波器１０３、
電圧制御型発振器１０４、ローパスフィルタ１０５およ
びＰＬＬ（位相同期ループ）回路１０６を含む。電圧制
御型発振器１０４として図５の電圧制御型発振器１０ａ
が用いられる。
【００４５】従来の同調回路では、電圧制御型発振器の
発振周波数の範囲に制約がある。そのため、テレビジョ
ン放送のＶＨＦ帯信号、ＵＨＦ帯信号、ラジオ放送のＦ
Ｍ信号およびＡＭ信号等のように、異なる周波数帯の信
号を同調するためには、各周波数帯に対応する複数の電
圧制御型発振器が必要である。
発振周波数の範囲に制約がある。そのため、テレビジョ
ン放送のＶＨＦ帯信号、ＵＨＦ帯信号、ラジオ放送のＦ
Ｍ信号およびＡＭ信号等のように、異なる周波数帯の信
号を同調するためには、各周波数帯に対応する複数の電
圧制御型発振器が必要である。
【００４６】しかし、上記実施例の電圧制御型発振器１
０ａを用いると、外部のマイクロプロセッサにより電圧
制御型発振器１０ａ内のメモリ２ａの内容を変更するこ
とができる。それにより、容易に各周波数帯に対応する
発振信号を得ることができる。
０ａを用いると、外部のマイクロプロセッサにより電圧
制御型発振器１０ａ内のメモリ２ａの内容を変更するこ
とができる。それにより、容易に各周波数帯に対応する
発振信号を得ることができる。
【００４７】図１１は、上記実施例の電圧制御型発振器
を複数の周波数帯に対応する受信同調回路に応用した例
を示すブロック図である。
を複数の周波数帯に対応する受信同調回路に応用した例
を示すブロック図である。
【００４８】図１１の受信同調回路は、バンドパスフィ
ルタ１０１、混合器１０２、中間周波数検波器１０３、
電圧制御型発振器１０４、ローパスフィルタ１０５、Ｐ
ＬＬ回路１０６およびマイクロプロセッサ１０７を含
む。電圧制御型発振器１０４として、図５の電圧制御型
発振器１０ａが用いられる。
ルタ１０１、混合器１０２、中間周波数検波器１０３、
電圧制御型発振器１０４、ローパスフィルタ１０５、Ｐ
ＬＬ回路１０６およびマイクロプロセッサ１０７を含
む。電圧制御型発振器１０４として、図５の電圧制御型
発振器１０ａが用いられる。
【００４９】マイクロプロセッサ１０７は、外部から与
えられるバンド切換信号ＢＳＷに応答して、それぞれ対
応するデータを電圧制御型発振器１０４およびＰＬＬ回
路１０６に書込む。電圧制御型発振器１０４は、ローパ
スフィルタ１０５により印加される直流電位に対応する
周波数で発振する。マイクロプロセッサ１０７により電
圧制御型発振器１０４内のメモリの内容を更新すること
によって、その発振周波数の中心周波数を制御すること
ができる。したがって、複数の周波数帯に対応する同調
を行なうことが可能になる。
えられるバンド切換信号ＢＳＷに応答して、それぞれ対
応するデータを電圧制御型発振器１０４およびＰＬＬ回
路１０６に書込む。電圧制御型発振器１０４は、ローパ
スフィルタ１０５により印加される直流電位に対応する
周波数で発振する。マイクロプロセッサ１０７により電
圧制御型発振器１０４内のメモリの内容を更新すること
によって、その発振周波数の中心周波数を制御すること
ができる。したがって、複数の周波数帯に対応する同調
を行なうことが可能になる。
【００５０】なお、図５の実施例では、メモリ２ａとし
て電気的に書込みおよび読出しが可能な不揮発性メモリ
を用いているが、メモリ２ａとして電気的に書込みおよ
び読出しが可能な揮発性メモリを用いてもよい。
て電気的に書込みおよび読出しが可能な不揮発性メモリ
を用いているが、メモリ２ａとして電気的に書込みおよ
び読出しが可能な揮発性メモリを用いてもよい。
【００５１】上記実施例では、デューティ５０％の矩形
波を得るために１／２分周器６を用いているが、出力信
号のデューティが５０％である必要がない場合には、１
／２分周器６は必要ではない。
波を得るために１／２分周器６を用いているが、出力信
号のデューティが５０％である必要がない場合には、１
／２分周器６は必要ではない。
【００５２】さらに、Ａ／Ｄ変換器６のデータ出力端子
のビット数、メモリ２のアドレス入力端子のビット数お
よびデータ出力端子のビット数、ラッチ回路３のデータ
入力端子およびデータ出力端子のビット数、カウンタ回
路４のデータ出力端子のビット数等は、図２の例には限
らず、他のビット数であってもよい。
のビット数、メモリ２のアドレス入力端子のビット数お
よびデータ出力端子のビット数、ラッチ回路３のデータ
入力端子およびデータ出力端子のビット数、カウンタ回
路４のデータ出力端子のビット数等は、図２の例には限
らず、他のビット数であってもよい。
【００５３】
【発明の効果】以上のように第１および第２の発明によ
れば、動作電圧および動作温度が変動しても安定な動作
を行なうことができるとともに、任意の変換特性を有す
る電圧制御型発振器が得られる。
れば、動作電圧および動作温度が変動しても安定な動作
を行なうことができるとともに、任意の変換特性を有す
る電圧制御型発振器が得られる。
【００５４】また、第２の発明によれば、変換特性を容
易に変更することが可能な電圧制御型発振器が得られ
る。
易に変更することが可能な電圧制御型発振器が得られ
る。
【図１】この発明の一実施例による電圧制御型発振器の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１の電圧制御型発振器の詳細な構成を示すブ
ロック図である。
ロック図である。
【図３】図１および図２の電圧制御型発振器の動作を説
明するための信号波形図である。
明するための信号波形図である。
【図４】図１および図２の電圧制御型発振器の動作を説
明するための信号波形図である。
明するための信号波形図である。
【図５】この発明の他の実施例による電圧制御型発振器
の構成を示すブロック図である。
の構成を示すブロック図である。
【図６】図１および図５の電圧制御型発振器の変換特性
の一例を示す図である。
の一例を示す図である。
【図７】図１および図５の電圧制御型発振器の変換特性
の他の例を示す図である。
の他の例を示す図である。
【図８】アービトレーション回路を用いた入出力インタ
フェース回路の例を示すブロック図である。
フェース回路の例を示すブロック図である。
【図９】図８の入出力インタフェース回路の動作を説明
するための信号波形図である。
するための信号波形図である。
【図１０】図５の電圧制御型発振器の応用例を示すブロ
ック図である。
ック図である。
【図１１】図５の電圧制御型発振器の他の応用例を示す
ブロック図である。
ブロック図である。
【図１２】従来の電圧制御型発振器の構成を示す回路図
である。
である。
１…Ａ／Ｄ変換器 ２，２ａ…メモリ ３…ラッチ回路 ４…カウンタ回路 ５…比較器 ７…クロック発生回路 １０，１０ａ…電圧制御型発振器 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】 入力電圧をディジタル信号に変換するア
ナログディジタル変換手段、 周波数に対応する周波数データを予め各アドレスに記憶
し、前記ディジタル信号により指定されたアドレスから
周波数データを読出す記憶手段、 クロックパルスを発生するクロックパルス発生手段、 前記クロックパルス発生手段から発生されたクロックパ
ルスをカウントし、カウント値を示すカウントデータを
出力するカウント手段、および前記記憶手段から読出さ
れた周波数データと前記カウント手段から出力されたカ
ウントデータとを比較し、その比較結果を示す信号を出
力するとともに、前記周波数データと前記カウントデー
タとが一致したときに前記カウント手段をリセットする
比較手段を備えた、電圧制御型発振器 - 【請求項２】 前記記憶手段が書換え可能な記憶手段で
ある、請求項１記載の電圧制御型発振器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4022923A JPH0590914A (ja) | 1991-02-22 | 1992-02-07 | 電圧制御型発振器 |
| US07/836,891 US5204552A (en) | 1991-02-22 | 1992-02-19 | Voltage controlled oscillator and an operating method thereof |
| DE4205065A DE4205065A1 (de) | 1991-02-22 | 1992-02-19 | Spannungsgesteuerter oszillator und betriebsverfahren dafuer |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2892391 | 1991-02-22 | ||
| JP3-28923 | 1991-02-22 | ||
| JP4022923A JPH0590914A (ja) | 1991-02-22 | 1992-02-07 | 電圧制御型発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590914A true JPH0590914A (ja) | 1993-04-09 |
Family
ID=26360224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4022923A Pending JPH0590914A (ja) | 1991-02-22 | 1992-02-07 | 電圧制御型発振器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5204552A (ja) |
| JP (1) | JPH0590914A (ja) |
| DE (1) | DE4205065A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2658015B1 (fr) * | 1990-02-06 | 1994-07-29 | Bull Sa | Circuit verrouille en phase et multiplieur de frequence en resultant. |
| DE19928544A1 (de) * | 1999-06-22 | 2001-01-11 | Siemens Ag | Taktteiler-Schaltungsanordnung |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4874773A (ja) * | 1971-12-30 | 1973-10-08 | ||
| JPS4874826A (ja) * | 1971-12-30 | 1973-10-09 | ||
| JPS6390911A (ja) * | 1986-10-03 | 1988-04-21 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPS63164602A (ja) * | 1986-12-26 | 1988-07-08 | Shimadzu Corp | 波形発生装置 |
| JPS63209251A (ja) * | 1987-02-25 | 1988-08-30 | Mitsubishi Electric Corp | Ｆｓｋ変調装置 |
| JPS63209211A (ja) * | 1987-02-25 | 1988-08-30 | Mitsubishi Electric Corp | 搬送波発生装置 |
| JPH04212516A (ja) * | 1990-08-15 | 1992-08-04 | Nec Corp | 信号発生回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1496782A (en) * | 1974-02-20 | 1978-01-05 | Hamilton T | Generalized current amplifier |
| US4320521A (en) * | 1980-07-25 | 1982-03-16 | National Semiconductor Corporation | Data bus transceiver |
| GB2104330A (en) * | 1981-08-19 | 1983-03-02 | Texas Instruments Ltd | Improvements in or relating to amplifiers |
| EP0078347A1 (en) * | 1981-10-29 | 1983-05-11 | BELL TELEPHONE MANUFACTURING COMPANY Naamloze Vennootschap | Telecommunication line high-efficiency operational amplifier |
| DE3213800A1 (de) * | 1982-04-15 | 1983-10-27 | Alfred Teves Gmbh, 6000 Frankfurt | Verfahren zur ausgabe von jeweils der impulsfrequenz und der periode zweier aufeinanderfolgender impulse einer impulsfolge entsprechender werte und vorrichtung zur durchfuehrung des verfahrens |
| US4719458A (en) * | 1986-02-24 | 1988-01-12 | Chrysler Motors Corporation | Method of data arbitration and collision detection in a data bus |
| US4739323A (en) * | 1986-05-22 | 1988-04-19 | Chrysler Motors Corporation | Serial data bus for serial communication interface (SCI), serial peripheral interface (SPI) and buffered SPI modes of operation |
| EP0338129A3 (en) * | 1988-04-22 | 1991-06-12 | Hewlett-Packard Company | Transceiver coupler for one-pair cabling of a high-speed network |
| US4890010A (en) * | 1988-12-22 | 1989-12-26 | Ncr Corporation | Matched current source serial bus driver |
-
1992
- 1992-02-07 JP JP4022923A patent/JPH0590914A/ja active Pending
- 1992-02-19 DE DE4205065A patent/DE4205065A1/de active Granted
- 1992-02-19 US US07/836,891 patent/US5204552A/en not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4874773A (ja) * | 1971-12-30 | 1973-10-08 | ||
| JPS4874826A (ja) * | 1971-12-30 | 1973-10-09 | ||
| JPS6390911A (ja) * | 1986-10-03 | 1988-04-21 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPS63164602A (ja) * | 1986-12-26 | 1988-07-08 | Shimadzu Corp | 波形発生装置 |
| JPS63209251A (ja) * | 1987-02-25 | 1988-08-30 | Mitsubishi Electric Corp | Ｆｓｋ変調装置 |
| JPS63209211A (ja) * | 1987-02-25 | 1988-08-30 | Mitsubishi Electric Corp | 搬送波発生装置 |
| JPH04212516A (ja) * | 1990-08-15 | 1992-08-04 | Nec Corp | 信号発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4205065C2 (ja) | 1993-04-08 |
| DE4205065A1 (de) | 1992-08-27 |
| US5204552A (en) | 1993-04-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980818 |