JPH01194715A - ディジタルｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はディジタル通信システム等において使用されて
いるディジタルＰＬＬ回路の改良に関する。

［発明の概要］ １次ループ及び２次ループを有するディジタルＰＬＬ回
路において、位相差監視回路が出力ディジタル信号間の
位相比較に応答して位相差の変化を観測し、位相の回転
方向及び位相差量を検知し。

２次ループ入力制御回路がその検知出力に応じて１次ル
ープからの２次ループに対する入力を制御して２次ルー
プによる逆方向の位相補正入力を減少させるようになっ
ている。

［従来の技術］ 第６図は従来のディジタルＰＬＬ回路の一例を示す。同
図において、１はディジタル位相比較回路、２及び３は
夫々第１及び第２のフィルター、４はアップダウン・カ
ウンタ、５はパルス分散回路、６はインバーター、７及
び８はアンド回路、９及び１０はオア回路、１１は１パ
ルス追加削除回路、１２は分周回路である。

またｆｌｎは入力ディジタル信号の周波数、ｆｏは内部
クロックの周波数（自走周波数）、Ｒは分周比であり、
更に１３は１次ループで、位相比較回路１、第１のフィ
ルター２から成り、１４は２次ループで、第２のフィル
ター３．アップダウン・カウンタ４、パルス分散回路５
、インバーター６及びアンド回路７，８から成り、そし
て１パルス追加削除回路１１及び分周回路１２によりデ
ィジタルｖＣＯが構成されている。

位相比較回路１は入出力ディジタル信号の位相をディジ
タル的に比較して１位相差に相当する個数のパルス列が
遅れ又は進み出力ａ、ｂとして第１のフィルター２に与
えられ：その出力ｃ、ｄが第２のフィルター３及びオア
回路９，１０の一方の入力に加えられる。第２のフィル
ター３の２つの出力はアップダウン・カウンタ４のｕｐ
、　ｄｏｗｎ入力に与えられ、そのカウント出力がパル
ス分散回路５の入力Ｘに加えられる。

パルス分散回路５はクロック入力ＧＫに与えられたパル
ス列の内の上記人力Ｘに対応した個数だけのパルスをで
きるだけ均等な間隔で出力し、その出力パルスはカウン
タ４からの符号ビットに応答してアンド回路７，８を介
して前記オア回路９゜１０の他方の入力に加えられる。

その結果１周波数Ｒｆ０の内部クロックは１パルス追加
削除回路１１によりオアが９又は１０の出力に応じて周
期的に１パルスが除去されるか、又は付加されて、前記
位相差に応じて１パルス追加又は削除されたクロックは
分周回路１２で１／Ｈの周波数に分周され、前記出力デ
ィジタ信号となる。

第７図は上記ディジタルＰＬＬ回路の動作説明図、第８
図はこの回路における入力周波数ｆｉｎと定常位相差の
関係を示す図で、ｆ□は１次ループ１３の最大補正量（
絶対値）、ｆ２は２次ループ１４の最大補正量（絶対値
）をあられす。

［発明が解決しようとする問題点］ さて、上述した従来のディジタルＰＬＬ回路において、
入力周波数ｆｉｎと自走周波数ｆゎの周波数差の絶対値
が１次ループ１３の最大補正量ｆ１より大きい場合、第
９図に示す如く引っ込み動作時に位相の回転を生ずるこ
とがある。

このような位相の回転が起こっている時、入力周波数ｆ
ｉｎと出力周波数ｆ。ｕｔどの位相差が±１８０°変化
するため、第９図から明らかなように２次ループ１４の
第２のフィルター３に対して引っ込みを行なう順方向の
入力と逆方向の入力とが交互に入ることになる。

従ってその結果補正量は相殺され、引っ込みに長時間を
必要とする。

上述したように、一般にディジタルＰＬＬ回路の引っ込
みの早さとその安定性とは相反する関係にあり、ＰＬＬ
回路の安定性が増せば引っ込み時間が長くなり、また引
っ込みを早くすれば不安定となる。

［発明の目的］ 従って本発明の目的はディジタルＰＬＬ回路においてそ
の安定性を損なうことなく、前記位相の回転を早く収束
させて引っ込み時間を短縮せしめることにある。

［問題点を解決するための手段］ 本発明は上記目的を達成するため、入力ディジタル信号
と出力ディジタル信号との位相をディジタル的に比較し
て得られた位相差量に応じて内部クロックに所定周期で
１パルス追加又は削除することにより出力ディジタル信
号の位相補正を行なう１次ループと２次ループを有し、
追加又は削除された内部クロックを分周して上記出力デ
ィジタル信号とするＰ　ＬＬ回路において、上記位相比
較に応答して１次ループにおける位相差の変化を観測し
、位相の回転方向及び位相差量を検知する位相差監視回
路と、該回路の出力に応じて１次ループからの２次ルー
プに対する入力を制御して２次ループへの逆方向の位相
補正入力を減少させる２次ループ入力制御回路とを備え
たことを特徴とする。

［作用］ １次ループにおける位相差の変化が観測され、その回転
方向及び位相差量が検知され、得られた位相差の変化の
情報に応じて２次ループへノ入カが制御されるので、逆
方向の補正が減少するので。

引っ込み時間が早くなる。

［実施例コ 以下図面を参照して本発明を更に説明する。

第１図及び第２図は本発明によるディジタルＰＬＬ回路
の一実施例を示し、第６図と同一符号は同−又は類似の
回路をあられす、第１図において、１５は位相差監視回
路、１６は２次ループ入力制御回路で、これら回路は例
えば第２図に示すように構成される。

第２図において、２０はアップダウン・カウンタ、２１
は状態判別回路、２２はラッチ回路。

２３は分周回路で、これら回路により位相差監視回路１
５が構成される。また、２４はアップダウン・カウンタ
、２５はラッチ回路、２６は制御ゲート回路で、これら
回路により２次ループ入力制御回路１６が構成される。

ディジタル位相比較回路１の出力ａ、ｂは位相差監視回
路１５のアップダウン・カウンタ２０に与えられ、該カ
ウンターのクリア端子ＣＬＲには分周回路２３を介して
出力ディジタル信号が印加されているので、上記出力ａ
、ｂはｆｏｕｔのｎ周期毎に上記カウンターでカウント
され、そのカウント出力は状態判別回路２１に送られる
。

状態判別回路２１は上記カウント出力に基づいて位相の
ずれ方向（回転方向）及び位相差量が所定値以上あるか
否か等の必要な情報が判別され、その判別結果はラッチ
回路２２に保持される。

次に１次ループ１３からの入力ｃ、ｄは２次ループ入力
制御回路１６のカウンタ２４に与えられ。

そのカウント出力がラッチ回路２５で保持される。

ラッチ回路２５のデータは制御ゲート回路２６を介して
出力されるようになっており、制御ゲート回路２６は位
相差監視回路１５のラッチ回路２２のデータに応じてオ
ンオフされるようになっている。従ってラッチ回路２５
のデータ（２次ループに対する１次ループからの入力）
はディジタルＰＬＬ回路の引っ込み動作に対して順方向
の位相補正データか、逆方向の位相補正データかを判別
し、必要に応じて逆方向の位相補正を減少させ、順方向
の位相補正を増大させるようにラッチ回路２５からのデ
ータを制御して２次ループ１４のフィルター３に加える
。

上述した回路の特徴はディジタルＰＬＬ回路の入出力ｆ
　ｉｎｔ　ｆ　ＯＬ！を間の位相差が小さく安定してい
る時、２次ループ入力制御回路１６の制御ゲート回路２
６がラッチ回路２５のデータをそのまま２次ループ１４
のフィルター３へ送るようにすることで、位相差監視回
路１５及び２次ループ入力制御回路１６が存在しないの
と同じ状態（ｃ　＝　ｅ　。

ｄ＝ｆの状態）にすることができるため、ディジタルＰ
ＬＬ回路の安定性を保持したまま位相の引っ込み速度を
早くすることができる点にある。

第３図は上述した実施例の具体的構成例で、入出力信号
の周波数（ｆｔｎ　　ｆｏｕｔ）のために位相の回転が
生じている時、その回転方向を検知し、これに応じて２
次ループの周波数引っ込みを妨げる方向の補正パルスを
マスクすることにより、補正量が相殺されないようにし
てディジタルＰＬＬ回路の引っ込み時間を短縮すること
を目的としている。

第３図において、状態判別回路２１はエツジ検出回路３
０．大小比較回路３１、インバータ３２′、ナンド回路
３２．３３によって構成され、また制御ゲート回路２６
はインバータ３５．アンド回路３６．３７により構成さ
れている。なお３４はＲＳフリッププロップ回路である
。

位相比較回路１の出力パルスａ、ｂはアップダウン・カ
ウンタ２０によってカウントされ、そのカウント結果Ｑ
はラッチ回路２２に対して絶対値れる。ラッチ回路２２
の出力のうち符号はエツジ検出回路３０に入力され、該
回路は符号が正から負、又は負から正へ変化した所でパ
ルスｇをナンド回路３２，３３の一方の入力に出力する
。この符号が変化する所は位相差が±１８０’と±０゜
の所の２点である。この２点で補正の方向が変化する。

ラッチ回路２２の他方の出力である絶対値は大小比較回
路３１へ人力され、該回路には位相差９０°以上の所定
値に対応する定数ｋが設定されの位相差が９０″′以上
あるか否かがチエツクされ大小比較回路３１の出力りは
ｔｉ　Ｈ７ルベル、９０”ナンド回路３２，３３の他方
の入力に与えられる。

従って上記出力りにより前記符号の変化点が±１８０°
の時のものであるか、±０°の時のものであるかが判別
できる。

ナンド回路３２，３３によりエツジ検出回路３０の出力
パルスｇを大小比較回路３１の出力りで、位相差が±１
８０°の時のパルスｊと±０゜の時のパルスｉに分けて
、パルスｊはフリップフロップ回路３４のリセット端子
長に、パルスｉはそのセット端子「に夫々入力する。

その結果、フリップフロップ回路３４の出力にはｆｉｆ
ｌとｆ　Ｏｕｔの位相差が±０″から±１８０゜へ広が
って行く時“Ｈ”レベル、±１８０＠から±０°へ縮少
して行く時１１Ｌ″ルベルとなる。この出力ｋにより２
次ループのフィルター３に入力される補正量に対してマ
スクがかけられる。

フィルター２の出力ｃ、ｄはカウンタ２４でカウントさ
れ、ラッチ回路２５にそのカウント出力に与えられるが
、ラッチ回路２５はそのカウント出力を符号Ｑと絶対値
ｍ（パルス列）に分けて出力され、フリップフロップ回
路３４の出力にと共にアンド回路３６．３７に与えられ
る。

上記ｍがフマルター３へ出力されるか否かはフリップフ
ロップ回路３４の出力ｋによって決まる。

この出力ｋが“Ｈｊｌレベル、即ちｆｉｎとｆｏｕｔの
位相差が±Ｏ°から±１８０°へ広がる時、ラッチ回路
２５の出力ｍはフィルター３へ送られる。

しかし上記出力ｋが“Ｌ”レベル、即ちｆｔｎとｆ　Ｏ
ｕｔの位相差が±１８０°から±０°へ縮少する時フィ
ルター３へは送られない。

第４図はｎ＝１とした時の上記各信号のタイミングを示
し、第５図はｆ　ｏｕｔ＞　ｆ　ｉｎの場合のｆｌｎと
ｆ　Ｏｕｔの位相差の変化を示す。

第４図から明らかなように、補正パルスｃ、ｄは±０８
．±１８０°のところで交互に入れ代わっている。そし
て位相差の変化が±０°から±１８０°へと大きくなる
方向の時、順方向の補正パルスが、±１８０°から±０
９へと小さくなる方の時は逆方向の補正パルスが出方さ
れる。そしてフリップフロップ回路３４の出力ｋにより
逆方向の補正パルスがマスクされる。その結果、フィル
ター３へ入力されるパルスは順方向のみのパルスｆとな
り、逆方向の補正パルスが全くないため。

位相の回転が早く収束し、ディジタルＰＬＬ回路の引っ
込み時間が早くなる。

しかも補正パルスのマスクは上述したように位相差が±
１８０’の所を横切らない限り行なわれないので、ディ
ジタルＰＬＬ回路が安定したロック状態にある時は補正
パルスｃ、ｄがそのままフィルター３”への入力ｅ、ｆ
となるので、ＰＬＬ回路を不安定化することがない。

［発明の効果］ 以上説明したように本発明によれば、位相差監視回路及
び２次ループ入力制御回路によりディジタルＰＬＬ回路
の引っ込み時間を短縮することができる。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例を示すブロック図
、第３図は該実施例の主要部の具体的構成例を示すブロ
ック図、第４図はその動作説明用タイミングチャート、
第５図は入出力ディジタル信号の位相差の変化を示す図
、第６図は従来のディジタルＰＬＬ回路の一例を示すブ
ロック図、第７図はその動作説明図、第８図は上記回路
における入力周波数ｆｌｎと定常位相差の関係を示す図
、第９図は上記回路における入出力ディジタル信号の位
相差の変化を示す図である。 １・・・・・・・・・位相比較回路、１３・・・・・・
・・・１次ループ、１４・・・・・・・・・２次ループ
、１５・・・・・・・・・位相差監視回路、１６・・・
・・・・・・２次ループ入力制御回路。 特許出願人　　　京セラ株式会社 代理人　　弁理士　　永　１）　武　三　部第１図 第２図 第３１ 第４図 第５図 第６図 第７図 ！５閘０人力 引込を−乃ｆＥ′Ｉｒ＋入力

Claims (1)

【特許請求の範囲】
1. 入力ディジタル信号と出力ディジタル信号との位相をデ
   ィジタル的に比較して得られた位相差量に応じて内部ク
   ロックに所定周期で１パルス追加又は削除することによ
   り出力ディジタル信号の位相補正を行なう１次ループと
   ２次ループを有し、追加又は削除された内部クロックを
   分周して上記出力ディジタル信号とするＰＬＬ回路にお
   いて、上記位相比較に応答して１次ループにおける位相
   差の変化を観測し、位相の回転方向及び位相差量を検知
   する位相差監視回路と、該回路の出力に応じて１次ルー
   プからの２次ループに対する入力を制御して２次ループ
   への逆方向の位相補正入力を減少させる２次ループ入力
   制御回路とを備えたことを特徴とするディジタルＰＬＬ
   回路。