JPH021459B2 - - Google Patents
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- JPH021459B2 JPH021459B2 JP57214753A JP21475382A JPH021459B2 JP H021459 B2 JPH021459 B2 JP H021459B2 JP 57214753 A JP57214753 A JP 57214753A JP 21475382 A JP21475382 A JP 21475382A JP H021459 B2 JPH021459 B2 JP H021459B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、デジタル位相／周波数制御回路に関
するものであり、特にバラクターダイオードを具
備し、位相弁別器によつて周波数が変化できる電
圧制御発振器の信号が発振器の周波数を選択する
作用をするプリセツト可能な周波数分割器を通つ
て位相弁別器の第１の入力部に供給され、基準発
振器の信号が基準周波数分割器を通つて位相弁別
器の第２の入力部に供給され、位相弁別器は発振
器の周波数を上昇させるパルスのための第１の出
力部と発振器の周波数を下降させるパルスのため
の第２の出力部とを備えているデジタル位相／周
波数制御回路に関するものである。
するものであり、特にバラクターダイオードを具
備し、位相弁別器によつて周波数が変化できる電
圧制御発振器の信号が発振器の周波数を選択する
作用をするプリセツト可能な周波数分割器を通つ
て位相弁別器の第１の入力部に供給され、基準発
振器の信号が基準周波数分割器を通つて位相弁別
器の第２の入力部に供給され、位相弁別器は発振
器の周波数を上昇させるパルスのための第１の出
力部と発振器の周波数を下降させるパルスのため
の第２の出力部とを備えているデジタル位相／周
波数制御回路に関するものである。
この種の位相／周波数制御回路は例えば西ドイ
ツ公開特許公報DE2856211A1号（＝EP12889A1
号）に記載されている。
ツ公開特許公報DE2856211A1号（＝EP12889A1
号）に記載されている。
このような位相／周波数制御回路はラジオおよ
びテレビジヨン受像機の選局用に使用するのに適
しており、「PLL方式」或は「周波数合成方式」
と呼ばれる。ラジオおよびテレビ受像機に使用さ
れるならば、電圧制御発振器は通常少なくとも１
個のバラクターダイオード（可変容量ダイオー
ド）を有しており、それに制御電圧が加えられて
キヤパシタンスが変化され、したがつてダイオー
ドの周波数が変化される。スーパーヘテロダイン
原理における動作においては電圧制御発振器はヘ
テロダイン発振器である。
びテレビジヨン受像機の選局用に使用するのに適
しており、「PLL方式」或は「周波数合成方式」
と呼ばれる。ラジオおよびテレビ受像機に使用さ
れるならば、電圧制御発振器は通常少なくとも１
個のバラクターダイオード（可変容量ダイオー
ド）を有しており、それに制御電圧が加えられて
キヤパシタンスが変化され、したがつてダイオー
ドの周波数が変化される。スーパーヘテロダイン
原理における動作においては電圧制御発振器はヘ
テロダイン発振器である。
多くの場合、そのような装置は電子的捜索同調
装置を設けられており、それが充分な強度の信号
を発見するまで周波数帯を上方へ或は下方へ捜索
する。しかし、特にそのような捜索モードにおい
て、使用者がはるかに離れた周波数帯のチヤンネ
ルに切換える時には、制御電圧がバラクターダイ
オードの破壊電圧領域に達する可能性がある。こ
の領域においては前には高い直列抵坑を有してた
バラクターダイオードは急速に低抵抗素子とな
り、したがつて発振を強く制動するため発振が停
止する可能性がある。しかしながら、また他方で
は制御電圧が非常に小さくなつて、バラクターダ
イオードがその順方向バイアス領域に駆動される
ことも生じる。その時にもまた発振器は強く制動
されることになる。
装置を設けられており、それが充分な強度の信号
を発見するまで周波数帯を上方へ或は下方へ捜索
する。しかし、特にそのような捜索モードにおい
て、使用者がはるかに離れた周波数帯のチヤンネ
ルに切換える時には、制御電圧がバラクターダイ
オードの破壊電圧領域に達する可能性がある。こ
の領域においては前には高い直列抵坑を有してた
バラクターダイオードは急速に低抵抗素子とな
り、したがつて発振を強く制動するため発振が停
止する可能性がある。しかしながら、また他方で
は制御電圧が非常に小さくなつて、バラクターダ
イオードがその順方向バイアス領域に駆動される
ことも生じる。その時にもまた発振器は強く制動
されることになる。
両者の場合に、位相／周波数制御回路はそれ自
身でそれぞれの不所望なモードから脱け出す方法
を発見することはできない。
身でそれぞれの不所望なモードから脱け出す方法
を発見することはできない。
本発明は、このような問題点を解決するもので
ある。本発明の目的は前述の２つ不所望なモード
が発生した時にそれを確実に克服することのでき
る回路を提供することである。
ある。本発明の目的は前述の２つ不所望なモード
が発生した時にそれを確実に克服することのでき
る回路を提供することである。
以下本発明を添附図面に示したブロツク図を参
照して実施例により詳細に説明する。
照して実施例により詳細に説明する。
実際の位相／周波数制御回路は基準発振器RO
と基準周波数分割器RTとを具備している。基準
発振器ROは高い周波数安定度が要求されるため
通常水晶発振器であり、基準周波数分割器RTは
基準発振器ROの出力を供給され、そ出力はプリ
セツトされた除数により周波数の分割された信号
を与える。基準周波数分割器RTの連続する状態
の与えられた範囲がデコーダＤによりモニターさ
れる。すなわち、もしも正の論理が使用されるな
らば、デコーダＤがモニターされるこれらの状態
の何れかに到達した時に２進信号２つのレベル
Ｈ，Ｌのうちより正であるレベルＨをデコーダＤ
が出力する。位相／周波数制御回路はさらに電圧
制御発振器VOを具備し、それは少なくとも１個
のバラクターダイオードを有し、それに制御入力
部Evから制御電圧が与えられ、VOの出力信号は
プリセツト可能な周波数分割器ETの入力部に供
給される。この周波数分割器の分割数はその設定
入力部Esに対応する信号を供給することよつて設
定することができる。
と基準周波数分割器RTとを具備している。基準
発振器ROは高い周波数安定度が要求されるため
通常水晶発振器であり、基準周波数分割器RTは
基準発振器ROの出力を供給され、そ出力はプリ
セツトされた除数により周波数の分割された信号
を与える。基準周波数分割器RTの連続する状態
の与えられた範囲がデコーダＤによりモニターさ
れる。すなわち、もしも正の論理が使用されるな
らば、デコーダＤがモニターされるこれらの状態
の何れかに到達した時に２進信号２つのレベル
Ｈ，Ｌのうちより正であるレベルＨをデコーダＤ
が出力する。位相／周波数制御回路はさらに電圧
制御発振器VOを具備し、それは少なくとも１個
のバラクターダイオードを有し、それに制御入力
部Evから制御電圧が与えられ、VOの出力信号は
プリセツト可能な周波数分割器ETの入力部に供
給される。この周波数分割器の分割数はその設定
入力部Esに対応する信号を供給することよつて設
定することができる。
基準周波数分割器RTの出力信号は位相弁別器
Ｐの第１の入力部Ｅ１に供給され、プリセツト可
能な周波数分割器ETの出力信号はこの位相弁別
器Ｐの第２の入力部Ｅ２供給される。位相弁別器
Ｐの第１の出力部Ａ１は電圧制御発振器VO周波
数を上昇させるためのパルスを出力し、第２の出
力部はこの発振器VOの周波数を低下させるため
のパルスを出力する。ロツク状態においては２つ
の出力部Ａ１，Ａ２は単位時間当り同じ数パルス
を出力する。これらのパルスは２つの定電流源Ｑ
１，Ｑ２を次のように制御する。すなわち、平滑
装置Ｇの出力が電圧制御発振器VOの周波数を決
定する一定の直流電圧を与え、プリセツト可能な
周波数分割器ETに供給される設定信号が変化す
る場合には２個の出力部Ａ１，Ａ２の一方が他方
よりも単位時間当りより多くのパルスを出力する
ことによつて変化する直流電圧を与える。
Ｐの第１の入力部Ｅ１に供給され、プリセツト可
能な周波数分割器ETの出力信号はこの位相弁別
器Ｐの第２の入力部Ｅ２供給される。位相弁別器
Ｐの第１の出力部Ａ１は電圧制御発振器VO周波
数を上昇させるためのパルスを出力し、第２の出
力部はこの発振器VOの周波数を低下させるため
のパルスを出力する。ロツク状態においては２つ
の出力部Ａ１，Ａ２は単位時間当り同じ数パルス
を出力する。これらのパルスは２つの定電流源Ｑ
１，Ｑ２を次のように制御する。すなわち、平滑
装置Ｇの出力が電圧制御発振器VOの周波数を決
定する一定の直流電圧を与え、プリセツト可能な
周波数分割器ETに供給される設定信号が変化す
る場合には２個の出力部Ａ１，Ａ２の一方が他方
よりも単位時間当りより多くのパルスを出力する
ことによつて変化する直流電圧を与える。
本発明の目的を達成するために、選択可能な待
ち時間後に位相／周波数制御回路がもはやロツク
状態でないことを発見するまでは能動状態になら
ないサブ回路が設けられる。これらのサブ回路は
前述のデコーダＤ、第１のアンドゲートＵ１、リ
セツト可能な第１のデジタル単安定マルチバイブ
レ−タＭ１、第２のデジタル単安定マルチバイブ
レ−タＭ２およびインバータＩである。さらに位
相弁別器Ｐの２つの出力部Ａ１，Ａ２のいずれが
最後に優勢であつたかに関する情報、すなわち同
調電圧が現在バラクターダイオードの破懐電圧の
近くであるのか順方向電圧の近くであるのかにつ
ての情報を蓄積するサブ回路が設けられている。
これらのサブ回路はRSフリツプ・フロツプRS、
第２および第３のアンドゲートＵ２，Ｕ３およ
び、第１および第２の分離回路Ｓ１，Ｓ２であ
る。
ち時間後に位相／周波数制御回路がもはやロツク
状態でないことを発見するまでは能動状態になら
ないサブ回路が設けられる。これらのサブ回路は
前述のデコーダＤ、第１のアンドゲートＵ１、リ
セツト可能な第１のデジタル単安定マルチバイブ
レ−タＭ１、第２のデジタル単安定マルチバイブ
レ−タＭ２およびインバータＩである。さらに位
相弁別器Ｐの２つの出力部Ａ１，Ａ２のいずれが
最後に優勢であつたかに関する情報、すなわち同
調電圧が現在バラクターダイオードの破懐電圧の
近くであるのか順方向電圧の近くであるのかにつ
ての情報を蓄積するサブ回路が設けられている。
これらのサブ回路はRSフリツプ・フロツプRS、
第２および第３のアンドゲートＵ２，Ｕ３およ
び、第１および第２の分離回路Ｓ１，Ｓ２であ
る。
プリセツト可能な周波数分割器ETの出力信号
およびデコーダＤの出力信号は第１のアンドゲー
トＵ１でアンド処理される。すなわちデコーダＤ
の出力部と周波数分割器ETの出力部とはそれぞ
れこの第１のアンドゲートＵ１の１つの入力部に
接続される。アンドゲートＵ１の出力はリセツト
可能な第１の単安定マルチバイブレ−タＭ１のリ
セツト入力部Erに結合され、したがつて単安定マ
ルチバイブレ−タＭ１の準安定状態中に第１のア
ンドゲートＵ１によりリセツト信号が与えられな
い場合のみ単安定マルチバイブレ−タＭ１の出力
パルスが発生する。それは、位相／周波数制御回
路がロツク状態にあり、周波数分割器ETの全て
の出力パルスがデコーダＤにより形成された時間
窓内にあり、準安定状態の終りになる前に第１の
単安定マルチバイブレ−タＭ１のリセツト入力部
にリセツトパルスが現われる場合ではない。しか
しながら、回路が自分でその方法を発見できない
不所望のモードの何れかが生じるならば、プリセ
ツト可能な周波数分割器ETからのパルスはもは
やデコーダＤによつて作られた時間窓の範囲に入
らなくなり、そのため第１の単安定マルチバイブ
レ−タＭ１の出力部にパルスが出現する。このパ
ルスは第２の単安定マルチバイブレ−タＭ２のト
リガー入力部Etに与えられ、したがつてその出力
部は第２の単安定マルチバイブレ−タＭ２の準安
定状態の継続時間に等しいパルスを出力する。こ
パルスは直接第１の分離回路Ｓ１の第３の入力部
Ｅ３および第２の分離回路Ｓ２の第３入力部Ｅ３
に供給される。これら２つの分離回路Ｓ１，Ｓ２
の第１の入力部Ｅ１はそれぞれ位相弁別器Ｐの第
１の出力部Ａ１および第２の出力部Ａ２に接続さ
れている。
およびデコーダＤの出力信号は第１のアンドゲー
トＵ１でアンド処理される。すなわちデコーダＤ
の出力部と周波数分割器ETの出力部とはそれぞ
れこの第１のアンドゲートＵ１の１つの入力部に
接続される。アンドゲートＵ１の出力はリセツト
可能な第１の単安定マルチバイブレ−タＭ１のリ
セツト入力部Erに結合され、したがつて単安定マ
ルチバイブレ−タＭ１の準安定状態中に第１のア
ンドゲートＵ１によりリセツト信号が与えられな
い場合のみ単安定マルチバイブレ−タＭ１の出力
パルスが発生する。それは、位相／周波数制御回
路がロツク状態にあり、周波数分割器ETの全て
の出力パルスがデコーダＤにより形成された時間
窓内にあり、準安定状態の終りになる前に第１の
単安定マルチバイブレ−タＭ１のリセツト入力部
にリセツトパルスが現われる場合ではない。しか
しながら、回路が自分でその方法を発見できない
不所望のモードの何れかが生じるならば、プリセ
ツト可能な周波数分割器ETからのパルスはもは
やデコーダＤによつて作られた時間窓の範囲に入
らなくなり、そのため第１の単安定マルチバイブ
レ−タＭ１の出力部にパルスが出現する。このパ
ルスは第２の単安定マルチバイブレ−タＭ２のト
リガー入力部Etに与えられ、したがつてその出力
部は第２の単安定マルチバイブレ−タＭ２の準安
定状態の継続時間に等しいパルスを出力する。こ
パルスは直接第１の分離回路Ｓ１の第３の入力部
Ｅ３および第２の分離回路Ｓ２の第３入力部Ｅ３
に供給される。これら２つの分離回路Ｓ１，Ｓ２
の第１の入力部Ｅ１はそれぞれ位相弁別器Ｐの第
１の出力部Ａ１および第２の出力部Ａ２に接続さ
れている。
第２の単安定マルチバイブレ−タＭ２の出力部
はまたイバータＩを通つて第１および第２の分離
回路Ｓ１，Ｓ２の第２の入力部Ｅ２に接続され、
分離回路Ｓ１，Ｓ２の第４の入力部Ｅ４はそれぞ
れRSフリツプ・フロツプRSのＱおよび出力部
に接続されている。
はまたイバータＩを通つて第１および第２の分離
回路Ｓ１，Ｓ２の第２の入力部Ｅ２に接続され、
分離回路Ｓ１，Ｓ２の第４の入力部Ｅ４はそれぞ
れRSフリツプ・フロツプRSのＱおよび出力部
に接続されている。
２つの単安定マルチバイブレ−タＭ１，Ｍ２は
基本的なデジタル回路、例えばカウントの１つが
出力として使用されるカウンタによつて構成する
と有利である。リセツト可能な第１の単安定マル
チバイブレ−タＭ１の場合にはそのようなカウン
タはまた対応するリセツト入力部を有し、それ故
前述の機能を遂行することができる。カウンタに
はカウントされるべきクロツク信号を供給され
る。
基本的なデジタル回路、例えばカウントの１つが
出力として使用されるカウンタによつて構成する
と有利である。リセツト可能な第１の単安定マル
チバイブレ−タＭ１の場合にはそのようなカウン
タはまた対応するリセツト入力部を有し、それ故
前述の機能を遂行することができる。カウンタに
はカウントされるべきクロツク信号を供給され
る。
第１および第２の分離回路Ｓ１，Ｓ２の好まし
い内部構成は図の右下方に示されている。それは
２個のアンドゲートよりなり、その入力部はそれ
ぞれＥ１，Ｅ２，およびＥ３，Ｅ４と関連してお
り、それらアンドゲートの両出力はノアゲートに
より結合されている。正の論理においては、これ
は分離回路Ｓ１，Ｓ２を構成する最も簡単な方法
であり、当業者には対応する機能を実現するため
のその他の簡単な論理ゲートを使用することが容
易に可能である。
い内部構成は図の右下方に示されている。それは
２個のアンドゲートよりなり、その入力部はそれ
ぞれＥ１，Ｅ２，およびＥ３，Ｅ４と関連してお
り、それらアンドゲートの両出力はノアゲートに
より結合されている。正の論理においては、これ
は分離回路Ｓ１，Ｓ２を構成する最も簡単な方法
であり、当業者には対応する機能を実現するため
のその他の簡単な論理ゲートを使用することが容
易に可能である。
インバータＩによる第２の単安定マルチバイブ
レ−タＭ２の出力信号の反転のため、第２および
第３のアンドゲートＵ２，Ｕ３は位相／周波数制
御回路の正常な動作中位相弁別器Ｐの出力を通過
させる。それ故このモードにおいてはRSフリ
ツ・フロツプRSは常にそれに供給されたパルス
に応じたその２つの可能な状態の１つに置かれ
る。しかしながら電圧制御発振器VOが停止する
と、２つの出力部Ａ１，Ａ２の一方はより多くの
パルスを出し、それ故もしも本発明に基づく問題
の解決が行なわれなければ回路はこの状態に保持
される。このモードにおいては第２および第３の
アンドゲートＵ２，Ｕ３の入力部はインバータＩ
の出力部に接続されていてＬレベルにあり、その
ため回路はRSフリツプ・フロツプRSにより前の
状態に保持される。何故ならば、RSフリツ・フ
ロツプRS入力部ＳおよびＲにはもはや位相弁別
器Ｐからのパレスが到達しないからである。
レ−タＭ２の出力信号の反転のため、第２および
第３のアンドゲートＵ２，Ｕ３は位相／周波数制
御回路の正常な動作中位相弁別器Ｐの出力を通過
させる。それ故このモードにおいてはRSフリ
ツ・フロツプRSは常にそれに供給されたパルス
に応じたその２つの可能な状態の１つに置かれ
る。しかしながら電圧制御発振器VOが停止する
と、２つの出力部Ａ１，Ａ２の一方はより多くの
パルスを出し、それ故もしも本発明に基づく問題
の解決が行なわれなければ回路はこの状態に保持
される。このモードにおいては第２および第３の
アンドゲートＵ２，Ｕ３の入力部はインバータＩ
の出力部に接続されていてＬレベルにあり、その
ため回路はRSフリツプ・フロツプRSにより前の
状態に保持される。何故ならば、RSフリツ・フ
ロツプRS入力部ＳおよびＲにはもはや位相弁別
器Ｐからのパレスが到達しないからである。
２個の分離回路Ｓ１，Ｓ２は第２の単安定マル
チバイブレ−タＭ２の出力信号、すなわち反転さ
れない、或は反転された形で対応する継続時間の
パルスを２個の定電流源Ｑ１，Ｑ２に作用させ、
電圧制御発振器VOの制御入力部Evに作用する制
御電圧が不所望なモード外で発振するようにす
る。したがつて、もしも電圧制御発振器VOのバ
ラクターダイオードが例えばその破懐電圧の付近
で動作していれば、第２の単安定マルチバイブレ
−タＭ２からの出力パルスは通常約30ボルトのこ
の電圧を減少させるように作用する。
チバイブレ−タＭ２の出力信号、すなわち反転さ
れない、或は反転された形で対応する継続時間の
パルスを２個の定電流源Ｑ１，Ｑ２に作用させ、
電圧制御発振器VOの制御入力部Evに作用する制
御電圧が不所望なモード外で発振するようにす
る。したがつて、もしも電圧制御発振器VOのバ
ラクターダイオードが例えばその破懐電圧の付近
で動作していれば、第２の単安定マルチバイブレ
−タＭ２からの出力パルスは通常約30ボルトのこ
の電圧を減少させるように作用する。
上述のように、この種の分離回路を構成する最
も簡単な方法は図示のような２個のアンドゲート
と１個のノア素子とよりなる複合ゲートを使用す
ることである。この第１の分離回路Ｓ１において
は、２個のアンド素子の一方はRSフリツプ・フ
ロツプRSのＱ出力と第２の単安定マルチバイブ
レ−タＭ２の出力とのアンド処理を行ない、他方
のアンド素子は位相弁別器Ｐの第１の出力Ａ１と
インバータＩの出力とのアンド処理を行なう。も
しもどちらのアンド条件も満足されない場合に
は、第１の分離回路Ｓ１の出力部はＨレベルにな
り、それは第１の定電流源Ｑ１が平滑装置Ｇを充
電するようにさせる。
も簡単な方法は図示のような２個のアンドゲート
と１個のノア素子とよりなる複合ゲートを使用す
ることである。この第１の分離回路Ｓ１において
は、２個のアンド素子の一方はRSフリツプ・フ
ロツプRSのＱ出力と第２の単安定マルチバイブ
レ−タＭ２の出力とのアンド処理を行ない、他方
のアンド素子は位相弁別器Ｐの第１の出力Ａ１と
インバータＩの出力とのアンド処理を行なう。も
しもどちらのアンド条件も満足されない場合に
は、第１の分離回路Ｓ１の出力部はＨレベルにな
り、それは第１の定電流源Ｑ１が平滑装置Ｇを充
電するようにさせる。
同様に、第２の分離回路Ｓ２においてRSフリ
ツプ・フロツプRSの出力と第２の単安定マル
チバイブレ−タＭ２の出力とのアンド処理が２個
のアンド素子の一方で行なわれ、他方のアンド素
子では位相弁別器Ｐの第２の出力Ａ２とインバー
タＩの出力とのアンド処理が行なわれる。もしも
２つのアンド条件のどちらも満足されないなら
ば、第２の分離回路Ｓ２の出力部はＨレベルにな
る。
ツプ・フロツプRSの出力と第２の単安定マル
チバイブレ−タＭ２の出力とのアンド処理が２個
のアンド素子の一方で行なわれ、他方のアンド素
子では位相弁別器Ｐの第２の出力Ａ２とインバー
タＩの出力とのアンド処理が行なわれる。もしも
２つのアンド条件のどちらも満足されないなら
ば、第２の分離回路Ｓ２の出力部はＨレベルにな
る。
このようにして本発明によるデジタル位相／周
波数制御回路は、電圧制御発振器VOの発振が停
止した場合であつてさえも、自分でこの不所望な
モードから逃れることができる。本発明の主要な
効果はこのような問題を解決できる点にある。別
の効果は回路がデジタル的なサブ回路だけで構成
されているため絶縁ゲート電界効果トランジスタ
回路、すなわち、いわゆるMOS回路を使用して
構成することができることである。前述の文献に
記載された従来の技術による装置と同様に、位相
弁別器Ｐはその文献の第８図に記載されているよ
うなデジタル位相弁別器であることが好ましい。
波数制御回路は、電圧制御発振器VOの発振が停
止した場合であつてさえも、自分でこの不所望な
モードから逃れることができる。本発明の主要な
効果はこのような問題を解決できる点にある。別
の効果は回路がデジタル的なサブ回路だけで構成
されているため絶縁ゲート電界効果トランジスタ
回路、すなわち、いわゆるMOS回路を使用して
構成することができることである。前述の文献に
記載された従来の技術による装置と同様に、位相
弁別器Ｐはその文献の第８図に記載されているよ
うなデジタル位相弁別器であることが好ましい。
本発明の技術的範囲を逸脱することなく、個々
の機能は部分的に実施可能であり、特に２個の単
安定マルチバイブレ−タＭ１，Ｍ２或は全体がマ
イクロコンピュータ或はマイクロプロセツサによ
つて実現されることも可能であろう。
の機能は部分的に実施可能であり、特に２個の単
安定マルチバイブレ−タＭ１，Ｍ２或は全体がマ
イクロコンピュータ或はマイクロプロセツサによ
つて実現されることも可能であろう。
図は本発明の１実施例のブロツク図である。
Ｒ……基準発振器、RT……基準周波数分割
器、VO……電圧制御発振器、Ｄ……デコーダ、
ET……プリセツト可能な周波数分割器、Ｐ……
位相弁別器、Ｕ１，Ｕ２，Ｕ３……アンドゲー
ト、Ｍ１，Ｍ２……単安定マルチバイブレ−タ、
RS……RSフリツプ・フロツプ、Ｓ１，Ｓ２……
分離回路、Ｑ１，Ｑ２……定電流源、Ｇ……平滑
装置。
器、VO……電圧制御発振器、Ｄ……デコーダ、
ET……プリセツト可能な周波数分割器、Ｐ……
位相弁別器、Ｕ１，Ｕ２，Ｕ３……アンドゲー
ト、Ｍ１，Ｍ２……単安定マルチバイブレ−タ、
RS……RSフリツプ・フロツプ、Ｓ１，Ｓ２……
分離回路、Ｑ１，Ｑ２……定電流源、Ｇ……平滑
装置。
Claims (1)
- 【特許請求の範囲】 １ バラクタ−ダイオ−ドを具備し、その周波数
が位相弁別器Ｐにより変化できる電圧制御発振器
VOの信号が、発振器の周波数を選択する作用を
行なうプリセツト可能な周波数分割器ETを通つ
て前記位相弁別器Ｐの第２の入力部Ｅ２に結合さ
れ、基準発振器ROの信号が基準周波数分割器
RTを通つて前記位相弁別器Ｐの第１の入力部に
結合され、位相弁別器Ｐが前記電圧制御発振器
VOの周波数を上昇させるパルスのための第１の
出力部Ａ１と、発振器VOの周波数を低下させる
パルスのための第２の出力部Ａ２とを有するデジ
タル位相／周波数制御回路において、 基準周波数分割器RTの連続するカウントの範
囲が時間窓を形成するためデコーダＤによりモニ
ターされる如く構成され、 デコーダＤの出力部は第１のアンドゲートＵ１
の第１の入力部に結合され、第１のアンドゲート
Ｕ１の第２の入力部はプリセツト可能な周波数分
割器ETの出力部に接続され、 リセツト可能な第１の単安定マルチバイブレー
タＭ１のリセツト入力部Erが、第１のアンドゲ
ートＵ１の出力部に接続され、 第２の単安定マルチバイブレ−タＭ２のトリガ
−入力部が第１の単安定マルチバイブレ−タＭ１
の出力部に接続され、 RSフリツプ・フロツプRSのＳおよびＲ入力部
はそれぞれ第２のアンドゲートＵ２および第３の
アンドゲートＵ３の出力部に接続され、それらの
アンドゲートＵ２，Ｕ３の第１の入力部に第１の
アンドゲートＵ１の出力信号がインバータＩを通
つて結合され、 第２のアンドゲートＵ２および第３のアンドゲ
ートＵ３の第２の入力部はそれぞれ前記位相弁別
器Ｐの第１の出力部Ａ１および第２の出力部Ａ２
に接続され、 位相弁別器Ｐの第１および第２の出力部Ａ１，
Ａ２はそれぞれ第１の分離回路Ｓ１および第２の
分離回路Ｓ２の第１の入力部Ｅ１に結合され、そ
れら分離回路Ｓ１，Ｓ２の第２の入力部Ｅ２には
第２の単安定マルチバイブレ−タＭ２の出力信号
がインバータＩを通つて結合され、それらの第３
の入力部Ｅ３は第２の単安定マルチバイブレ−タ
Ｍ２の出力信号が直接結合され、それらの第４の
入力部Ｅ４はそれぞれRSフリツプ・フロツプRS
のＱ出力部および出力部に接続され、 第１の分離回路Ｓ１の出力部は平滑装置Ｇを充
電する第１の定電流源Ｑ１の制御入力部に結合さ
れ、第２の分離回路Ｓ２の出力部は平滑装置Ｇを
放電する第２の定電流源Ｑ２の制御入力部に結合
され、 平滑装置Ｇの出力部が電圧制御発振器VOの制
御入力部に結合され、 前記各分離回路Ｓ１，Ｓ２は分離回路の第１の
入力部Ｅ１と第２の入力部Ｅ２とを組合せるアン
ド素子と、分離回路の第３の入力部Ｅ３と第４の
入力部Ｅ４とを組合せるアンド素子と、それら２
個のアンド素子の出力を組合せるノア素子とより
構成されていることを特徴とする位相／周波数制
御回路。 ２ 絶縁ゲート電界効果トランジスタ技術を使用
して構成されていることを特徴とする特許請求の
範囲第１項記載の位相／周波数制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP81110300.1 | 1981-12-10 | ||
| EP81110300A EP0081598B1 (de) | 1981-12-10 | 1981-12-10 | Digitale Phasen/Frequenzregelschaltung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58150331A JPS58150331A (ja) | 1983-09-07 |
| JPH021459B2 true JPH021459B2 (ja) | 1990-01-11 |
Family
ID=8188062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57214753A Granted JPS58150331A (ja) | 1981-12-10 | 1982-12-09 | デジタル位相／周波数制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4517529A (ja) |
| EP (1) | EP0081598B1 (ja) |
| JP (1) | JPS58150331A (ja) |
| DE (1) | DE3170205D1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4890072A (en) * | 1988-02-03 | 1989-12-26 | Motorola, Inc. | Phase locked loop having a fast lock current reduction and clamping circuit |
| DE3909200C2 (de) * | 1989-03-21 | 1995-02-09 | Hella Kg Hueck & Co | Einrichtungen zur Taktsignalaufbereitung für eine taktgesteuerte Schaltungsanordnung |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3701039A (en) * | 1968-10-28 | 1972-10-24 | Ibm | Random binary data signal frequency and phase compensation circuit |
| US4138650A (en) * | 1972-05-15 | 1979-02-06 | Anderson Scott K | Phase lock loop |
| GB1481786A (en) * | 1974-09-13 | 1977-08-03 | Farnell Instr Ltd | Frequency control circuits |
| US3988696A (en) * | 1975-11-28 | 1976-10-26 | The Bendix Corporation | Phase lock detector for digital frequency synthesizer |
| JPS5273659A (en) * | 1975-12-16 | 1977-06-20 | Sanyo Electric Co Ltd | Frequency synthesizer |
| US4151473A (en) * | 1977-11-18 | 1979-04-24 | Harris Corporation | Phase detector circuit |
| DE2856211A1 (de) * | 1978-12-27 | 1980-07-03 | Licentia Gmbh | Digitale phasenregelschaltung mit einer hilfsschaltung |
| DE2932049A1 (de) * | 1979-08-07 | 1981-02-12 | Rohde & Schwarz | Frequenz- und phasengeregelter hochfrequenzoszillator |
-
1981
- 1981-12-10 DE DE8181110300T patent/DE3170205D1/de not_active Expired
- 1981-12-10 EP EP81110300A patent/EP0081598B1/de not_active Expired
-
1982
- 1982-11-16 US US06/442,056 patent/US4517529A/en not_active Expired - Fee Related
- 1982-12-09 JP JP57214753A patent/JPS58150331A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3170205D1 (en) | 1985-05-30 |
| US4517529A (en) | 1985-05-14 |
| EP0081598A1 (de) | 1983-06-22 |
| EP0081598B1 (de) | 1985-04-24 |
| JPS58150331A (ja) | 1983-09-07 |
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