JPH035804A - チャタリング防止回路 - Google Patents
チャタリング防止回路Info
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- JPH035804A JPH035804A JP1140326A JP14032689A JPH035804A JP H035804 A JPH035804 A JP H035804A JP 1140326 A JP1140326 A JP 1140326A JP 14032689 A JP14032689 A JP 14032689A JP H035804 A JPH035804 A JP H035804A
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- 244000145845 chattering Species 0.000 title claims abstract description 32
- 230000002265 prevention Effects 0.000 title claims description 17
- 239000004065 semiconductor Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はチャタリングの防止回路に関し、特に機械式接
点を有するスイッチの発するチャタリングの影響を最小
におさえるのに効果的なチャタリング防止回路に関する
。
点を有するスイッチの発するチャタリングの影響を最小
におさえるのに効果的なチャタリング防止回路に関する
。
近年の半導体集積回路の進歩とそれに伴う各種機器の機
能向上に伴い、スイッチを用いて複雑な操作を行・う機
器が多くなっている。その−例としてディジタル時計を
あげる事ができるが、その操作の一例として、時刻設定
を行うのに時刻に応じた回数だけある特定のスイッチを
押すという例を考える事ができる。この場合、スイッチ
を接続する半導体集積回路に要求される重要な特性とし
て、スイッチの機械的接点が発するチャタリングを防止
又は入力しないようにする事がある。これは、チャタリ
ングにより、実際にスイッチが押された回数以上の値が
取り込まれてしまう事を防止する為である。
能向上に伴い、スイッチを用いて複雑な操作を行・う機
器が多くなっている。その−例としてディジタル時計を
あげる事ができるが、その操作の一例として、時刻設定
を行うのに時刻に応じた回数だけある特定のスイッチを
押すという例を考える事ができる。この場合、スイッチ
を接続する半導体集積回路に要求される重要な特性とし
て、スイッチの機械的接点が発するチャタリングを防止
又は入力しないようにする事がある。これは、チャタリ
ングにより、実際にスイッチが押された回数以上の値が
取り込まれてしまう事を防止する為である。
従来、この種のチャタリングによる過剰な入力を防止す
るチャタリング防止回路としては、入出力特性にヒステ
リシスを持つシュミットトリガ回路がよく用いられてい
る。しかしながら、シュミットトリガ回路の持つヒステ
リシスは入力電圧の閾値に対するものであり、機械的接
点が発するチャタリングのように激しく“０”１″を繰
り返すチャタリングに対してはシュミットトリガ回路の
効果は薄い。
るチャタリング防止回路としては、入出力特性にヒステ
リシスを持つシュミットトリガ回路がよく用いられてい
る。しかしながら、シュミットトリガ回路の持つヒステ
リシスは入力電圧の閾値に対するものであり、機械的接
点が発するチャタリングのように激しく“０”１″を繰
り返すチャタリングに対してはシュミットトリガ回路の
効果は薄い。
チャタリング防止回路の他の方式として、ソフトウェア
によってチャタリングを防止する方法も従来よりよく用
いられている。たとえばある入力ボートの値が“０”か
ら“１”に変化した場合に、ボートの状態をある一定期
間後に再び取り込み、再度“１”となっている事を確認
した後に内部処理に移る等の方法である。ソフトウェア
による方法は柔軟性に優れており、スイッチの性質に見
合ったチャタリング防止回路を構成できる利点があるが
、マイクロプロセッサ−タイプの半導体集積回路にしか
適用できないという欠点がある。
によってチャタリングを防止する方法も従来よりよく用
いられている。たとえばある入力ボートの値が“０”か
ら“１”に変化した場合に、ボートの状態をある一定期
間後に再び取り込み、再度“１”となっている事を確認
した後に内部処理に移る等の方法である。ソフトウェア
による方法は柔軟性に優れており、スイッチの性質に見
合ったチャタリング防止回路を構成できる利点があるが
、マイクロプロセッサ−タイプの半導体集積回路にしか
適用できないという欠点がある。
マイクロプロセッサタイプでない、所謂布線論理型の半
導体集積回路においては、チャタリング防止回路どして
Ｄ型のフリ、プフロップや、それを直列に接続したシフ
トレジスタなどが従来よりよく用いられている。シフト
レジスタタイプのチャタリング防止回路の縦来例を第５
図に示す。
導体集積回路においては、チャタリング防止回路どして
Ｄ型のフリ、プフロップや、それを直列に接続したシフ
トレジスタなどが従来よりよく用いられている。シフト
レジスタタイプのチャタリング防止回路の縦来例を第５
図に示す。
入力ＩＮが“０″の場合５段のＤ型フリツブフ冒ツブを
縦属接続したシフトレジスタ１は全てリセットされてお
り、出力ＯＵＴも“Ｏ”となる。
縦属接続したシフトレジスタ１は全てリセットされてお
り、出力ＯＵＴも“Ｏ”となる。
入力ＩＮが“１″となるとクロックφに同期してデータ
はシフトレジスタ１の中を右へ一段ずつシフトされる。
はシフトレジスタ１の中を右へ一段ずつシフトされる。
クロツク５ケ分の間入力ＩＮが“１″であると出力ＯＵ
Ｔも“１″となる。しかしながら、チャタリングにより
その間に一度でも入力ＩＮが“０′になると、５段のシ
フトレジスタ中のＤ型フリップフロップは全てリセット
されてしまい、再度計数が開始される。タイムチャート
を第６図に案す。シフトレジスタタイプのチャタリング
防止回路はシフトレジスタ１０段数とクロックφの周期
を任意に選択する事ができ、それによりスイッチの種類
と端子の機能に合せたチャタリング防止回路を選択でき
る利点がある。しかしながら第５図の例では入力の立上
り時のチャタリングしか防止できず、入力の立下り時の
チャタては全く無防備であるという欠点がある。第５図
の例において、シフトレジスタ１をセット型にし、入力
端子ＩＮに接続されるインバータを省略する事により、
立下り検出型のチャタリング防止回路を構成する事は容
易であるが、いずれにしても立上り時または立下り時の
どちらか一方のみのチャタリングしか防止できない。
Ｔも“１″となる。しかしながら、チャタリングにより
その間に一度でも入力ＩＮが“０′になると、５段のシ
フトレジスタ中のＤ型フリップフロップは全てリセット
されてしまい、再度計数が開始される。タイムチャート
を第６図に案す。シフトレジスタタイプのチャタリング
防止回路はシフトレジスタ１０段数とクロックφの周期
を任意に選択する事ができ、それによりスイッチの種類
と端子の機能に合せたチャタリング防止回路を選択でき
る利点がある。しかしながら第５図の例では入力の立上
り時のチャタリングしか防止できず、入力の立下り時の
チャタては全く無防備であるという欠点がある。第５図
の例において、シフトレジスタ１をセット型にし、入力
端子ＩＮに接続されるインバータを省略する事により、
立下り検出型のチャタリング防止回路を構成する事は容
易であるが、いずれにしても立上り時または立下り時の
どちらか一方のみのチャタリングしか防止できない。
上述したように、従来のチャタリング防止回路では、シ
ュミットトリガ回路では機械的接点が発するチャタリン
グを防止するには不十分であり、ソフトウェアによる方
法ではその適用はマイクロプロセッサ型の半導体集積回
路に限定され１．シフトレジスタを用いる方法では立上
り、立下りのいずれか一方にしか適用できないという欠
点がある。
ュミットトリガ回路では機械的接点が発するチャタリン
グを防止するには不十分であり、ソフトウェアによる方
法ではその適用はマイクロプロセッサ型の半導体集積回
路に限定され１．シフトレジスタを用いる方法では立上
り、立下りのいずれか一方にしか適用できないという欠
点がある。
本発明の目的は布線論理型の半導体集積回路にも適用で
き、機械的接点が発するチャタリングを効果的に防止で
き、入力の立上り、立下りのいずれにも適用できるチャ
タリング防止回路を提供することにある。
き、機械的接点が発するチャタリングを効果的に防止で
き、入力の立上り、立下りのいずれにも適用できるチャ
タリング防止回路を提供することにある。
本発明のチャタリング防止回路は、一方の入力に入力端
子を、他方の入力に出力端子を接続する排他的論理和と
、この排他的論理和の出力を入力とし、同排他的論理和
の出力が１”または“０″のいずれかの時に全段を初期
化するように構成されたシフトレジスタと、こめシフト
レジスタの出力を入力に、出力端子を出力に接続するＴ
型フリップフロップとを有して構成されている。
子を、他方の入力に出力端子を接続する排他的論理和と
、この排他的論理和の出力を入力とし、同排他的論理和
の出力が１”または“０″のいずれかの時に全段を初期
化するように構成されたシフトレジスタと、こめシフト
レジスタの出力を入力に、出力端子を出力に接続するＴ
型フリップフロップとを有して構成されている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例である。第１図で、５段のリ
セット付きＤ型フリップフロップを縦属接続したシフト
レジスタ１の出力にＴ型フリップフロップ２を接続し、
その出力を出力端子ＯＵＴとするとともに入力端子ＩＮ
と出力端子ＯＵＴとを排他的論理和回路３に入力し、こ
の排他的入力回路３の出力をシフトレジスタ１に加える
ようにしている。初期状態として入力信号ＩＮ＝“０”
、出力信号０ＵＴ＝“０”を仮定する。排他的論理和回
路３の出力は′０″であるからシフトレジスタ１は全段
のフリップフロップがリセットされている。この状態で
入力信号ＩＮが“０”から“１”に変化すると排他的論
理和回路３の出力は“１ｎとなる。クロックφが５ケ入
力される量大力信号ＩＮ＝“１ｎが推持されればシフト
レジスタ１の出力は“１”となるが、その間−度でも入
力信号ＩＮが“０”となるとシフトレジスタ１中のフリ
ップフロップは全段リセットされ、再度計数が開始され
る。シフトレジスタ１の出力が“１″となると、次のク
ロックＴのタイミングでＴフリップフロップ２が反転し
、出力信号ＯＵＴは“１”となる。出力信号ＯＵＴが“
１”となると排他的論理和回路３の出力はパ０″となり
シフトレジスタ１中のフリップフロップは全段リセット
される。
セット付きＤ型フリップフロップを縦属接続したシフト
レジスタ１の出力にＴ型フリップフロップ２を接続し、
その出力を出力端子ＯＵＴとするとともに入力端子ＩＮ
と出力端子ＯＵＴとを排他的論理和回路３に入力し、こ
の排他的入力回路３の出力をシフトレジスタ１に加える
ようにしている。初期状態として入力信号ＩＮ＝“０”
、出力信号０ＵＴ＝“０”を仮定する。排他的論理和回
路３の出力は′０″であるからシフトレジスタ１は全段
のフリップフロップがリセットされている。この状態で
入力信号ＩＮが“０”から“１”に変化すると排他的論
理和回路３の出力は“１ｎとなる。クロックφが５ケ入
力される量大力信号ＩＮ＝“１ｎが推持されればシフト
レジスタ１の出力は“１”となるが、その間−度でも入
力信号ＩＮが“０”となるとシフトレジスタ１中のフリ
ップフロップは全段リセットされ、再度計数が開始され
る。シフトレジスタ１の出力が“１″となると、次のク
ロックＴのタイミングでＴフリップフロップ２が反転し
、出力信号ＯＵＴは“１”となる。出力信号ＯＵＴが“
１”となると排他的論理和回路３の出力はパ０″となり
シフトレジスタ１中のフリップフロップは全段リセット
される。
この状態で入力信号ＩＮの“１″の状態が初めて回路内
部に取り込まれ、これ以後はチャタリング防止回路は立
下り検出にモードを変える。
部に取り込まれ、これ以後はチャタリング防止回路は立
下り検出にモードを変える。
次に入力信号ＩＮが１ｎから“０″に変化すると、先程
と同様排他的論理和回路３の出力は“ｌ”となる。クロ
ックφが５ケ入力される量大力信号ＩＮが“０”を推持
すればシフトレジスタｌの出力は“１”となるが、その
間−度でも入力信号ＩＮが“１”となるとシフトレジス
タ１中のフリップフロップは全段リセットされ、再度計
数が開始される。シフトレジスタ１の出力が“１”とな
ると、次のクロック下のタイミングでＴフリップフロッ
プ２が反転し、出力信号ＯＵＴは“０″となる。出力信
号ＯＵＴが“Ｏ”となると排他的論理和回路３の出力は
“０”となり、シフトレジスタ１中のフリップフロップ
は全段リセットされる。この状態で入力信号ＩＮの“０
”の状態が初めて回路内部に取り込まれ、これ以後はチ
ャタリング防止回路は立上り検出にモードを変える。以
上説明した動作を示すタイムチャートを第２図に示す。
と同様排他的論理和回路３の出力は“ｌ”となる。クロ
ックφが５ケ入力される量大力信号ＩＮが“０”を推持
すればシフトレジスタｌの出力は“１”となるが、その
間−度でも入力信号ＩＮが“１”となるとシフトレジス
タ１中のフリップフロップは全段リセットされ、再度計
数が開始される。シフトレジスタ１の出力が“１”とな
ると、次のクロック下のタイミングでＴフリップフロッ
プ２が反転し、出力信号ＯＵＴは“０″となる。出力信
号ＯＵＴが“Ｏ”となると排他的論理和回路３の出力は
“０”となり、シフトレジスタ１中のフリップフロップ
は全段リセットされる。この状態で入力信号ＩＮの“０
”の状態が初めて回路内部に取り込まれ、これ以後はチ
ャタリング防止回路は立上り検出にモードを変える。以
上説明した動作を示すタイムチャートを第２図に示す。
尚、第１図の論理を反転し、第３図のように排他的論理
和回路３の出力でシフトレジスタ１中のフリップフロッ
プをリセットし、シフトレジスタ１の出力をインバータ
を介してＴ−フリップフロップ２に入力するように構成
しても同様の効果が得られることは言うまでもない。
和回路３の出力でシフトレジスタ１中のフリップフロッ
プをリセットし、シフトレジスタ１の出力をインバータ
を介してＴ−フリップフロップ２に入力するように構成
しても同様の効果が得られることは言うまでもない。
第４図は本発明の他の実施例を示す回路図である。１１
は３段のシフトレジスタであり、１２は２段のシフトレ
ジスタである。これらシフトレジスタ１１と１２とは直
列に接続されている。１３はセレクタであり、シフトレ
ジスタ１１または１２の出力を出力信号ＯＵＴの状態に
従って選択するよう接続されている。１４はＴ型フリッ
プフロップであり、１５は排他的論理和回路である。
は３段のシフトレジスタであり、１２は２段のシフトレ
ジスタである。これらシフトレジスタ１１と１２とは直
列に接続されている。１３はセレクタであり、シフトレ
ジスタ１１または１２の出力を出力信号ＯＵＴの状態に
従って選択するよう接続されている。１４はＴ型フリッ
プフロップであり、１５は排他的論理和回路である。
第４図の実施例は入力信号ＩＮの立上り時は３段のシフ
トレジスタ１１で動作し、立下り時はシフトレジスタ１
１と１２との５段で動作するよう構成されている以外は
第１図の実施例と全く同様の原理で動作する。この場合
は入力の立上り時と立下り時でチャタリング防止時間を
変更できるという利点がある。
トレジスタ１１で動作し、立下り時はシフトレジスタ１
１と１２との５段で動作するよう構成されている以外は
第１図の実施例と全く同様の原理で動作する。この場合
は入力の立上り時と立下り時でチャタリング防止時間を
変更できるという利点がある。
以上説明したように、本発明のチャタリング防止回路は
、一方の入力に入力端子を、他方の入力に出力端子を接
続する排他的論理和回路と、この排他的論理和回路の出
力を入力とし、同排他的論理和回路の出力が“１”また
は“Ｏ”のいずれかの時に全段を初期化するように構成
されたシフトレジスタと、このシフトレジスタの出力を
入力に、出力端子を出力に接続するＴ型フリップフロッ
プとを含んで構成する事により、布線論理型の半導体集
積回路にも適用でき、機械的接点が発するチャタリング
を効果的に防止でき、入力の立上り、立下りのいずれに
も適用できる効果がある。
、一方の入力に入力端子を、他方の入力に出力端子を接
続する排他的論理和回路と、この排他的論理和回路の出
力を入力とし、同排他的論理和回路の出力が“１”また
は“Ｏ”のいずれかの時に全段を初期化するように構成
されたシフトレジスタと、このシフトレジスタの出力を
入力に、出力端子を出力に接続するＴ型フリップフロッ
プとを含んで構成する事により、布線論理型の半導体集
積回路にも適用でき、機械的接点が発するチャタリング
を効果的に防止でき、入力の立上り、立下りのいずれに
も適用できる効果がある。
第１図は本発明の一実施例を示す回路ブロック図、第２
−は第１図の実施例の動作を示すタイムチャート、第３
図は本発明の一実施例の変形例を示す回路ブロック図、
第４図は本発明の他の実施例を示す回路ブロック図、第
５図は従来例を示す回路ブロック図、第６図は第５図の
従来例の動作を示すタイムチャートである。 １．１１．１２・・・・・・シフトレジスタ、２゜１４
・・・・・・Ｔ型フリップフロップ、３゜ ・・・・・排 他的論理和回路、 ３・・・・・・セレクタ、 ４゜ ５・・・・・・ インバータ。
−は第１図の実施例の動作を示すタイムチャート、第３
図は本発明の一実施例の変形例を示す回路ブロック図、
第４図は本発明の他の実施例を示す回路ブロック図、第
５図は従来例を示す回路ブロック図、第６図は第５図の
従来例の動作を示すタイムチャートである。 １．１１．１２・・・・・・シフトレジスタ、２゜１４
・・・・・・Ｔ型フリップフロップ、３゜ ・・・・・排 他的論理和回路、 ３・・・・・・セレクタ、 ４゜ ５・・・・・・ インバータ。
Claims (1)
- 一方の入力に入力端子を、他方の入力に出力端子を接続
する排他的論理和回路と、前記排他的論理和回路の出力
を入力とし、前記排他的論理和回路の出力が“１”また
は“０”のいずれかの時に全段を初期化するように構成
されたシフトレジスタと、前記シフトレジスタの出力を
入力に、出力端子を出力に接続するＴ型フリップフロッ
プとを有するチャタリング防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140326A JP2504190B2 (ja) | 1989-06-01 | 1989-06-01 | チャタリング防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140326A JP2504190B2 (ja) | 1989-06-01 | 1989-06-01 | チャタリング防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH035804A true JPH035804A (ja) | 1991-01-11 |
| JP2504190B2 JP2504190B2 (ja) | 1996-06-05 |
Family
ID=15266218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1140326A Expired - Lifetime JP2504190B2 (ja) | 1989-06-01 | 1989-06-01 | チャタリング防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504190B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190260A (ja) | 2004-12-07 | 2006-07-20 | Seiko Epson Corp | リアルタイムクロック装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55147821A (en) * | 1979-05-08 | 1980-11-18 | Toshiba Corp | Digital filter |
-
1989
- 1989-06-01 JP JP1140326A patent/JP2504190B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55147821A (en) * | 1979-05-08 | 1980-11-18 | Toshiba Corp | Digital filter |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2504190B2 (ja) | 1996-06-05 |
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