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Die
Erfindung betrifft allgemein ein Verfahren und eine Vorrichtung
für eine
grob justierbare Verzögerungsschaltung
mit Flankenunterdrückungsschaltungen,
die zur Verwendung mit Verzögerungsregelschleifen
(Delay Locked Loops-DLLs) geeignet ist.
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Eine
Verzögerungsregelschleife
ist eine elektronische Schaltung, die dafür verwendet werden kann, den
internen Takt eines synchronen IC-Bausteins fehlerfrei auf einen
externen Takt abzustimmen, d. h. um den sogenannten Taktsynchronisierungsfehler
zu verringern Durch Steuern der Zeitverzögerung des internen Takts relativ
zu dem externen Takt kann der interne Takt mit dem externen Takt
synchronisiert werden Ein wichtiger Leistungsparameter einer Verzögerungsregelschleife
ist die Einschwingzeit oder die Zeit, die benötigt wird, damit diese Synchronisation
stattfinden kann.
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Dementsprechend
besteht Bedarf an einer Verzögerungsschaltung,
die in DLLs zum Verkürzen der
Einschwingzeit eingesetzt werden kann Die Erfindung wird durch den
unabhängigen
Anspruch definiert. Die abhängigen
Ansprüche
definieren vorteilhafte Ausführungsformen.
Es ist darum ein Merkmal der vorliegenden Erfindung, die oben angesprochenen
Nachteile in Verbindung mit DLL-Einschwingzeitschaltungen zu überwinden,
indem ein Verfahren und eine Vorrichtung für eine grob justierbare Verzögerungsschaltung
bereitgestellt werden, womit verkürzte Einschwingzeiten möglich sind.
Solche DLL-Einschwingzeitschaltungen findet man unter anderem in Halbleiterbauelementen,
die eine synchrone Speicherkomponente enthalten, und in Vorrichtungen,
die solche Schaltungen enthalten.
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Die
oben genannten und weitere Merkmale und Vorteile der Erfindung gehen
aus der folgenden näheren
Beschreibung von Ausführungsformen
der Erfindung hervor. Es versteht sich, dass sowohl die obige allgemeine
Beschreibung als auch die folgende detaillierte Beschreibung für die Erfindung
beispielhaft sind und sie nicht einschränken.
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Die
Merkmale und erfindungsgemäßen Aspekte
der vorliegenden Erfindung gehen aus dem Studium der folgenden detaillierten
Beschreibung, der Ansprüche
und der Zeichnungen deutlicher hervor. Es folgt nun eine kurze Beschreibung
der Zeichnungen.
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1 ist
ein Zeitsteuerungsdiagramm, das ein Referenztakt (REFCLK)-Signal und ein entsprechendes
Ausgangssignal einer grob justierbaren Verzögerungsschaltung gemäß einer
Ausführungsform des
Standes der Technik darstellt.
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2 ist
ein Schaltbild einer grob justierbaren Verzögerungsschaltung mit einer
Flankenunterdrückungsschaltung
gemäß einer
Ausführungsform der
vorliegenden Erfindung.
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3 ist
ein Zeitsteuerungsdiagramm, das den Status von verschiedenen Signalen
an verschiedenen Knoten der Schaltung von 2 gemäß einer Ausführungsform
der vorliegenden Erfindung darstellt.
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Es
folgt eine detaillierte Erläuterung
des Aufbaus und des Verfahrens für
eine grob justierbare Verzögerungsschaltung,
die in DLLs zum Verkürzen der
Einschwingzeit gemäß der vorliegenden
Erfindung verwendet werden kann Es ist zu beachten, dass in der
folgenden Erläuterung
und in den angehängten
Zeichnungen die gleichen Bezugszahlen für Komponenten, die ungefähr die gleichen
Funktionen und Strukturmerkmale aufweisen, verwendet werden, um
sie nicht wiederholt erläutern
zu müssen.
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Viele
digitale Systeme stützen
sich auf genaue Takte zum Synchronisieren der Zeitpunkte für Arbeitsschritte
und Datenübertragungen.
Oft wird ein Kristalloszillator verwendet, um ein Referenztaktsignal
mit einer Basisfrequenz zu erzeugen. Dieses Taktsignal wird dann
geteilt oder vervielfacht, um ein oder mehrere Taktsignale mit gewünschten
Frequenzen zu erzeugen Alternativ können externe Taktsignale empfangen
und gleichermaßen
geteilt oder vervielfacht werden, um interne Takte zu erzeugen Verzögerungsregelschleifen
(Delay Locked Loops-DLLs) und Phasenregelkreise (Phase Locked Loops-PLLs)
sind in diesen synchronen integrierten Schaltkreisen (Integrated
Circuits-ICs) obligatorisch geworden, um Taktsynchronisierungsfehler – das heißt, den
vergleichsweisen Unterschied zwischen der Phase und der Frequenz
eines Referenztaktsignals im Vergleich zur Phase und Frequenz eines Rückkopplungstaktsignals – zu vermeiden
Wenn der Unterschied zwischen der Phase und der Frequenz im Wesentlichen
null ist oder innerhalb einer spezifizierten Toleranz liegt, so
ist ein "Einschwingzustand" erreicht. Das Minimieren
der Zeit, die benötigt
wird, um diesen DLL-Ein schwingzustand herzustellen, d. h. die Einschwingzeit,
ist eine zunehmende Herausforderung – insbesondere bei DLLs in
IC-Chips im tiefen Submikrometerbereich.
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Eine
Möglichkeit,
einen Einschwingzustand zu gewährleisten
und auch eine verkürzte
Einschwingzeit zu erhalten, ist die Verwendung einer grob justierbaren
Verzögerungsschaltung.
Eine DLL ohne eine solche grob justierbare Verzögerungsschaltung hat zur Folge,
dass die Einschwingzeit der DLL relativ hoch ist und der Einschwingvorgang
mitunter langwierig wird. Eine typische grob justierbare Verzögerungsschaltung
arbeitet durch Verschieben der ansteigenden Flanke des ankommenden
Taktimpulses um einen großen
Schritt. Zum Beispiel ist in dem Zeitsteuerungsdiagramm 100 von 1 ein
erster Signalverlauf 110 gezeigt. Der erste Signalverlauf 110 stellt
das ankommende Referenztaktsignal REFCLK dar. Der zweite Signalverlauf 120 stellt
den Ausgang der grob justierbaren Verzögerungsschaltung dar und zeigt
an, dass die erste ansteigende Flanke 130 zu einer Zeit
eintritt, die gleich einem Teilbetrag der Periode T des ersten Signalverlaufs 110,
REFCLK, ist. Zur Veranschaulichung kann der Teilbetrag ¾ sein,
was der ersten ansteigenden Flanke entspricht, die am Zeitpunkt
3T/4 eintritt.
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Eine
grob justierbare Verzögerungsschaltung
zur Verwendung in einer DLL enthält
eine Kette aus Invertern, welche die erforderliche Zeitverzögerung erzeugen
Die erforderliche Anzahl an Invertern kann mittels der folgenden
Formel berechnet werden:
Gesamtverzögerung = Verzögerung je
Inverter (d) × Anzahl
der Inverter (n) Im vorliegenden Fall beträgt die gewünschte Gesamtverzögerung 3T/4,
so dass 3T/4 = d × n.
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Alternativ
ist die Anzahl der Inverter (n) = Gesamtverzögerung/Verzögerung je Inverter = 3T/(4d). In
der Regel liegt diese Anzahl in der Größenordnung von einigen Hundert,
und eine so große
Anzahl von Invertern erfordert dann zusätzlich die Verwendung eines
oder mehrerer Decoder für
die dynamische Auswahl der Anzahl von Invertern, die in jedem Augenblick
benötigt
werden.
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Wenden
wir uns nun 2 zu, wo ein Schaltbild einer
grob justierbaren Verzögerungsschaltung in
Kombination mit einer Flankenunterdrückungsschaltung gemäß einer
Ausführungsform
der vorliegenden Erfindung gezeigt ist. Die grob justierbare Verzögerungsschaltung 200 enthält eine
Tiefpassfilterschaltung 205, eine Schmitt-Triggerschaltung 210 und
eine Flankenunterdrückungsschaltung 250.
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Die
Tiefpassfilterschaltung 205 kann unter anderem ein R-C-Netzwerk
erster Ordnung sein, das aus dem Widerstand 201 und dem
Kondensator 202 besteht, oder sie kann eine beliebige andere
geeignete Signalaufbereitungsschaltung sein, die dafür geeignet
ist, das Eingangssignal zu dem erforderlichen Format zu modifizieren
Der Eingang in die Tiefpassfilterschaltung 205 ist das
REFCLK-Signal, bei dem es sich um das ankommende Referenztaktsignal
handelt. Das REFCLK-Signal wird durch die Tiefpassfilterschaltung 205 integriert
(d. h. es wird ein Sägezahnsignal
erzeugt), was zu einem wiederholt sägezahnartigen Signal am Eingangsknoten
IN führt Das
Sägezahn
signal am Eingangsknoten IN ist der Eingang in die Schmitt-Triggerschaltung 210.
In dieser veranschaulichenden Ausführungsform ist die Schmitt-Triggerschaltung 210 mit
komplementären Metalloxidhalb
leiter (CMOS)-Transistoren implementiert, und zwar p-Kanal-MOS (PMOS)-Transistoren 211, 212, 215 und
n-Kanal-MOS (NMOS)-Transistoren 213, 214, 216.
Alternativ kann die Schmitt-Triggerschaltung 210 auch mit
anderen Kombinationen von MOSFETs oder mit BJTs implementiert sein.
Die Schmitt-Triggerschaltung 210 erzeugt
ein Ausgangssignal am Ausgangsknoten OP. Dieses Ausgangssignal wird
dann in die Flankenunterdrückungsschaltung 250 eingespeist
Aufgrund der von einer inhärenten
Hysterese geprägten
Arbeitscharakteristik von Schmitt-Triggerschaltungen bleibt das
Ausgangssignal am Ausgangsknoten OP in einem hohen Zustand, bis
die Eingangsspannung am Eingangsknoten IN eine obere Schwellen spannung für die konkreten
Transistoren, aus denen die Schmitt-Triggerschaltung 210 besteht, übersteigt. Wenn
die obere Schwellenspannung überschritten wird,
so schaltet der Ausgang der Schmitt-Triggerschaltung 210 in
einen niedrigen Zustand um. Umgekehrt bleibt das Ausgangssignal
am Knoten OP in einem niedrigen Zustand, bis die Eingangsspannung am
Knoten IN unter die untere Schwellenspannung abfällt, um die Ausgangsspannung
am Knoten OP in einen hohen Zustand umzuschalten
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Die
Funktionsweise einer Schmitt-Triggerschaltung ist allgemein bekannt.
Genauer gesagt, empfängt
die Schmitt-Triggerschaltung 210 in einer Ausführungsform
der vorliegenden Erfindung ein Sägezahnsignal über den
Eingangsknoten IN von der Tiefpassfilterschaltung 205.
Das An- und Abschwellen des Eingangssignals am Eingangsknoten IN
nach dem Auslösen
der Schmitt-Triggerschaltung 210 bei entsprechenden Schwellenpegeln
erzeugt eine Kette von Ausgangsimpulsen von der Schmitt-Triggerschaltung 210 am
Ausgangsknoten OP. Alternativ kann die Schmitt-Triggerschaltung 210 durch
eine andere geeignete Triggerschaltung ersetzt werden, wie zum Beispiel
unter anderem eine Zenerdiodenschaltung.
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Die
Ausgangsimpulse von dem Ausgangsknoten OP werden als der Eingang
in die Flankenunterdrückungsschaltung 250 eingespeist,
die D-Flipflops 260, 270, einen Inverter 280 und
ein Kombinationsmittel, wie zum Beispiel unter anderem ein Paar Doppeleingangs-NAND-Gatter 290, 295,
umfasst. Die Flankenunterdrückungsschaltung 250 kann
mittels CMOS-Transistortechnologie aufgebaut sein, oder es können andere
geeignete Technologien verwendet werden.
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Die
D-Flipflops 260, 270 sind rücksetzbar und werden über die
positive Flanke gesteuert. Bekanntlich umfasst jeder D-Flipflop
einen Dateneingang (D), einen Takteingang (CK), einen Ausgang Q und
einen Rücksetz-
oder Aktivierungseingang (RST). Hier dient das Einschaltrücksetzsignal
(POR) zum Rücksetzen
des Ausgangs der D-Flipflops 260, 270 auf null.
Wenn im Betrieb der Ausgangsimpuls von der Schmitt-Triggerschaltung 210 in
die Flankenunterdrückungsschaltung 250 eingespeist
wird, so wird ein positiver Spannungsschritt am Ausgang des NAND-Gatters 290 am
Knoten CL erzeugt.
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Dieser
positive Schritt am Knoten CL erzeugt, wenn er mit dem Signal vom
Ausgangsknoten OP der Schmitt-Triggerschaltung 210 am NAND-Gatter 295 logisch
UND-kombiniert wird, das Ausgangstaktsignal OUTCLK. In diesem veranschaulichenden
Beispiel hat das Ausgangssignal OUTCLK seine erste ansteigende Flanke
am Zeitpunkt t = 3T/4 des ursprünglichen
ankommenden REFCLK-Eingangssignals. Somit verschiebt die grob justierbare Verzögerungsschaltung 200 die
ansteigende Flanke des ankommenden Taktsignals REFCLK um 3T/4 oder
ungefähr
75 % der Periode T des REFCLK-Signals. Die Funktionsweise der grob
justierbaren Verzögerungsschaltung 200 kann
weiter anhand des Zeitsteuerungsdiagramms von 3 erläutert werden 3 ist
ein Zeitsteuerungsdiagramm des eine Rechteckwelle darstellenden,
ursprünglich
eingegebenen REFCLK-Signals 310 und des Sägezahnsignals 320 am
Knoten IN, welches der Eingang in die grob justierbare Verzögerungsschaltung 200 ist. Ebenfalls
gezeigt sind das Ausgangssignal 330 der Schmitt-Triggerschaltung 210 am
Knoten OP, das positive Schrittsignal 340 am Knoten CL
der Flankenunterdrückungsschaltung 250 und
das Ausgangssignal 350 am Knoten OUTCLK.
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Wie 3 zeigt,
hat das Ausgangssignal 350 vom Knoten OUTCLK seine erste
ansteigende Flanke am Zeitpunkt t = 3T/4 des REFCLK-Signals, wobei
T die Periode des REFCLK-Signals ist Es sind Ausführungsformen
der vorliegenden Erfindung offenbart worden Einem Durchschnittsfachmann
ist jedoch klar, dass bestimmte Modifikationen innerhalb der Lehren
dieser Erfindung möglich
sind. Zum Beispiel umfasst die vorliegende Erfindung anstelle der konkreten
Transistortechnologie, die durch die Ausführungsform die im vorliegenden
Text mit Bezug auf 2 besprochen wurde, repräsentiert
wird, auch Ausführungsformen,
die andere Transistortechnologien beinhalten. Gleichermaßen können Umkehrungen
der Signale enthalten sein. Darum ist der wahre Geltungsbereich
und Inhalt der Erfindung anhand des Studiums der folgenden Ansprüche zu bestimmen.