JP2943852B2 - クロック同期回路 - Google Patents
クロック同期回路Info
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- JP2943852B2 JP2943852B2 JP8112262A JP11226296A JP2943852B2 JP 2943852 B2 JP2943852 B2 JP 2943852B2 JP 8112262 A JP8112262 A JP 8112262A JP 11226296 A JP11226296 A JP 11226296A JP 2943852 B2 JP2943852 B2 JP 2943852B2
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- clock
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号に同期し
たクロックを生成するためのクロック同期回路に関す
る。
たクロックを生成するためのクロック同期回路に関す
る。
【０００２】
【従来の技術】一般に、入力信号としてプリアンブル部
を備える入力信号が知られており、このプリアンブル部
としてシンボルクロックの１／２周期で最大値から最小
値へ変化し１／２周期後に最大値へ戻るという変化を周
期的に繰り返すプリアンブル部がある。そして、従来の
クロック同期回路では、このようなプリアンブル部を備
える入力信号からシンボルクロックを生成する際には、
プリアンブル部を１シンボルあたり４回サンプルして、
２番目のサンプリング出力と４番目のサンプリング出力
とが一致するようにクロックを制御して入力信号に同期
したシンボルクロックを生成している。
を備える入力信号が知られており、このプリアンブル部
としてシンボルクロックの１／２周期で最大値から最小
値へ変化し１／２周期後に最大値へ戻るという変化を周
期的に繰り返すプリアンブル部がある。そして、従来の
クロック同期回路では、このようなプリアンブル部を備
える入力信号からシンボルクロックを生成する際には、
プリアンブル部を１シンボルあたり４回サンプルして、
２番目のサンプリング出力と４番目のサンプリング出力
とが一致するようにクロックを制御して入力信号に同期
したシンボルクロックを生成している。
【０００３】ここで、上述のクロック同期回路について
図３及び図４を参照して説明する。
図３及び図４を参照して説明する。
【０００４】図示のクロック同期回路はサンプラー２０
１を備えており、サンプラー２０１は入力信号ａを受け
るとともに後述するクロック発生器１０６からシンボル
クロックＳＣＬＫが与えられる。そして、サンプラー２
０１は、入力信号ａをシンボルクロックＳＣＬＫの１／
４周期でサンプリングしてサンプリング出力信号Ｓ41乃
至Ｓ44を生成する。
１を備えており、サンプラー２０１は入力信号ａを受け
るとともに後述するクロック発生器１０６からシンボル
クロックＳＣＬＫが与えられる。そして、サンプラー２
０１は、入力信号ａをシンボルクロックＳＣＬＫの１／
４周期でサンプリングしてサンプリング出力信号Ｓ41乃
至Ｓ44を生成する。
【０００５】引き算器（減算）１０２には、２番目のサ
ンプリング出力信号Ｓ42と４番目のサンプリング出力Ｓ
44とが与えられ、減算器１０２は、サンプリング出力信
号Ｓ42とサンプリング出力Ｓ44との差分をとって差分信
号Ｓs を出力する。
ンプリング出力信号Ｓ42と４番目のサンプリング出力Ｓ
44とが与えられ、減算器１０２は、サンプリング出力信
号Ｓ42とサンプリング出力Ｓ44との差分をとって差分信
号Ｓs を出力する。
【０００６】積算器１０３は差分信号Ｓs を受け、差分
信号Ｓs を積算する。そして、積算器１０３は、積算の
の際、オーバーフローが生じると、オーバーフロー信号
ｏfを出力し、アンダーフローが生じると、アンダーフ
ロー信号ｕf を出力する。これらオーバーフロー信号ｏ
f 及びアンダーフロー信号ｕf は遅れ進み信号発生器１
０４に与えられる。
信号Ｓs を積算する。そして、積算器１０３は、積算の
の際、オーバーフローが生じると、オーバーフロー信号
ｏfを出力し、アンダーフローが生じると、アンダーフ
ロー信号ｕf を出力する。これらオーバーフロー信号ｏ
f 及びアンダーフロー信号ｕf は遅れ進み信号発生器１
０４に与えられる。
【０００７】遅れ進み信号発生器１０４には、クロック
制御開始信号Ｐst及びクロック制御終了信号Ｐend が与
えられる。クロック制御開始信号Ｐstが入力されてから
クロック制御終了信号Ｐend が入力されるまでの間（期
間）において、遅れ進み信号発生器１０４は、オーバー
フロー信号ｏf が入力されると、遅れ信号Ｓr を出力
し、アンダーフロー信号ｕf が入力されると、進み信号
Ｓa を出力する。そして、これら遅れ信号Ｓr 及び進み
信号Ｓa はクロック発生器１０６に与えられる。
制御開始信号Ｐst及びクロック制御終了信号Ｐend が与
えられる。クロック制御開始信号Ｐstが入力されてから
クロック制御終了信号Ｐend が入力されるまでの間（期
間）において、遅れ進み信号発生器１０４は、オーバー
フロー信号ｏf が入力されると、遅れ信号Ｓr を出力
し、アンダーフロー信号ｕf が入力されると、進み信号
Ｓa を出力する。そして、これら遅れ信号Ｓr 及び進み
信号Ｓa はクロック発生器１０６に与えられる。
【０００８】クロック発生器１０６は、発振器１０５の
出力を基準信号ｆとして、この基準信号ｆを分周してシ
ンボルクロックＳＣＬＫを生成する。この際、遅れ信号
Ｓrが与えられると、クロック発生器１０６は、シンボ
ルクロックＳＣＬＫの位相を遅らせ、進み信号Ｓa が与
えられると、シンボルクロックＳＣＬＫの位相を進ませ
る。
出力を基準信号ｆとして、この基準信号ｆを分周してシ
ンボルクロックＳＣＬＫを生成する。この際、遅れ信号
Ｓrが与えられると、クロック発生器１０６は、シンボ
ルクロックＳＣＬＫの位相を遅らせ、進み信号Ｓa が与
えられると、シンボルクロックＳＣＬＫの位相を進ませ
る。
【０００９】上述の動作によって、サンプリング出力信
号Ｓ42とサンプリング出力信号Ｓ44とが等しくなるよう
にシンボルクロックＳＣＬＫを制御して、入力信号ａに
同期したシンボルクロックＳＣＬＫを生成する。
号Ｓ42とサンプリング出力信号Ｓ44とが等しくなるよう
にシンボルクロックＳＣＬＫを制御して、入力信号ａに
同期したシンボルクロックＳＣＬＫを生成する。
【００１０】
【発明が解決しようとする課題】ところで、従来のクロ
ック同期回路では、例えば、プリアンブル部としてシン
ボルクロックの１／２周期で最大値から最小値へ変化し
１／２周期後に最大値へ戻るという変化を周期的に繰り
返すプリアンブル部プリアンブル部を有する入力信号か
らシンボルクロックを生成する際、１シンボルあたり４
回サンプリングを行わねばならず、この結果、シンボル
レートが高くなるとサンプリングが困難となっしまい、
サンプリングを行うためには、高価なサンプラーが必要
となるという問題点がある。
ック同期回路では、例えば、プリアンブル部としてシン
ボルクロックの１／２周期で最大値から最小値へ変化し
１／２周期後に最大値へ戻るという変化を周期的に繰り
返すプリアンブル部プリアンブル部を有する入力信号か
らシンボルクロックを生成する際、１シンボルあたり４
回サンプリングを行わねばならず、この結果、シンボル
レートが高くなるとサンプリングが困難となっしまい、
サンプリングを行うためには、高価なサンプラーが必要
となるという問題点がある。
【００１１】本発明の目的はサンプリングレートが高く
なっても高価なサンプラーを必要としないクロック同期
回路を提供することにある。
なっても高価なサンプラーを必要としないクロック同期
回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明によれば、入力信
号に同期したシンボルクロックを生成する際に用いられ
るクロック同期回路において、前記シンボルクロックの
１／２周期で前記入力信号をサンプリングして第１及び
第２のサンプリング出力信号を出力するサンプリング手
段と、前記第１及び前記第２のサンプリング出力信号に
応じてクロック制御期間の間遅れ信号及び進み信号を生
成する生成手段と、予め定められた周波数の基準信号に
応じて前記シンボルクロックを生成し前記遅れ信号を受
けると前記シンボルクロックの位相を遅らせ前記進み信
号を受けると前記シンボルクロックの位相を進ませさら
に前記クロック制御期間が終了した後前記シンボルクロ
ックの位相を１／４周期遅らせるクロック発生手段とを
有することを特徴とするクロック同期回路が得られる。
号に同期したシンボルクロックを生成する際に用いられ
るクロック同期回路において、前記シンボルクロックの
１／２周期で前記入力信号をサンプリングして第１及び
第２のサンプリング出力信号を出力するサンプリング手
段と、前記第１及び前記第２のサンプリング出力信号に
応じてクロック制御期間の間遅れ信号及び進み信号を生
成する生成手段と、予め定められた周波数の基準信号に
応じて前記シンボルクロックを生成し前記遅れ信号を受
けると前記シンボルクロックの位相を遅らせ前記進み信
号を受けると前記シンボルクロックの位相を進ませさら
に前記クロック制御期間が終了した後前記シンボルクロ
ックの位相を１／４周期遅らせるクロック発生手段とを
有することを特徴とするクロック同期回路が得られる。
【００１３】本発明によるクロック同期回路には、例え
ば、シンボルクロックの１／２周期で最大値から最小値
へ変化しさらに１／２周期後に最大値へ戻るという変化
を周期的に繰り返す入力信号が与えられる。この入力信
号はサンプリング手段によって１シンボルあたり２回サ
ンプリングされる。そして、サンプリング手段は、第１
のサンプリング出力信号及び第２のサンプリング出力信
号を出力する。
ば、シンボルクロックの１／２周期で最大値から最小値
へ変化しさらに１／２周期後に最大値へ戻るという変化
を周期的に繰り返す入力信号が与えられる。この入力信
号はサンプリング手段によって１シンボルあたり２回サ
ンプリングされる。そして、サンプリング手段は、第１
のサンプリング出力信号及び第２のサンプリング出力信
号を出力する。
【００１４】生成手段は、例えば、引き算器、積算器、
及び遅れ進み信号発生器を備えており、引き算器は第１
のサンプリング出力信号と第２のサンプリング出力信号
との差分を求めて差分信号を出力する。積算器は差分信
号を積算して、オーバーフローが生じるとオーバーフロ
ー信号を出力し、アンダーフローが生じると、アンダー
フロー信号を出力する。遅れ進み信号発生器はクロック
制御開始信号Ｐstが入力されてからクロック制御終了信
号Ｐend が入力されるまでの間（クロック制御期間）に
おいて、オーバーフロー信号が入力されると遅れ信号を
出力し、アンダーフロー信号が入力されると進み信号を
出力する。
及び遅れ進み信号発生器を備えており、引き算器は第１
のサンプリング出力信号と第２のサンプリング出力信号
との差分を求めて差分信号を出力する。積算器は差分信
号を積算して、オーバーフローが生じるとオーバーフロ
ー信号を出力し、アンダーフローが生じると、アンダー
フロー信号を出力する。遅れ進み信号発生器はクロック
制御開始信号Ｐstが入力されてからクロック制御終了信
号Ｐend が入力されるまでの間（クロック制御期間）に
おいて、オーバーフロー信号が入力されると遅れ信号を
出力し、アンダーフロー信号が入力されると進み信号を
出力する。
【００１５】このクロック同期回路には、例えば、１／
４周期移相信号発生器が備えられており、この１／４周
期移相信号発生器はクロック制御終了信号を受けると移
相信号を出力する。クロック発生手段では、予め定めら
れた周波数の基準信号に応じてシンボルクロックを生成
する。この際、クロック発生手段は遅れ信号を受けると
シンボルクロックの位相を遅らせ、進み信号を受ける
と、シンボルクロックの位相を進ませる。さらに、クロ
ック発生手段では、移相信号に応答してシンボルクロッ
クシンボルクロックの位相を１／４周期遅らせる。
４周期移相信号発生器が備えられており、この１／４周
期移相信号発生器はクロック制御終了信号を受けると移
相信号を出力する。クロック発生手段では、予め定めら
れた周波数の基準信号に応じてシンボルクロックを生成
する。この際、クロック発生手段は遅れ信号を受けると
シンボルクロックの位相を遅らせ、進み信号を受ける
と、シンボルクロックの位相を進ませる。さらに、クロ
ック発生手段では、移相信号に応答してシンボルクロッ
クシンボルクロックの位相を１／４周期遅らせる。
【００１６】このように、本発明では、入力信号を１シ
ンボルあたり２回サンプリングして、この２つのサンプ
ル値が一致するようシンボルクロックを制御した後、シ
ンボルクロックを１／４周期遅らせるようにしたから、
簡単なサンプリング手段を用いて１／４のサンプリング
レートでクロック同期を行うことができる。
ンボルあたり２回サンプリングして、この２つのサンプ
ル値が一致するようシンボルクロックを制御した後、シ
ンボルクロックを１／４周期遅らせるようにしたから、
簡単なサンプリング手段を用いて１／４のサンプリング
レートでクロック同期を行うことができる。
【００１７】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００１８】図１を参照して、図示のクロック同期回路
において、図３に示すクロック同期回路と同一の構成要
素については同一の参照番号を付す。
において、図３に示すクロック同期回路と同一の構成要
素については同一の参照番号を付す。
【００１９】図２も参照して、シンボルクロックの１／
２周期で最大値から最小値へ変化しさらに１／２周期後
に最大値へ戻るという変化を周期的に繰り返す入力信号
ａは、サンプラー１０１でクロック発生器１０６から与
えられるシンボルクロックＳＣＬＫの１／２周期でサン
プリングされる。そして、サンプラー１０１は第１のサ
ンプリング出力信号Ｓ21と第２のサンプリング出力信号
Ｓ22を出力する。
２周期で最大値から最小値へ変化しさらに１／２周期後
に最大値へ戻るという変化を周期的に繰り返す入力信号
ａは、サンプラー１０１でクロック発生器１０６から与
えられるシンボルクロックＳＣＬＫの１／２周期でサン
プリングされる。そして、サンプラー１０１は第１のサ
ンプリング出力信号Ｓ21と第２のサンプリング出力信号
Ｓ22を出力する。
【００２０】引き算器（減算器）１０２には第１及び第
２のサンプリング出力信号Ｓ21及びＳ22が与えられ、減
算器１０２は第１のサンプリング出力信号Ｓ21と第２の
サンプリング出力信号Ｓ22との差分を求めて、差分信号
Ｓs を出力する。そして、この差分信号Ｓs は積算器１
０３に与えられる。
２のサンプリング出力信号Ｓ21及びＳ22が与えられ、減
算器１０２は第１のサンプリング出力信号Ｓ21と第２の
サンプリング出力信号Ｓ22との差分を求めて、差分信号
Ｓs を出力する。そして、この差分信号Ｓs は積算器１
０３に与えられる。
【００２１】積算器１０３は差分信号Ｓs を積算する。
積算器１０３は、積算のの際、オーバーフローが生じる
と、オーバーフロー信号ｏf を出力し、アンダーフロー
が生じると、アンダーフロー信号ｕf を出力する。そし
て、これらオーバーフロー信号ｏf 及びアンダーフロー
信号ｕf は遅れ進み信号発生器１０４に与えられる。
積算器１０３は、積算のの際、オーバーフローが生じる
と、オーバーフロー信号ｏf を出力し、アンダーフロー
が生じると、アンダーフロー信号ｕf を出力する。そし
て、これらオーバーフロー信号ｏf 及びアンダーフロー
信号ｕf は遅れ進み信号発生器１０４に与えられる。
【００２２】遅れ進み信号発生器１０４には、クロック
制御開始信号Ｐst及びクロック制御終了信号Ｐend が与
えられ、クロック制御開始信号Ｐstが入力されてからク
ロック制御終了信号Ｐend が入力されるまでの間（期
間）において、遅れ進み信号発生器１０４では、オーバ
ーフロー信号ｏf が入力されると、遅れ信号Ｓr を出力
し、アンダーフロー信号ｕf が入力されると、進み信号
Ｓa を出力する。そして、これら遅れ信号Ｓr 及び進み
信号Ｓa はクロック発生器１０６に与えられる。
制御開始信号Ｐst及びクロック制御終了信号Ｐend が与
えられ、クロック制御開始信号Ｐstが入力されてからク
ロック制御終了信号Ｐend が入力されるまでの間（期
間）において、遅れ進み信号発生器１０４では、オーバ
ーフロー信号ｏf が入力されると、遅れ信号Ｓr を出力
し、アンダーフロー信号ｕf が入力されると、進み信号
Ｓa を出力する。そして、これら遅れ信号Ｓr 及び進み
信号Ｓa はクロック発生器１０６に与えられる。
【００２３】一方、１／４周期移相信号発生器１０７に
は上述のクロック制御終了信号Ｐend が与えられてお
り、１／４周期移相信号発生器１０７はクロック制御終
了信号Ｐend に応じて図２に示す移相信号Ｓpsを出力す
る。そして、この移相信号Ｓpsはクロック発生器１０６
に与えられる。
は上述のクロック制御終了信号Ｐend が与えられてお
り、１／４周期移相信号発生器１０７はクロック制御終
了信号Ｐend に応じて図２に示す移相信号Ｓpsを出力す
る。そして、この移相信号Ｓpsはクロック発生器１０６
に与えられる。
【００２４】クロック発生器１０６は、発振器１０５の
出力を基準信号ｆとして、基準信号ｆを分周してシンボ
ルクロックＳＣＬＫを生成する。この際、遅れ信号Ｓr
が与えられると、クロック発生器１０６は、シンボルク
ロックＳＣＬＫの位相を遅らせ、進み信号Ｓa が与えら
れると、シンボルクロックＳＣＬＫの位相を進ませる。
さらに、移相信号Ｓpsが与えられると、クロック発生器
１０６は、シンボルクロックＳＣＬＫの位相を１／４周
期遅らせる。
出力を基準信号ｆとして、基準信号ｆを分周してシンボ
ルクロックＳＣＬＫを生成する。この際、遅れ信号Ｓr
が与えられると、クロック発生器１０６は、シンボルク
ロックＳＣＬＫの位相を遅らせ、進み信号Ｓa が与えら
れると、シンボルクロックＳＣＬＫの位相を進ませる。
さらに、移相信号Ｓpsが与えられると、クロック発生器
１０６は、シンボルクロックＳＣＬＫの位相を１／４周
期遅らせる。
【００２５】このように、図１に示す例では、入力信号
ａをシンボルクロックＳＣＬＫの１／２周期でサンプリ
ングした信号（値）に基づいてシンボルクロックＳＣＬ
Ｋの位相制御を行い、さらにこの位相制御が終了した
後、移相信号Ｓpsに応じてシンボルクロックＳＣＬＫの
位相を１／４周期を遅らせるようにしている。そして、
このような制御を行うことによって、従来のクロック同
期回路の１／２のサンプリングレートでクロック同期を
行うことができる。
ａをシンボルクロックＳＣＬＫの１／２周期でサンプリ
ングした信号（値）に基づいてシンボルクロックＳＣＬ
Ｋの位相制御を行い、さらにこの位相制御が終了した
後、移相信号Ｓpsに応じてシンボルクロックＳＣＬＫの
位相を１／４周期を遅らせるようにしている。そして、
このような制御を行うことによって、従来のクロック同
期回路の１／２のサンプリングレートでクロック同期を
行うことができる。
【００２６】
【発明の効果】以上説明したように、本発明では、シン
ボルクロックの１／２のサンプリングレートでサンプリ
ングを行ってクロック同期を行うことができるから、簡
単な構成で安価なサンプラーを用いることができるとい
う効果がある。
ボルクロックの１／２のサンプリングレートでサンプリ
ングを行ってクロック同期を行うことができるから、簡
単な構成で安価なサンプラーを用いることができるとい
う効果がある。
【図１】本発明によるクロック同期回路の一例を示すブ
ロック図である。
ロック図である。
【図２】図１に示すクロック同期回路の動作を説明する
ための信号波形図である。
ための信号波形図である。
【図３】従来のクロック同期回路を示すブロック図であ
る。
る。
【図４】図３に示すクロック同期回路の動作を説明する
ための信号波形図である。
ための信号波形図である。
１０１，２０１ サンプラー １０２ 引き算器（減算器） １０３ 積算器 １０４ 遅れ進み信号発生器 １０５ 発振器 １０６ クロック発生器 １０７ １／４周期移相信号発生器
Claims (5)
- 【請求項１】 入力信号に同期したシンボルクロックを
生成する際に用いられるクロック同期回路において、前
記シンボルクロックの１／２周期で前記入力信号をサン
プリングして第１及び第２のサンプリング出力信号を出
力するサンプリング手段と、前記第１及び前記第２のサ
ンプリング出力信号に応じてクロック制御期間の間遅れ
信号及び進み信号を生成する生成手段と、予め定められ
た周波数の基準信号に応じて前記シンボルクロックを生
成し前記遅れ信号を受けると前記シンボルクロックの位
相を遅らせ前記進み信号を受けると前記シンボルクロッ
クの位相を進ませさらに前記クロック制御期間が終了し
た後前記シンボルクロックの位相を１／４周期遅らせる
クロック発生手段とを有することを特徴とするクロック
同期回路。 - 【請求項２】 請求項１に記載されたクロック同期回路
において、前記入力信号は前記シンボルクロックの１／
２周期で最大値から最小値へ変化しさらに１／２周期後
に最大値へ戻るという変化を周期的に繰り返す信号であ
ることを特徴とするクロック同期回路。 - 【請求項３】 請求項２に記載されたクロック同期回路
において、前記生成手段は、前記第１及び前記第２のサ
ンプリング出力信号の差分を求めて差分信号を出力する
引き算器と、該差分信号を積算してオーバーフローが生
じるとオーバーフロー信号を出力しアンダーフローが生
じるとアンダーフロー信号を出力する積算器と、前記ク
ロック制御期間の間前記オーバーフロー信号を受けると
前記遅れ信号を出力し前記アンダーフロー信号を受ける
と前記進み信号を出力する遅れ進み信号発生器とを有す
ることを特徴とするクロック同期回路。 - 【請求項４】 請求項３に記載されたクロック同期回路
において、前記クロック制御期間はクロック制御開始信
号及びクロック制御終了信号によって規定され、前記遅
れ進み信号発生器には前記クロック制御開始信号及び前
記クロック制御終了信号が与えられるようにしたことを
特徴とするクロック同期回路。 - 【請求項５】 請求項４に記載されたクロック同期回路
において、さらに、前記クロック制御終了信号を受けた
際１／４周期遅延を示す移相信号を出力する１／４周期
移相信号発生器が備えられ、前記クロック発生手段は、
前記移相信号に応答して前記シンボルクロックの位相を
１／４周期遅らせるようにしたことを特徴とするクロッ
ク同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8112262A JP2943852B2 (ja) | 1996-05-07 | 1996-05-07 | クロック同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8112262A JP2943852B2 (ja) | 1996-05-07 | 1996-05-07 | クロック同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09298564A JPH09298564A (ja) | 1997-11-18 |
| JP2943852B2 true JP2943852B2 (ja) | 1999-08-30 |
Family
ID=14582308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8112262A Expired - Fee Related JP2943852B2 (ja) | 1996-05-07 | 1996-05-07 | クロック同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2943852B2 (ja) |
-
1996
- 1996-05-07 JP JP8112262A patent/JP2943852B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09298564A (ja) | 1997-11-18 |
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