JP2000292445A

JP2000292445A - 波形記憶装置

Info

Publication number: JP2000292445A
Application number: JP11098659A
Authority: JP
Inventors: Yasuhisa Nagai; 康久永井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-04-06
Filing date: 1999-04-06
Publication date: 2000-10-20
Anticipated expiration: 2019-04-06
Also published as: JP3412552B2

Abstract

(57)【要約】【課題】再生波形接続部において位相の不連続を小さ
くできる波形記憶装置を提供する。【解決手段】入力信号の位相を検出し、メモリに記憶
した信号の最初の位相と最後の位相を比較して位相差を
求め、この位相差をもとに、再生の回数に対応する移相
量を決定する。そして、連続して再生した場合の接続部
分の位相差が小さくなるように移相量を制御して、再生
する信号の波形接続部における不連続を小さくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力信号の波形を
記憶し、それを連続して再生する波形記憶装置に関する
ものである。

【０００２】

【従来の技術】従来より、例えば、レーダ等の波形を処
理する場合、その波形を記憶し、それを再生して所望の
波形を得る処理を行っている。この種の波形処理を行う
装置の例として、ＹＨＰ社「１９９０年総合カタログ」
に掲載された波形記憶装置があり、図９にその装置構成
の概略ブロック図を示す。同図に示すように、この波形
記憶装置は、ＡＤ変換器１０１、メモリ１０２、ＤＡ変
換器１０３、これらのメモリ等を制御する制御回路１０
４によって構成される。

【０００３】図９に示す、従来の波形記憶装置では、制
御回路１０４の制御下にあるＡＤ変換器１０１によっ
て、アナログ形式の入力信号がディジタルデータに変換
され、それがメモリ１０２に記憶される。また、波形の
再生時には、同じく制御回路１０４の制御によって、メ
モリ１０２から読み出されたディジタルデータを、ＤＡ
変換器１０３によってアナログ信号に変換する。その結
果、もとの入力信号と同じ波形が再生される。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
構成をとる従来の波形記憶装置では、メモリ１０２に記
憶された信号を、連続して再生する場合、波形と波形の
接続部分で位相差が生じる。例えば、メモリに記憶した
波形の時間幅（パルス幅）をＴ、入力信号の周波数をｆ
とすると、Ｔ＝ｎ×（１／ｆ）（ただし、ｎは整数）の
関係にあれば、波形の接続部分での位相差は０である。

【０００５】ところが、入力信号の周波数ｆが予測でき
ない場合や、メモリ時間Ｔを決められない場合、Ｔ≠ｎ
×（１／ｆ）なので、接続部分での位相差を０とするこ
とができない。そして、この位相差が大きい場合、メモ
リに記憶した信号波形を再生しても、周波数ｆのスペク
トル成分が小さくなり、エネルギ損失が大きくなる、と
いう問題がある。

【０００６】図７は、周波数ｆｃの信号を、接続部分の
位相差を１８０度で接続したときのスペクトル波形の例
を示している。同図に示すように、位相差を１８０度で
波形の接続を行ったため、本来の周波数成分であるｆｃ
付近のスペクトル成分が小さくなり、エネルギの損失が
大きくなる、ということが分かる。

【０００７】本発明は、上述の課題に鑑みてなされたも
のであり、その目的とするところは、メモリに記憶した
入力信号を連続再生した場合でも、波形接続部において
位相の不連続を小さくできる波形記憶装置を提供するこ
とである。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は、入力信号の波形を連続的に再生する波形
記憶装置において、上記入力信号を記憶する記憶手段
と、上記記憶した入力信号の波形の位相差を求める位相
差算出手段と、上記位相差をもとに、上記再生の回数に
対応する移相量を決定する移相量決定手段と、上記記憶
した入力信号に上記移相量に基づく移相処理を施す移相
処理手段と、上記移相処理後の信号波形を、その処理順
に連続して再生する手段とを備える波形記憶装置を提供
する。

【０００９】本発明に係る波形記憶装置は、さらに、上
記入力信号を２つの異なる位相を有する第１の信号およ
び第２の信号に分離する手段を備え、上記位相差算出手
段は、これら第１および第２の信号をもとに上記位相差
を求める。

【００１０】好適には、上記位相差算出手段は、上記入
力信号を上記記憶手段へ送る記憶開始タイミングと記憶
終了タイミングにおける、当該入力信号の位相を検出す
る。

【００１１】好適には、上記記憶手段は、上記第１およ
び第２の信号に対応して設けられ、上記位相差算出手段
は、これらの記憶手段に記憶された上記第１および第２
の信号各々について上記位相差を求める。

【００１２】また、好適には、上記移相量決定手段は、
上記第１および第２の信号に対応して設けられ、上記移
相量は、これら第１および第２の信号について求めた上
記位相差より決定される。

【００１３】さらに、好適には、上記移相量決定手段
は、上記位相差算出手段の位相差検出精度に応じて上記
移相量を変える。

【００１４】そして、好ましくは、上記移相量決定手段
は、アナログ量として上記移相量を決定し、上記移相処
理手段は、このアナログ移相量をもとに上記移相処理を
実行する。また、好ましくは、上記移相量決定手段は、
ディジタル量として上記移相量を決定し、上記移相処理
手段は、このディジタル移相量をもとに上記移相処理を
実行する。

【００１５】

【発明の実施の形態】以下、添付図面を参照して、本発
明に係る実施の形態を詳細に説明する。実施の形態１．最初に、本発明の実施の形態１について
説明する。図１は、本実施の形態に係る波形記憶装置の
構成を示すブロック図である。同図に示す装置は、入力
信号の位相を検出する位相検出回路１１、ＡＤ変換器
１、このＡＤ変換器１によってディジタルデータに変換
された入力信号を記憶するメモリ２、メモリ２の出力で
あるディジタルデータをアナログ信号に変換するＤＡ変
換器３、ＤＡ変換器３の出力信号の位相を変化させる移
相器１２、これら位相検出回路１１、ＡＤ変換器１、メ
モリ２、ＤＡ変換器３、移相器１２を制御する制御回路
４を備える。

【００１６】以下、図１に示す本実施の形態に係る波形
記憶装置の動作を説明する。入力信号は、ＡＤ変換器１
と位相検出回路１１とに入力され、ＡＤ変換器１は、ア
ナログ形式の入力信号をディジタルデータに変換し、変
換後のデータをメモリ２に記憶する。また、位相検出回
路１１は、入力信号の位相を検出し、その結果を制御回
路４へ送出する。

【００１７】すなわち、本実施の形態に係る波形記憶装
置では、制御回路４によって生成されたサンプリング周
期に対応したクロック信号がＡＤ変換器１に出力され、
ＡＤ変換器１は、この信号をもとに、アナログ／ディジ
タル変換を行う。ＡＤ変換器１からの出力データは、こ
のクロック信号に同期して出力され、メモリ２も、この
クロックに同期して、ＡＤ変換器１からの出力データを
記憶する。このとき、メモリ２からは、その記憶場所の
アドレス情報が制御回路４へ出力される。

【００１８】一方、データの再生時には、制御回路４か
らメモリ２へ、再生データのアドレスと再生用のクロッ
ク信号が出力される。そこで、メモリ２からは、このク
ロックに同期して、そこに記憶されたデータが読み出さ
れ、読み出したデータがＤＡ変換器３へ出力される。そ
して、ＤＡ変換器３は、メモリ２からのデータを、上記
クロックに同期して取り込み、そのデータをアナログデ
ータに変換する。このように変換されたアナログデータ
は、最終的には移相器１２へ送られる。

【００１９】位相検出回路１１は、制御回路４から指示
されるスタートタイミングとストップタイミング、つま
り、メモリ２へ送られる記憶開始タイミングと記憶終了
タイミングにおける、入力信号の位相を検出し、その値
を制御回路４へ出力する。

【００２０】制御回路４は、このように位相検出回路１
１によって検出された、上記スタートタイミングとスト
ップタイミングにおける入力信号の位相をもとに、メモ
リ２に記憶した信号の最初の位相と最後の位相（つま
り、記憶した一つの波形の前縁部、後縁部の位相）か
ら、その波形の位相差Φを算出する。

【００２１】そして、制御回路４は、上記のスタートタ
イミングとストップタイミングにおける入力信号の位相
から、移相器１２の制御量（移相器制御量）を算出し、
その制御量を、再生のタイミングに同期させて、位相制
御信号として移相器１２へ送出する。

【００２２】具体的には、制御回路４は、入力信号につ
いて位相差Φ＝０であれば、その信号に対して何ら移相
操作（移相処理）を行わない。しかし、Φ≠０の場合に
は、メモリ２に記憶した信号を連続して再生する際、図
８に示すように、制御回路４によって、移相器１２にお
ける移相量を１回目は０、２回目はΦ、…、ｎ回目は
（ｎ−１）Φと制御する。

【００２３】ここでの移相処理は、最初に得た波形を基
本とし、図８に示す再生回数に応じて、その基本波形そ
のものの位相を変える（最初は、上述のように移相量は
０）ことにより、最終的に波形相互の接続部分の位相差
を０とする処理である。

【００２４】以上説明したように、本実施の形態によれ
ば、入力信号の位相を検出し、その信号の最初の位相と
最後の位相を比較して、再生回数に応じて、その再生す
る信号に移相処理を施すことで、再生した波形相互の接
続部分における位相差をなくすことができ、その信号本
来の周波数成分におけるエネルギ損失を小さくできる、
という効果がある。

【００２５】なお、上記実施の形態１では、波形の接続
部分の位相差を０にするとして説明しているが、この値
は、入力信号の位相を検出する位相検出回路１１の検出
精度に依存し、基本的に、この検出精度以下に位相を合
わせることはできない。

【００２６】そこで、回路を簡単化するため、その装置
に使用する位相検出回路１１の検出精度に応じて、波形
接続部分の位相差を可能な限り小さくするよう（例え
ば、位相差＜４５度）、移相器１２を制御してもよい。
例えば、位相検出回路の検出精度が５．６２５度と４５
度とでは、前者の方が、８倍の細かさで位相検出を行う
必要があり、回路規模も大きくなる（この例では、ビッ
トに換算して３ビット多くなる）。

【００２７】実施の形態２．以下、本発明の実施の形態
２について説明する。図１に示す、上記実施の形態１で
は、入力信号を、直接、位相検出回路１１へ入力してい
るが、本実施の形態に係る波形記憶装置は、入力信号を
２つの異なる位相の信号に分けてから、その位相を検知
する。

【００２８】図２は、本実施の形態に係る波形記憶装置
の構成を示すブロック図である。なお、同図において、
図１に示す、上記実施の形態１に係る波形記憶装置と同
一構成要素には同一符号を付し、ここでは、それらの説
明を省略する。

【００２９】本実施の形態に係る波形記憶装置は、その
入力段にＩＱ変換器１３を設け、それを用いて、入力信
号をＩ（ｉｎ−ｐｈａｓｅ）信号とＱ（ｑｕａｄｒａｔ
ｕｒｅ−ｐｈａｓｅ）信号に分離する。そして、ＩＱ変
換器１３の後段に配された位相検出回路１１が、このＩ
Ｑ変換器１３の出力であるＩ信号、Ｑ信号より位相を検
出する。

【００３０】なお、これらＩ信号、Ｑ信号より位相を検
出する方法は、公知の技術であるため、ここでは、その
説明を省略する。また、位相検出回路１１における位相
検出以降の処理は、上記実施の形態１に係る装置と同じ
である。

【００３１】このように、本実施の形態に係る波形記憶
装置では、入力信号をＩ信号、Ｑ信号に分離し、これら
分離後の信号をもとに位相を検出、比較するので、位相
検出を円滑に行え、それに基づく再生波形相互の接続部
分における位相差をなくす処理を効率的に実行できる。

【００３２】実施の形態３．以下、本発明の実施の形態
３について説明する。図３は、本実施の形態に係る波形
記憶装置の構成を示すブロック図である。同図に示す装
置は、ＩＱ変換器１３とＩＱ合成器１４を用いて構成さ
れ、ＩＱ変換器１３の出力（Ｉ信号、Ｑ信号）は、位相
検出回路１１へ入力されるとともに、Ｉ信号、Ｑ信号そ
れぞれに対応して設けたＡＤ変換器、メモリ、ＤＡ変換
器を介して、ＩＱ合成器１４に達する。

【００３３】すなわち、ＩＱ変換器１３で入力信号を分
離して得られたＩ信号は、ＡＤ変換器１ａに入力され、
そこで、アナログ形式の信号からディジタルデータに変
換され、この変換後のデータがメモリ２ａに記憶され
る。そして、メモリ２ａより出力されたデータは、ＤＡ
変換器３ａで再びアナログ信号に変換されてから、ＩＱ
合成器１４に送られる。同様に、Ｑ信号も、ＡＤ変換器
１ｂ、メモリ２ｂ、ＤＡ変換器３ｂを介して、ＩＱ合成
器１４へ入力される。

【００３４】一方、位相検出回路１１も、ＩＱ変換器１
３の出力であるＩ信号、Ｑ信号を入力して、これらの信
号より位相を検出する。そして、制御回路４は、これら
位相の異なるＩ信号、Ｑ信号の系統別に設けられたＡＤ
変換器、メモリ、ＤＡ変換器を制御する。

【００３５】より具体的には、制御回路４は、メモリ２
ａに記憶されたＩ信号の最初の位相と最後の位相（メモ
リに記憶した一つの波形の前縁部、後縁部の位相）か
ら、その波形の位相差を求め、同様に、メモリ２ｂに記
憶されたＱ信号の最初の位相と最後の位相を求める。ま
た、各ＤＡ変換器は、各々のメモリから出力されたデー
タを、制御回路４によって与えられるクロックに同期し
て取り込み、そのデータをアナログデータに変換する。
そして、ＩＱ合成器１４は、これら系統別のアナログデ
ータを再合成して、移相器１２へ送る。

【００３６】他方、制御回路４は、メモリ２ａ，２ｂに
記憶された系統別の信号の、最初の位相と最後の位相か
ら、その波形の位相差Φを求め、移相器１２の制御量
（移相器制御量）を算出する。そして、制御回路４は、
算出した制御量を、再生のタイミングに同期させて、位
相制御信号として移相器１２へ送出する。なお、ここで
も、公知の方法によってＩ信号、Ｑ信号より位相を検出
し、移相処理も、上記実施の形態１における処理と同じ
である。

【００３７】以上説明したように、本実施の形態によれ
ば、入力信号を分離したＩ信号、Ｑ信号それぞれに対応
させてＡＤ変換器、メモリ、ＤＡ変換器を設け、Ｉ信
号、Ｑ信号個別に位相を検出するので、例えば、信号の
サンプリングに用いる周波数を、信号帯域の２倍以上に
する必要がなくなり、入力信号の位相情報が容易に得ら
れるとともに、それに基づいて、効率的に再生波形相互
の接続部分の位相差を小さくできる。

【００３８】実施の形態４．以下、本発明の実施の形態
４について説明する。図４は、本実施の形態に係る波形
記憶装置の構成を示すブロック図である。なお、同図に
おいて、図１に示す、上記実施の形態１に係る波形記憶
装置と同一構成要素には同一符号を付し、ここでは、そ
れらの説明を省略する。

【００３９】図４に示す波形記憶装置は、図１に示す、
実施の形態１に係る装置に対して、移相器１２をＤＡ変
換器３の前段に設置している。つまり、本実施の形態に
係る装置は、ディジタルデータの位相を変化させてから
ＤＡ変換を行う。

【００４０】本実施の形態に係る装置のＡＤ変換器１に
よってアナログ／ディジタル変換されたデータは、上記
実施の形態１と同様、制御回路４からのクロック信号に
同期して出力され、メモリ２も、このクロックに同期し
て、ＡＤ変換器１からの出力データを記憶する。

【００４１】データの再生時には、制御回路４からメモ
リ２へ、再生データのアドレスと再生用のクロック信号
が出力され、メモリ２からは、このクロックに同期して
データの読出しが行われる。本実施の形態に係る装置で
は、このように読み出されたデータが移相器１２へ送ら
れる。

【００４２】なお、位相検出回路１１は、制御回路４か
ら指示されるスタートタイミングとストップタイミング
における入力信号の位相を検出し、その値を制御回路４
へ出力する。制御回路４は、これらスタートタイミング
とストップタイミングにおける入力信号の位相をもと
に、メモリ２に記憶した信号の最初の位相と最後の位相
（つまり、記憶した一つの波形の前縁部、後縁部の位
相）から、その波形の位相差Φを算出する。

【００４３】また、制御回路４は、上記のスタートタイ
ミングとストップタイミングにおける入力信号の位相か
ら、移相器１２の制御量（移相器制御量）を算出し、そ
の制御量を、再生のタイミングに同期させて、位相制御
信号として移相器１２へ送出する。本実施の形態では、
移相器１２が、ディジタルデータのまま入力信号の位相
を変化させる。そのため、移相器１２は、例えば、その
信号のディジタル値に位相変化分（上記の移相器制御
量）に相当するディジタル値を加算あるいは減算する演
算を実行する。

【００４４】このように移相制御された信号は、移相器
１２からＤＡ変換器３へ出力される。このとき、ＤＡ変
換器３は、上述したクロックに同期してデータを取り込
み、そのデータをアナログデータに変換する。変換後の
アナログデータは、本装置からの最終的な出力となる。

【００４５】以上説明したように、本実施の形態によれ
ば、入力信号をディジタルデータ形式に変換し、それに
位相変化分相当のディジタル値を加算あるいは減算する
処理を施して、その位相を変化させてからアナログ信号
へ変換することにより、その信号が有する周波数特性の
制限を受けずに移相処理ができ、結果的に、位相精度の
向上を図ることができる。

【００４６】換言すれば、ディジタルデータ形式で移相
制御することで、アナログ信号用の移相器に比べて、使
用する周波数、周波数帯域幅、位相精度が制限や周波数
特性の影響を受けず、扱うディジタル信号のビット数を
増やすことで、さらに精度よく位相を変えることができ
る。

【００４７】実施の形態５．以下、本発明の実施の形態
５について説明する図５は、本実施の形態５に係る波形
記憶装置の構成を示すブロック図である。同図に示す装
置は、図３に示す、上記実施の形態３に係る装置と同
様、ＩＱ変換器１３とＩＱ合成器１４を用いて構成され
ているが、移相器をＩＱ合成器１４の前段に設置した点
において、実施の形態３に係る装置と異なる。

【００４８】すなわち、本実施の形態に係る装置では、
ＩＱ変換器１３の出力であるＩ信号、Ｑ信号が、位相検
出回路１１へ入力されるとともに、Ｉ信号、Ｑ信号それ
ぞれに対応して設けたＡＤ変換器、メモリ、ＤＡ変換
器、移相器を介して、ＩＱ合成器１４に達する。

【００４９】より具体的には、Ｉ信号は、ＡＤ変換器１
ａに入力され、そこで、アナログ形式の信号からディジ
タルデータに変換された後、メモリ２ａに記憶される。
このメモリ２ａより出力されたデータは、ＤＡ変換器３
ａで再びアナログ信号に変換され、移相器１２ａにおい
て所定の移相処理を行う。また、Ｑ信号は、ＡＤ変換器
１ｂ、メモリ２ｂ、ＤＡ変換器３ｂを介して、移相器１
２ｂへ送られる。そして、これら移相器１２ａ，１２ｂ
で移相処理がなされた信号は、ＩＱ合成器１４へ入力さ
れる。

【００５０】本実施の形態に係る装置の制御回路４は、
上記実施の形態３に係る装置と同様、メモリ２ａに記憶
されたＩ信号の最初の位相と最後の位相から、その波形
の位相差を求め、また、メモリ２ｂに記憶されたＱ信号
の最初の位相と最後の位相を求める。そして、ＤＡ変換
器３ａ，３ｂ各々は、各メモリからの出力データを、制
御回路４によって与えられるクロックに同期して取り込
み、そのデータをアナログデータに変換する。

【００５１】すなわち、制御回路４は、メモリ２ａ，２
ｂに記憶された系統別の信号の、最初の位相と最後の位
相から、その波形の位相差Φを求め、移相器１２の制御
量（移相器制御量）を算出する。そして、制御回路４
は、算出した制御量を、再生のタイミングに同期させ
て、位相制御信号としてそれぞれの移相器１２ａ，１２
ｂへ送出する。なお、Ｉ信号、Ｑ信号からの位相検出
は、公知の方法によって行い、ここでの移相処理もま
た、上記実施の形態１における処理と同じである。

【００５２】そして、ＩＱ合成器１４は、これら系統別
に移相制御された、移相器１２ａ，１２ｂからのアナロ
グデータを再合成して、それを最終的な出力とする。

【００５３】以上説明したように、本実施の形態によれ
ば、入力信号を分離したＩ信号、Ｑ信号それぞれに対応
させてＡＤ変換器、メモリ、ＤＡ変換器、移相器を設
け、Ｉ信号、Ｑ信号個別に位相を検出し、移相制御する
ことで、例えば、信号のサンプリング周波数を低く抑え
て、入力信号の位相情報を容易に得られるとともに、再
生波形相互の接続部分の位相差を小さくできる。

【００５４】実施の形態６．以下、本発明の実施の形態
６について説明する。図６は、本実施の形態に係る波形
記憶装置の構成を示すブロック図である。同図に示す装
置は、図５に示す、上記実施の形態５に係る装置におい
て、ＤＡ変換器３ａ、３ｂと移相器１２ａ、１２ｂの位
置を入れ替えた構成を有する。

【００５５】本実施の形態に係る装置では、上記実施の
形態５に係る装置と同様、ＩＱ変換器１３の出力である
Ｉ信号、Ｑ信号が、位相検出回路１１へ入力されるとと
もに、Ｉ信号、Ｑ信号それぞれに対応して設けたＡＤ変
換器、メモリ、移相器、ＤＡ変換器を介して、ＩＱ合成
器１４に達する。

【００５６】すなわち、Ｉ信号は、ＡＤ変換器１ａに入
力され、アナログ形式の信号からディジタルデータに変
換された後、メモリ２ａに記憶される。このメモリ２ａ
からの出力データは、移相器１２ａに送られ、そこで、
後述する移相処理を行う。そして、移相制御後のディジ
タルデータが、ＤＡ変換器３ａで再びアナログ信号に変
換される。

【００５７】一方、Ｑ信号についても、ＡＤ変換器１
ｂ、メモリ２ｂ、移相器１２ｂを介して、ＤＡ変換器３
ｂへ送られる。この移相器１２ｂにおいても、後述する
移相処理がなされ、それに続くＤＡ変換器３ｂで、ディ
ジタルデータがアナログ信号に変換される。

【００５８】制御回路４は、上記実施の形態３に係る装
置等と同様、メモリ２ａに記憶されたＩ信号の最初の位
相と最後の位相から、その波形の位相差を求め、また、
メモリ２ｂに記憶されたＱ信号の最初の位相と最後の位
相を求める。つまり、制御回路４は、メモリ２ａ，２ｂ
に記憶された系統別の信号の、最初の位相と最後の位相
から、その波形の位相差Φを求め、移相器１２ａ，１２
ｂの制御量（移相器制御量）を算出する。

【００５９】本実施の形態に係る装置の移相器１２ａ，
１２ｂは、入力データをディジタル形式のまま、その位
相を変化させる。そのため、移相器１２ａ，１２ｂは、
上記実施の形態４と同様、例えば、その信号のディジタ
ル値に位相変化分（上記の移相器制御量）に相当するデ
ィジタル値を加算あるいは減算する演算を実行する。

【００６０】そして、制御回路４は、このように算出し
た移相器制御量を、再生のタイミングに同期させて、位
相制御信号としてそれぞれの移相器１２ａ，１２ｂへ送
出する。なお、Ｉ信号、Ｑ信号からの位相検出は、公知
の方法によって行い、ここでの移相処理も、上記実施の
形態１における処理と同じである。

【００６１】ＤＡ変換器３ａ，３ｂ各々は、各移相器１
２ａ，１２ｂからの出力データを、制御回路４によって
与えられるクロックに同期して取り込み、そのデータを
アナログデータに変換する。そして、ＩＱ合成器１４
は、これら系統別に移相制御され、アナログ形式に変換
されたデータを再合成して、それを最終的な出力とす
る。

【００６２】以上説明したように、本実施の形態によれ
ば、入力信号を分離したＩ信号、Ｑ信号それぞれに対応
させてＡＤ変換器、メモリ、移相器、ＤＡ変換器を設
け、Ｉ信号、Ｑ信号個別に位相を検出し、ディジタル形
式のまま移相制御することで、その信号の有する周波数
特性の制限を受けずに移相処理ができ、結果的に、位相
精度の向上を図ることができる。

【００６３】

【発明の効果】以上説明したように、本発明によれば、
入力信号の波形を連続的に再生する波形記憶装置におい
て、上記入力信号を記憶する記憶手段と、上記記憶した
入力信号の波形の位相差を求める位相差算出手段と、上
記位相差をもとに、上記再生の回数に対応する移相量を
決定する移相量決定手段と、上記記憶した入力信号に上
記移相量に基づく移相処理を施す移相処理手段と、上記
移相処理後の信号波形を、その処理順に連続して再生す
る手段とを備えることで、再生波形相互の接続部分にお
ける位相差をなくすことができ、その信号本来の周波数
成分におけるエネルギ損失を小さくできる。

【００６４】本発明に係る波形記憶装置は、さらに、上
記入力信号を２つの異なる位相を有する第１の信号およ
び第２の信号に分離する手段を備え、上記位相差算出手
段が、これら第１および第２の信号をもとに上記位相差
を求めるので、円滑な位相検出を行え、再生波形相互の
接続部分における位相差をなくす処理を効率的に実行で
きる。

【００６５】上記位相差算出手段が、上記入力信号を上
記記憶手段へ送る記憶開始タイミングと記憶終了タイミ
ングにおける、当該入力信号の位相を検出するので、入
力信号の位相差を容易に算出できる。

【００６６】また、上記記憶手段を、上記第１および第
２の信号に対応して設け、上記位相差算出手段が、これ
らの記憶手段に記憶された上記第１および第２の信号各
々について上記位相差を求めるので、入力信号の位相情
報を容易に得られ、それに基づいて、効率的に再生波形
相互の接続部分の位相差を小さくできる。

【００６７】また、上記移相量決定手段を、上記第１お
よび第２の信号に対応して設け、上記移相量を、これら
第１および第２の信号について求めた上記位相差より決
定することで、入力信号の位相情報が容易に得られ、再
生波形相互の接続部分の位相差を小さくできる。

【００６８】さらに、上記移相量決定手段が、上記位相
差算出手段の位相差検出精度に応じて上記移相量を変え
ることで、回路規模を小さくできる。

【００６９】また、上記移相量決定手段が、アナログ量
として上記移相量を決定し、上記移相処理手段が、この
アナログ移相量をもとに上記移相処理を実行するので、
移相処理が容易になる。

【００７０】また、上記移相量決定手段が、ディジタル
量として上記移相量を決定し、上記移相処理手段が、こ
のディジタル移相量をもとに上記移相処理を実行するの
で、その信号が有する周波数特性の制限を受けずに移相
処理ができ、結果として、位相精度の向上を図ることが
できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る波形記憶装置の
構成を示すブロック図である。

【図２】本発明の実施の形態２に係る波形記憶装置の
構成を示すブロック図である。

【図３】本発明の実施の形態３に係る波形記憶装置の
構成を示すブロック図である。

【図４】本発明の実施の形態４に係る波形記憶装置の
構成を示すブロック図である。

【図５】本発明の実施の形態５に係る波形記憶装置の
構成を示すブロック図である。

【図６】本発明の実施の形態６に係る波形記憶装置の
構成を示すブロック図である。

【図７】位相差１８０度の波形を接続したときのスペ
クトルの例を示す図である。

【図８】メモリに記憶した信号を連続再生する際の移
相量を示す図である。

【図９】従来の波形記憶装置の構成を示すブロック図
である。

【符号の説明】

１…ＡＤ変換器、２…メモリ、３…ＤＡ変換器、１２…
移相器、４…制御回路、１１…位相検出回路、１３…Ｉ
Ｑ変換器、１４…ＩＱ合成器

Claims

【特許請求の範囲】

【請求項１】入力信号の波形を連続的に再生する波形
記憶装置において、前記入力信号を記憶する記憶手段と、前記記憶した入力信号の波形の位相差を求める位相差算
出手段と、前記位相差をもとに、前記再生の回数に対応する移相量
を決定する移相量決定手段と、前記記憶した入力信号に前記移相量に基づく移相処理を
施す移相処理手段と、前記移相処理後の信号波形を、その処理順に連続して再
生する手段とを備えることを特徴とする波形記憶装置。
【請求項２】さらに、前記入力信号を２つの異なる位
相を有する第１の信号および第２の信号に分離する手段
を備え、前記位相差算出手段は、これら第１および第２
の信号をもとに前記位相差を求めることを特徴とする請
求項１記載の波形記憶装置。
【請求項３】前記位相差算出手段は、前記入力信号を
前記記憶手段へ送る記憶開始タイミングと記憶終了タイ
ミングにおける、当該入力信号の位相を検出することを
特徴とする請求項２記載の波形記憶装置。
【請求項４】前記記憶手段は、前記第１および第２の
信号に対応して設けられ、前記位相差算出手段は、これ
らの記憶手段に記憶された前記第１および第２の信号各
々について前記位相差を求めることを特徴とする請求項
３記載の波形記憶装置。
【請求項５】前記移相量決定手段は、前記第１および
第２の信号に対応して設けられ、前記移相量は、これら
第１および第２の信号について求めた前記位相差より決
定されることを特徴とする請求項４記載の波形記憶装
置。
【請求項６】前記移相量決定手段は、前記位相差算出
手段の位相差検出精度に応じて前記移相量を変えること
を特徴とする請求項１乃至５のいずれかに記載の波形記
憶装置。
【請求項７】前記移相量決定手段は、アナログ量とし
て前記移相量を決定し、前記移相処理手段は、このアナ
ログ移相量をもとに前記移相処理を実行することを特徴
とする請求項６記載の波形記憶装置。
【請求項８】前記移相量決定手段は、ディジタル量と
して前記移相量を決定し、前記移相処理手段は、このデ
ィジタル移相量をもとに前記移相処理を実行することを
特徴とする請求項６記載の波形記憶装置。