JPH11281697A - フェージングシミュレータ - Google Patents
フェージングシミュレータInfo
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- JPH11281697A JPH11281697A JP10348898A JP10348898A JPH11281697A JP H11281697 A JPH11281697 A JP H11281697A JP 10348898 A JP10348898 A JP 10348898A JP 10348898 A JP10348898 A JP 10348898A JP H11281697 A JPH11281697 A JP H11281697A
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- fading
- circuit
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- Testing Electric Properties And Detecting Electric Faults (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【課題】 フェージングを変化させるときの信号瞬断が
なく、正確に遅延された信号を出力できるようにする。 【解決手段】 Ａ／Ｄ変換器３１によってディジタル信
号に変換した所定信号をメモリ３６にアドレス順に記憶
し、これを順次読み出すとともに、書込アドレスに対す
る読出アドレスの差を可変して信号の遅延時間を可変す
る。また、ＤＳＰによる雑音発生器４１から出力された
雑音信号をオーバサンプリング処理してからＤ／Ａ変換
してアナログ信号に変換し、この信号から低域通過フィ
ルタ４５によってイメージ成分を除去して直交変調器４
７へ入力して、遅延回路３５から出力された信号に対し
てフェージング変動とドップラシフトを与え、Ｄ／Ａ変
換器４３に対するクロック周波数を可変して雑音信号の
帯域を可変してフェージング変動量とドップラシフト量
を変動させる。
なく、正確に遅延された信号を出力できるようにする。 【解決手段】 Ａ／Ｄ変換器３１によってディジタル信
号に変換した所定信号をメモリ３６にアドレス順に記憶
し、これを順次読み出すとともに、書込アドレスに対す
る読出アドレスの差を可変して信号の遅延時間を可変す
る。また、ＤＳＰによる雑音発生器４１から出力された
雑音信号をオーバサンプリング処理してからＤ／Ａ変換
してアナログ信号に変換し、この信号から低域通過フィ
ルタ４５によってイメージ成分を除去して直交変調器４
７へ入力して、遅延回路３５から出力された信号に対し
てフェージング変動とドップラシフトを与え、Ｄ／Ａ変
換器４３に対するクロック周波数を可変して雑音信号の
帯域を可変してフェージング変動量とドップラシフト量
を変動させる。
Description
【０００１】
【発明の属する技術分野】本発明は、所定信号に対して
遅延処理、フェージング付加処理および減衰処理を行
い、これらの処理を行なった信号を、伝搬特性が変化す
る伝搬路を伝搬した模擬伝搬信号として出力するフェー
ジングシミュレータにおいて、遅延特性やフェージング
特性を変化させる際に、信号の瞬断を発生させないよう
にするための技術に関する。
遅延処理、フェージング付加処理および減衰処理を行
い、これらの処理を行なった信号を、伝搬特性が変化す
る伝搬路を伝搬した模擬伝搬信号として出力するフェー
ジングシミュレータにおいて、遅延特性やフェージング
特性を変化させる際に、信号の瞬断を発生させないよう
にするための技術に関する。
【０００２】
【従来の技術】電波によって通信を行なうシステムで
は、数々の伝搬路を想定して、端末機、基地局あるいは
それらを試験するための試験機器等の無線機器の動作を
チェックする必要がある。
は、数々の伝搬路を想定して、端末機、基地局あるいは
それらを試験するための試験機器等の無線機器の動作を
チェックする必要がある。
【０００３】特に、移動局の場合、伝搬路の伝搬特性が
時間とともに大きく変動する。この伝搬特性の変動の要
素は、マルチパスの伝搬時間差、フェージング変動、ド
ップラシフト変動および遮蔽物等による減衰変動であ
り、無線機器の動作をチェックするためには、所定信号
に遅延処理、フェージング付加処理および減衰処理を行
い、これらの処理を行なった信号を、模擬伝搬信号とし
て無線機器に与える必要がある。
時間とともに大きく変動する。この伝搬特性の変動の要
素は、マルチパスの伝搬時間差、フェージング変動、ド
ップラシフト変動および遮蔽物等による減衰変動であ
り、無線機器の動作をチェックするためには、所定信号
に遅延処理、フェージング付加処理および減衰処理を行
い、これらの処理を行なった信号を、模擬伝搬信号とし
て無線機器に与える必要がある。
【０００４】図６は、このような目的で一般的に用いら
れているマルチパス型のフェージングシミュレータ１０
の構成を示している。
れているマルチパス型のフェージングシミュレータ１０
の構成を示している。
【０００５】このフェージングシミュレータ１０は、信
号発生器１から出力された所定信号（通信に使用される
安定なアナログの信号）を入力端子１０ａを介して受
け、これを分岐して、２つの伝搬路模擬回路１１、１２
に入力する。
号発生器１から出力された所定信号（通信に使用される
安定なアナログの信号）を入力端子１０ａを介して受
け、これを分岐して、２つの伝搬路模擬回路１１、１２
に入力する。
【０００６】伝搬路模擬回路１１、１２は、所定信号を
遅延する遅延回路１３、遅延回路１３から出力された信
号にフェージング変動とドップラシフトを与えるフェー
ジング付加回路１７、フェージング付加回路１７から出
力された信号に減衰を与える減衰回路２１によって構成
されている。
遅延する遅延回路１３、遅延回路１３から出力された信
号にフェージング変動とドップラシフトを与えるフェー
ジング付加回路１７、フェージング付加回路１７から出
力された信号に減衰を与える減衰回路２１によって構成
されている。
【０００７】遅延回路１３は、入力信号をディジタル信
号に変換するＡ／Ｄ変換器１４と、Ａ／Ｄ変換器１４の
出力を受け一定の遅延を発生させるシフトレジスタ１５
と、シフトレジスタ１５からの出力をアナログ信号に変
換するＤ／Ａ変換器１６とによって構成されており、図
示しない制御部からの制御信号によってシフトレジスタ
１５の段数を可変させることにより所定信号に対する遅
延時間を変化させる。
号に変換するＡ／Ｄ変換器１４と、Ａ／Ｄ変換器１４の
出力を受け一定の遅延を発生させるシフトレジスタ１５
と、シフトレジスタ１５からの出力をアナログ信号に変
換するＤ／Ａ変換器１６とによって構成されており、図
示しない制御部からの制御信号によってシフトレジスタ
１５の段数を可変させることにより所定信号に対する遅
延時間を変化させる。
【０００８】フェージング付加回路１７は、雑音発生器
１８、Ｄ／Ａ変換器１９および直交変調器２０によって
構成されており、雑音発生器１８から出力されるディジ
タルの白色雑音信号をＤ／Ａ変換器１９によってアナロ
グの雑音信号に変換して直交変調器２０に出力する。
１８、Ｄ／Ａ変換器１９および直交変調器２０によって
構成されており、雑音発生器１８から出力されるディジ
タルの白色雑音信号をＤ／Ａ変換器１９によってアナロ
グの雑音信号に変換して直交変調器２０に出力する。
【０００９】直交変調器２０は、Ｄ／Ａ変換器１９から
出力された雑音信号によって、所定信号の振幅および位
相を変調してフェージング変動およびドップラシフトを
施す。
出力された雑音信号によって、所定信号の振幅および位
相を変調してフェージング変動およびドップラシフトを
施す。
【００１０】このフェージング付加回路１７は、制御部
からの制御信号によって雑音発生器１８のプログラムを
変更することにより、所定信号に対するフェージング変
動量やドップラシフト量を変化させる。
からの制御信号によって雑音発生器１８のプログラムを
変更することにより、所定信号に対するフェージング変
動量やドップラシフト量を変化させる。
【００１１】また、減衰回路２１は、制御部からの制御
信号によってフェージング付加回路１７から出力された
信号に対する減衰量を変化させる。
信号によってフェージング付加回路１７から出力された
信号に対する減衰量を変化させる。
【００１２】このように構成された２つの伝搬路模擬回
路１１、１２の出力は、あたかも同一送信機から発射さ
れ２つの異なる伝搬路を経た電波と同等であり、その両
出力を合成回路２２によって合成した合成信号を出力端
子１０ｂから評価対象の無線機器２に入力することによ
って、無線機器２の動作を実際の使用状態でチェックす
ることができる。
路１１、１２の出力は、あたかも同一送信機から発射さ
れ２つの異なる伝搬路を経た電波と同等であり、その両
出力を合成回路２２によって合成した合成信号を出力端
子１０ｂから評価対象の無線機器２に入力することによ
って、無線機器２の動作を実際の使用状態でチェックす
ることができる。
【００１３】
【発明が解決しようとする課題】しかしながら、前記し
た従来のフェージングシミュレータでは、フェージング
変動量等を変更するたびに雑音発生器のプログラムを変
更しなければならず、プログラム変更の間に信号の瞬断
が発生してしまう。
た従来のフェージングシミュレータでは、フェージング
変動量等を変更するたびに雑音発生器のプログラムを変
更しなければならず、プログラム変更の間に信号の瞬断
が発生してしまう。
【００１４】また、前記した遅延回路のようにシフトレ
ジスタの段数を変えて遅延時間を可変する方法では、遅
延時間変更のためにシフトレジスタの段数を変更しても
直ちに意図した遅延信号が出力されないことがあり、無
線機器の動作チェックに支障がある。
ジスタの段数を変えて遅延時間を可変する方法では、遅
延時間変更のためにシフトレジスタの段数を変更しても
直ちに意図した遅延信号が出力されないことがあり、無
線機器の動作チェックに支障がある。
【００１５】本発明は、これらの問題を解決したフェー
ジングシミュレータを提供することを目的としている。
ジングシミュレータを提供することを目的としている。
【００１６】
【課題を解決するための手段】前記目的を達成するため
に、本発明の請求項１のフェージングシミュレータは、
入力された所定信号に対して遅延処理を行う遅延回路
と、前記遅延回路の出力を受けてフェージング変動を付
加するフェージング付加回路と、前記フェージング付加
回路の出力を減衰処理する減衰回路とを有し、これらの
各処理を行った信号を伝搬特性が変化する伝搬路を伝搬
した模擬伝搬信号として出力するフェージングシミュレ
ータにおいて、前記所定信号をディジタル信号に変換す
るＡ／Ｄ変換器（３１）を有し、前記遅延回路が、書込
アドレスと読出アドレスとを独立に指定できるメモリ
（３６）と、前記メモリに対する書込アドレスを所定順
に指定して、前記Ａ／Ｄ変換器から出力されたディジタ
ル信号を前記メモリに記憶させる書込手段（３７）と、
前記メモリに対する読出アドレスを順次指定して前記メ
モリに記憶されたディジタル信号を読み出し前記フェー
ジング付加回路へ送出する読出手段（３８）と、前記読
出手段が前記メモリに指定する読出アドレスを可変制御
して、前記メモリに記憶されたディジタル信号が読み出
されるまでの遅延時間を任意に可変する制御手段（６
０）とを備えている。
に、本発明の請求項１のフェージングシミュレータは、
入力された所定信号に対して遅延処理を行う遅延回路
と、前記遅延回路の出力を受けてフェージング変動を付
加するフェージング付加回路と、前記フェージング付加
回路の出力を減衰処理する減衰回路とを有し、これらの
各処理を行った信号を伝搬特性が変化する伝搬路を伝搬
した模擬伝搬信号として出力するフェージングシミュレ
ータにおいて、前記所定信号をディジタル信号に変換す
るＡ／Ｄ変換器（３１）を有し、前記遅延回路が、書込
アドレスと読出アドレスとを独立に指定できるメモリ
（３６）と、前記メモリに対する書込アドレスを所定順
に指定して、前記Ａ／Ｄ変換器から出力されたディジタ
ル信号を前記メモリに記憶させる書込手段（３７）と、
前記メモリに対する読出アドレスを順次指定して前記メ
モリに記憶されたディジタル信号を読み出し前記フェー
ジング付加回路へ送出する読出手段（３８）と、前記読
出手段が前記メモリに指定する読出アドレスを可変制御
して、前記メモリに記憶されたディジタル信号が読み出
されるまでの遅延時間を任意に可変する制御手段（６
０）とを備えている。
【００１７】また、本発明の請求項２のフェージングシ
ミュレータは、入力された所定信号に対して遅延処理を
行う遅延回路と、前記遅延回路の出力を受けてフェージ
ング変動を付加するフェージング付加回路と、前記フェ
ージング付加回路の出力を減衰処理する減衰回路とを有
し、これらの各処理を行った信号を伝搬特性が変化する
伝搬路を伝搬した模擬伝搬信号として出力するフェージ
ングシミュレータにおいて、前記フェージング付加回路
が、ディジタルの雑音信号を発生する雑音発生器（４
１）と、前記雑音信号をオーバサンプリング処理して、
雑音信号のイメージ成分を高域側へシフトするオーバサ
ンプリング手段（４２）と、クロック信号を出力する周
波数可変のクロック発生器（４４）と、前記オーバサン
プリング処理された雑音信号を前記クロック発生器から
のクロック信号に同期してアナログ信号に変換するＤ／
Ａ変換器（４３）と、前記Ｄ／Ａ変換器によってアナロ
グ信号に変換された雑音信号から前記イメージ成分を除
去する低域通過フィルタ（４５）と、前記低域通過フィ
ルタの出力信号によって前記遅延回路の出力信号を変調
して、フェージング変動とドップラシフトを与える変調
器（４７）と、前記クロック発生器のクロック周波数を
可変制御して、前記遅延回路の出力信号に対するフェー
ジング変動量とドップラシフト量を任意に可変する制御
手段（６０）とを備えている。
ミュレータは、入力された所定信号に対して遅延処理を
行う遅延回路と、前記遅延回路の出力を受けてフェージ
ング変動を付加するフェージング付加回路と、前記フェ
ージング付加回路の出力を減衰処理する減衰回路とを有
し、これらの各処理を行った信号を伝搬特性が変化する
伝搬路を伝搬した模擬伝搬信号として出力するフェージ
ングシミュレータにおいて、前記フェージング付加回路
が、ディジタルの雑音信号を発生する雑音発生器（４
１）と、前記雑音信号をオーバサンプリング処理して、
雑音信号のイメージ成分を高域側へシフトするオーバサ
ンプリング手段（４２）と、クロック信号を出力する周
波数可変のクロック発生器（４４）と、前記オーバサン
プリング処理された雑音信号を前記クロック発生器から
のクロック信号に同期してアナログ信号に変換するＤ／
Ａ変換器（４３）と、前記Ｄ／Ａ変換器によってアナロ
グ信号に変換された雑音信号から前記イメージ成分を除
去する低域通過フィルタ（４５）と、前記低域通過フィ
ルタの出力信号によって前記遅延回路の出力信号を変調
して、フェージング変動とドップラシフトを与える変調
器（４７）と、前記クロック発生器のクロック周波数を
可変制御して、前記遅延回路の出力信号に対するフェー
ジング変動量とドップラシフト量を任意に可変する制御
手段（６０）とを備えている。
【００１８】また、本発明の請求項３のフェージングシ
ミュレータは、請求項２記載のフェージングシミュレー
タにおいて、前記減衰回路は、前記オーバサンプリング
手段の出力信号に対して減衰処理を行なうことによっ
て、前記遅延回路の出力信号に間接的に減衰を与えるこ
とを特徴とする。
ミュレータは、請求項２記載のフェージングシミュレー
タにおいて、前記減衰回路は、前記オーバサンプリング
手段の出力信号に対して減衰処理を行なうことによっ
て、前記遅延回路の出力信号に間接的に減衰を与えるこ
とを特徴とする。
【００１９】また、本発明の請求項４のフェージングシ
ミュレータは、入力された所定信号に対して遅延処理を
行う遅延回路と、前記遅延回路の出力を受けてフェージ
ング変動を付加するフェージング付加回路と、前記フェ
ージング付加回路の出力を減衰処理する減衰回路とを有
し、これらの各処理を行った信号を伝搬特性が変化する
伝搬路を伝搬した模擬伝搬信号として出力するフェージ
ングシミュレータにおいて、前記フェージング付加回路
が、ディジタルの雑音信号を発生する雑音発生器（４
１）と、クロック信号を出力する周波数可変のクロック
発生器（４４）と、前記クロック発生器からのクロック
信号に同期して前記雑音信号をアナログ信号に変換する
Ｄ／Ａ変換器（４３）と、前記クロック発生器からのク
ロック信号の周波数に応じて高域遮断周波数が変化し、
前記Ｄ／Ａ変換器から出力された雑音信号に含まれるイ
メージ成分を除去する帯域可変フィルタ（７１）と、前
記帯域可変フィルタの出力信号によって前記遅延回路の
出力信号を変調して、フェージング変動とドップラシフ
トを与える変調器（４７）と、前記クロック発生器のク
ロック周波数を可変制御して、前記遅延回路の出力信号
に対するフェージング変動量とドップラシフト量を任意
に可変する制御手段（６０）とを備えている。
ミュレータは、入力された所定信号に対して遅延処理を
行う遅延回路と、前記遅延回路の出力を受けてフェージ
ング変動を付加するフェージング付加回路と、前記フェ
ージング付加回路の出力を減衰処理する減衰回路とを有
し、これらの各処理を行った信号を伝搬特性が変化する
伝搬路を伝搬した模擬伝搬信号として出力するフェージ
ングシミュレータにおいて、前記フェージング付加回路
が、ディジタルの雑音信号を発生する雑音発生器（４
１）と、クロック信号を出力する周波数可変のクロック
発生器（４４）と、前記クロック発生器からのクロック
信号に同期して前記雑音信号をアナログ信号に変換する
Ｄ／Ａ変換器（４３）と、前記クロック発生器からのク
ロック信号の周波数に応じて高域遮断周波数が変化し、
前記Ｄ／Ａ変換器から出力された雑音信号に含まれるイ
メージ成分を除去する帯域可変フィルタ（７１）と、前
記帯域可変フィルタの出力信号によって前記遅延回路の
出力信号を変調して、フェージング変動とドップラシフ
トを与える変調器（４７）と、前記クロック発生器のク
ロック周波数を可変制御して、前記遅延回路の出力信号
に対するフェージング変動量とドップラシフト量を任意
に可変する制御手段（６０）とを備えている。
【００２０】また、本発明の請求項５のフェージングシ
ミュレータは、請求項４記載のフェージングシミュレー
タにおいて、前記減衰回路が、前記雑音発生器から出力
された雑音信号に対して減衰処理を行なうことによっ
て、前記遅延回路の出力信号に間接的に減衰を与えるこ
とを特徴とする。
ミュレータは、請求項４記載のフェージングシミュレー
タにおいて、前記減衰回路が、前記雑音発生器から出力
された雑音信号に対して減衰処理を行なうことによっ
て、前記遅延回路の出力信号に間接的に減衰を与えるこ
とを特徴とする。
【００２１】
【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。図１は、本発明の一実施形態の２
パス型のフェージングシミュレータ３０の構成を示して
いる。
実施形態を説明する。図１は、本発明の一実施形態の２
パス型のフェージングシミュレータ３０の構成を示して
いる。
【００２２】なお、本発明は１パス型のフェージングシ
ミュレータでも動作する。２パス型の場合には、例えば
局間の直接の伝搬ルートと反射波のルートの２ルートの
試験が可能であるのに対し、１パス型の場合には、直接
の伝搬ルートだけの試験となる。２パス型としては反射
波と別の反射波の２伝搬ルートを試験することもでき
る。また、３パス、４パス、…とパスを増して試験する
こともできる。いずれも原理は同じなので、ここでは２
パス型で説明する。
ミュレータでも動作する。２パス型の場合には、例えば
局間の直接の伝搬ルートと反射波のルートの２ルートの
試験が可能であるのに対し、１パス型の場合には、直接
の伝搬ルートだけの試験となる。２パス型としては反射
波と別の反射波の２伝搬ルートを試験することもでき
る。また、３パス、４パス、…とパスを増して試験する
こともできる。いずれも原理は同じなので、ここでは２
パス型で説明する。
【００２３】図１において、信号発生器１から出力され
る所定信号は、フェージングシミュレータ３０の入力端
子３０ａを介してＡ／Ｄ変換器３１に入力される。
る所定信号は、フェージングシミュレータ３０の入力端
子３０ａを介してＡ／Ｄ変換器３１に入力される。
【００２４】Ａ／Ｄ変換器３１は、所定信号をクロック
信号Ｃｋに同期する周期でサンプリングしてディジタル
信号に変換する。
信号Ｃｋに同期する周期でサンプリングしてディジタル
信号に変換する。
【００２５】Ａ／Ｄ変換器３１によってディジタル信号
に変換された所定信号は分岐されて２つの伝搬路模擬回
路３２、３３へ入力される。
に変換された所定信号は分岐されて２つの伝搬路模擬回
路３２、３３へ入力される。
【００２６】伝搬路模擬回路３２、３３は同一構成であ
り、それぞれ遅延回路３５、フェージング付加回路４
０、Ｄ／Ａ変換器５０および減衰回路５１によって構成
されている。
り、それぞれ遅延回路３５、フェージング付加回路４
０、Ｄ／Ａ変換器５０および減衰回路５１によって構成
されている。
【００２７】遅延回路３５は、後述する制御部６０とと
もにこの実施形態の遅延回路を構成するものであり、メ
モリ３６、書込回路３７および読出回路３８によって構
成されている。メモリ３６は書込アドレスと読出アドレ
スとを独立に指定でき、独立した入出力ポートを有する
デュアルポートＲＡＭによって形成されている。
もにこの実施形態の遅延回路を構成するものであり、メ
モリ３６、書込回路３７および読出回路３８によって構
成されている。メモリ３６は書込アドレスと読出アドレ
スとを独立に指定でき、独立した入出力ポートを有する
デュアルポートＲＡＭによって形成されている。
【００２８】書込回路３７は、メモリ３６に対する書込
アドレスＡｗをクロック信号Ｃｋに同期して所定順に指
定して、Ａ／Ｄ変換器３１から出力されたディジタル信
号をメモリ３６に記憶させる。
アドレスＡｗをクロック信号Ｃｋに同期して所定順に指
定して、Ａ／Ｄ変換器３１から出力されたディジタル信
号をメモリ３６に記憶させる。
【００２９】読出回路３８は、メモリに対する読出アド
レスＡｒをクロック信号Ｃｋに同期して順次指定してメ
モリ３６に記憶されたディジタル信号を読み出す。
レスＡｒをクロック信号Ｃｋに同期して順次指定してメ
モリ３６に記憶されたディジタル信号を読み出す。
【００３０】したがって、メモリ３６に書き込まれたデ
ィジタル信号は、書込アドレスＡｗと読出アドレスＡｒ
との差ΔＡにクロック信号Ｃｋの周期を乗じた時間だけ
遅れて読み出される。なお、読出回路３８は、後述する
制御部６０からの遅延制御信号に応じて、ΔＡが変化す
るように読出アドレスＡｒを可変する。
ィジタル信号は、書込アドレスＡｗと読出アドレスＡｒ
との差ΔＡにクロック信号Ｃｋの周期を乗じた時間だけ
遅れて読み出される。なお、読出回路３８は、後述する
制御部６０からの遅延制御信号に応じて、ΔＡが変化す
るように読出アドレスＡｒを可変する。
【００３１】フェージング付加回路４０は、後述する制
御部６０とともにこの実施形態のフェージング付加回路
を構成するものであり、ＤＳＰによって構成された雑音
発生器４１から出力されるディジタルの白色雑音信号を
オーバサンプリング回路４２に入力する。
御部６０とともにこの実施形態のフェージング付加回路
を構成するものであり、ＤＳＰによって構成された雑音
発生器４１から出力されるディジタルの白色雑音信号を
オーバサンプリング回路４２に入力する。
【００３２】オーバサンプリング回路４２は、例えば雑
音発生器４１から出力された雑音信号系列が〔Ｎ1 ，Ｎ
2 ，…，Ｎk ，… 〕であれば、これを〔Ｎ1 ，０，
…，０，Ｎ2 ，０，…，０，…，Ｎk ，０，…，０，
…〕のように、各信号間を複数（Ｍ−１）個の０データ
で補間し、これをディジタルフィルタに通過させること
により、雑音信号の信号成分自体を変化させずにイメー
ジ成分のみを高域にシフトする。このように、信号間を
Ｍ−１個の０データで補間してフィルタリングする方式
をＭ倍オーバサンプリングという。
音発生器４１から出力された雑音信号系列が〔Ｎ1 ，Ｎ
2 ，…，Ｎk ，… 〕であれば、これを〔Ｎ1 ，０，
…，０，Ｎ2 ，０，…，０，…，Ｎk ，０，…，０，
…〕のように、各信号間を複数（Ｍ−１）個の０データ
で補間し、これをディジタルフィルタに通過させること
により、雑音信号の信号成分自体を変化させずにイメー
ジ成分のみを高域にシフトする。このように、信号間を
Ｍ−１個の０データで補間してフィルタリングする方式
をＭ倍オーバサンプリングという。
【００３３】さらに詳しく説明すると、雑音発生器４１
から出力された雑音信号をオーバサンプリング処理をせ
ずにクロック発生器４４の周波数ｆｓの速度でＤ／Ａ変
換した場合、図２に示すように、雑音信号の基本成分Ｒ
に対して最も周波数が近いイメージ成分Ｉ1 が周波数ｆ
ｓを中心に発生する。したがって、このイメージ成分Ｉ
1 を除去するための低域通過フィルタが必要となる。
から出力された雑音信号をオーバサンプリング処理をせ
ずにクロック発生器４４の周波数ｆｓの速度でＤ／Ａ変
換した場合、図２に示すように、雑音信号の基本成分Ｒ
に対して最も周波数が近いイメージ成分Ｉ1 が周波数ｆ
ｓを中心に発生する。したがって、このイメージ成分Ｉ
1 を除去するための低域通過フィルタが必要となる。
【００３４】この低域通過フィルタの高域遮断周波数ｆ
ａは、通常、図２の特性Ｆのように、周波数ｆｓのほぼ
１／２に設定されるため、周波数ｆｓの最大値をｆｓｍ
とすると、周波数がｆｓｍ時の雑音信号の基本成分Ｒの
帯域およびフィルタの高域遮断周波数ｆａをｆｓｍ／２
に設定した場合、周波数ｆｓを可変させ基本成分Ｒの帯
域を狭くすると、イメージ成分Ｉ1 が低域通過フィルタ
を通過してしまう。
ａは、通常、図２の特性Ｆのように、周波数ｆｓのほぼ
１／２に設定されるため、周波数ｆｓの最大値をｆｓｍ
とすると、周波数がｆｓｍ時の雑音信号の基本成分Ｒの
帯域およびフィルタの高域遮断周波数ｆａをｆｓｍ／２
に設定した場合、周波数ｆｓを可変させ基本成分Ｒの帯
域を狭くすると、イメージ成分Ｉ1 が低域通過フィルタ
を通過してしまう。
【００３５】これに対し、この実施形態のように雑音発
生器４１から出力された雑音信号に対してＭ倍オーバサ
ンプリング処理を行うと、図２に示しているように、雑
音信号の基本成分Ｒに対して最も周波数が近いイメージ
成分Ｉ2 が周波数Ｍ・ｆｓを中心に発生する。これによ
り、後述する低域通過フィルタ４５の高域遮断周波数を
固定した状態でも、周波数ｆｓを可変させることにより
雑音信号の基本成分Ｒの帯域をほぼｆａ／２からｆｓｍ
／２にわたって可変させることができる。
生器４１から出力された雑音信号に対してＭ倍オーバサ
ンプリング処理を行うと、図２に示しているように、雑
音信号の基本成分Ｒに対して最も周波数が近いイメージ
成分Ｉ2 が周波数Ｍ・ｆｓを中心に発生する。これによ
り、後述する低域通過フィルタ４５の高域遮断周波数を
固定した状態でも、周波数ｆｓを可変させることにより
雑音信号の基本成分Ｒの帯域をほぼｆａ／２からｆｓｍ
／２にわたって可変させることができる。
【００３６】このようにしてオーバサンプリング処理さ
れた雑音信号は、Ｄ／Ａ変換器４３によってアナログ信
号に変換される。Ｄ／Ａ変換器４３は、クロック発生器
４４からのクロック信号Ｃｖに同期して雑音信号をアナ
ログ信号に変換して、低域通過フィルタ４５へ出力す
る。
れた雑音信号は、Ｄ／Ａ変換器４３によってアナログ信
号に変換される。Ｄ／Ａ変換器４３は、クロック発生器
４４からのクロック信号Ｃｖに同期して雑音信号をアナ
ログ信号に変換して、低域通過フィルタ４５へ出力す
る。
【００３７】クロック発生器４４は、後述する制御部６
０からの雑音制御信号に応じてクロック信号Ｃｖの周波
数を可変して、雑音信号の基本成分の帯域を可変させ、
雑音信号の波形を変化させる。
０からの雑音制御信号に応じてクロック信号Ｃｖの周波
数を可変して、雑音信号の基本成分の帯域を可変させ、
雑音信号の波形を変化させる。
【００３８】低域通過フィルタ４５の出力信号は、Ａ／
Ｄ変換器４６によってディジタル信号に変換され直交変
調器４７に出力される。なお、Ａ／Ｄ変換器４６はクロ
ック信号Ｃｋに同期してディジタル変換を行なう。
Ｄ変換器４６によってディジタル信号に変換され直交変
調器４７に出力される。なお、Ａ／Ｄ変換器４６はクロ
ック信号Ｃｋに同期してディジタル変換を行なう。
【００３９】直交変調器４７は、遅延回路３５のメモリ
３６から読み出されたディジタル信号をＡ／Ｄ変換器４
６から出力されたディジタルの雑音信号によって変調し
て、フェージング変動およびドップラシフトを付加す
る。
３６から読み出されたディジタル信号をＡ／Ｄ変換器４
６から出力されたディジタルの雑音信号によって変調し
て、フェージング変動およびドップラシフトを付加す
る。
【００４０】直交変調器４７から出力された信号は、Ｄ
／Ａ変換器５０によってアナログ信号に変換され、減衰
回路５１に入力される。
／Ａ変換器５０によってアナログ信号に変換され、減衰
回路５１に入力される。
【００４１】減衰回路５１は、制御部６０からの減衰制
御信号に応じて直交変調器４７から出力された信号に対
する減衰量を変化させる。
御信号に応じて直交変調器４７から出力された信号に対
する減衰量を変化させる。
【００４２】伝搬路模擬回路３２、３３の各減衰回路５
１から出力された信号は、合成回路５２に入力されて合
成され、その合成信号が出力端子３０ｂから評価対象の
無線機器２へ出力される。
１から出力された信号は、合成回路５２に入力されて合
成され、その合成信号が出力端子３０ｂから評価対象の
無線機器２へ出力される。
【００４３】制御部６０は、伝搬路模擬回路３２、３３
の遅延回路３５、フェージング付加回路４０および減衰
回路５１に対する遅延制御信号、雑音制御信号および減
衰制御信号を、予め設定された変動パターンにしたがっ
て連続的に変化させ、例えば、評価対象の無線機器２が
移動局の場合には基地局からの電波を移動しながら受信
したときの受信信号と同様に変動する合成信号を無線機
器２に出力する。
の遅延回路３５、フェージング付加回路４０および減衰
回路５１に対する遅延制御信号、雑音制御信号および減
衰制御信号を、予め設定された変動パターンにしたがっ
て連続的に変化させ、例えば、評価対象の無線機器２が
移動局の場合には基地局からの電波を移動しながら受信
したときの受信信号と同様に変動する合成信号を無線機
器２に出力する。
【００４４】このように、実施形態のフェージングシミ
ュレータ３０の遅延処理は、Ａ／Ｄ変換器３１によって
ディジタル信号に変換された所定信号を、書込アドレス
と読出アドレスとを独立に指定できるメモリ３６にアド
レス順に記憶し、これをアドレス差のある状態で順次読
み出すとともに、書込アドレスに対する読出アドレスの
差を可変して信号の遅延時間を可変している。
ュレータ３０の遅延処理は、Ａ／Ｄ変換器３１によって
ディジタル信号に変換された所定信号を、書込アドレス
と読出アドレスとを独立に指定できるメモリ３６にアド
レス順に記憶し、これをアドレス差のある状態で順次読
み出すとともに、書込アドレスに対する読出アドレスの
差を可変して信号の遅延時間を可変している。
【００４５】このため、遅延時間を変動する際に直ち
に、アドレスの差に対応した正確な遅延時間を与えるこ
とができる。
に、アドレスの差に対応した正確な遅延時間を与えるこ
とができる。
【００４６】また、フェージングシミュレータ３０のフ
ェージング付加処理は、ＤＳＰによる雑音発生器４１か
ら出力された一定のサンプリングレートに対して帯域固
定の雑音信号をオーバサンプリング処理してから、Ｄ／
Ａ変換してアナログ信号に変換し、この信号から周波数
固定の低域通過フィルタ４５によってイメージ成分を除
去して直交変調器４７へ入力して、遅延回路３５から出
力された信号に対してフェージング変動とドップラシフ
トを与え、Ｄ／Ａ変換器４３に対するクロック周波数を
可変して雑音信号の帯域を可変してフェージング変動量
とドップラシフト量を変動させている。
ェージング付加処理は、ＤＳＰによる雑音発生器４１か
ら出力された一定のサンプリングレートに対して帯域固
定の雑音信号をオーバサンプリング処理してから、Ｄ／
Ａ変換してアナログ信号に変換し、この信号から周波数
固定の低域通過フィルタ４５によってイメージ成分を除
去して直交変調器４７へ入力して、遅延回路３５から出
力された信号に対してフェージング変動とドップラシフ
トを与え、Ｄ／Ａ変換器４３に対するクロック周波数を
可変して雑音信号の帯域を可変してフェージング変動量
とドップラシフト量を変動させている。
【００４７】このため、精度の高い雑音信号が得られ、
精度の高いフェージング変動とドップラシフトを与える
ことができ、しかも、ＤＳＰのプログラムを変更するこ
となく雑音信号の帯域を可変でき、信号の瞬断が発生し
ない。
精度の高いフェージング変動とドップラシフトを与える
ことができ、しかも、ＤＳＰのプログラムを変更するこ
となく雑音信号の帯域を可変でき、信号の瞬断が発生し
ない。
【００４８】
【他の実施の形態】前記実施形態のフェージング付加処
理では、雑音信号に対してオーバサンプリング処理を行
なうことによって、Ｄ／Ａ変換時に発生する雑音信号の
イメージ周波数を高域側にシフトして、周波数固定の低
域通過フィルタでそのイメージ周波数を除去していた
が、図３に示すフェージング付加回路７０のように、雑
音発生器４１から出力された雑音信号をＤ／Ａ変換器４
３によってアナログの雑音信号に変換し、この雑音信号
に含まれるイメージ成分をスイッチトキャパシタフィル
タ（以下、ＳＣＦと記す）７１によって除去するように
してもよい。
理では、雑音信号に対してオーバサンプリング処理を行
なうことによって、Ｄ／Ａ変換時に発生する雑音信号の
イメージ周波数を高域側にシフトして、周波数固定の低
域通過フィルタでそのイメージ周波数を除去していた
が、図３に示すフェージング付加回路７０のように、雑
音発生器４１から出力された雑音信号をＤ／Ａ変換器４
３によってアナログの雑音信号に変換し、この雑音信号
に含まれるイメージ成分をスイッチトキャパシタフィル
タ（以下、ＳＣＦと記す）７１によって除去するように
してもよい。
【００４９】なお、ＳＣＦ７１の後段に設けられている
低域通過フィルタ（ＬＰＦ）７２は、ＳＣＦ７１の出力
からクロック信号Ｃｖ成分を除去するためのものであ
る。
低域通過フィルタ（ＬＰＦ）７２は、ＳＣＦ７１の出力
からクロック信号Ｃｖ成分を除去するためのものであ
る。
【００５０】ＳＣＦ７１は、クロック信号Ｃｖの周波数
に応じた遮断周波数で入力信号に対する帯域制限を行な
う帯域可変フィルタ素子であり、低域通過フィルタとし
て用いた場合、クロック信号Ｃｖの周波数が高くなると
それに応じて高域遮断周波数が高い方へシフトする。
に応じた遮断周波数で入力信号に対する帯域制限を行な
う帯域可変フィルタ素子であり、低域通過フィルタとし
て用いた場合、クロック信号Ｃｖの周波数が高くなると
それに応じて高域遮断周波数が高い方へシフトする。
【００５１】したがって、あるクロック周波数において
図４の（ａ）の特性Ｇのように、ＳＣＦ７１の高域遮断
周波数ｆｂを雑音信号の基本成分Ｒの帯域より僅かに高
い周波数に設定しておけば、図４の（ｂ）のようにクロ
ック信号Ｃｖの周波数を可変したとき、ＳＣＦ７１の高
域遮断周波数ｆｂも同一方向に変化し、雑音信号のイメ
ージ成分Ｉを除去してその基本成分Ｒのみを通過させる
ことができ、信号に対する瞬断を発生させることなく、
フェージング変動量およびドップラシフト量を変化させ
ることができる。
図４の（ａ）の特性Ｇのように、ＳＣＦ７１の高域遮断
周波数ｆｂを雑音信号の基本成分Ｒの帯域より僅かに高
い周波数に設定しておけば、図４の（ｂ）のようにクロ
ック信号Ｃｖの周波数を可変したとき、ＳＣＦ７１の高
域遮断周波数ｆｂも同一方向に変化し、雑音信号のイメ
ージ成分Ｉを除去してその基本成分Ｒのみを通過させる
ことができ、信号に対する瞬断を発生させることなく、
フェージング変動量およびドップラシフト量を変化させ
ることができる。
【００５２】なお、ここでは、ＳＣＦ７１を帯域可変フ
ィルタとして用いているが、Ｄ／Ａ変換器４３のクロッ
ク信号の周波数に応じて高域遮断周波数を可変できるも
のであれば、他の帯域可変フィルタを用いることもでき
る。
ィルタとして用いているが、Ｄ／Ａ変換器４３のクロッ
ク信号の周波数に応じて高域遮断周波数を可変できるも
のであれば、他の帯域可変フィルタを用いることもでき
る。
【００５３】また、前記実施形態では、２つの伝搬路模
擬回路を有する２パス型のフェージングシミュレータに
本発明を適用していたが、本発明は、３パス以上のフェ
ージングシミュレータや、伝搬路模擬回路が１つだけの
１パス型のフェージングシミュレータにも同様に適用で
きる。
擬回路を有する２パス型のフェージングシミュレータに
本発明を適用していたが、本発明は、３パス以上のフェ
ージングシミュレータや、伝搬路模擬回路が１つだけの
１パス型のフェージングシミュレータにも同様に適用で
きる。
【００５４】また、前記実施形態では、遅延処理および
フェージング付加処理が成された信号に対して減衰処理
を直接行なうようにしていたが、例えば、図５に示すよ
うに、雑音発生器４１から出力された雑音信号をオーバ
サンプリング回路４２によってオーバサンプリング処理
し、オーバサンプリング処理された雑音信号をディジタ
ル型の減衰回路７６に入力して減衰処理を行い、減衰処
理した信号をＤ／Ａ変換器４３によってアナログ信号に
変換するように構成してもよい。
フェージング付加処理が成された信号に対して減衰処理
を直接行なうようにしていたが、例えば、図５に示すよ
うに、雑音発生器４１から出力された雑音信号をオーバ
サンプリング回路４２によってオーバサンプリング処理
し、オーバサンプリング処理された雑音信号をディジタ
ル型の減衰回路７６に入力して減衰処理を行い、減衰処
理した信号をＤ／Ａ変換器４３によってアナログ信号に
変換するように構成してもよい。
【００５５】なお、減衰回路７６を雑音発生器４１とオ
ーバサンプリング回路４２の間に設けた場合には、減衰
回路がＤ／Ａ変換器４３のクロックに同期して動作して
しまうが、図５のように、減衰回路７６をオーバサンプ
リング回路４２とＤ／Ａ変換器４３の間に設けた場合に
は、減衰制御とＤ／Ａ変換器４３のクロックの可変制御
とを独立に行なえ、減衰処理を遅延なく行なうことがで
きる。
ーバサンプリング回路４２の間に設けた場合には、減衰
回路がＤ／Ａ変換器４３のクロックに同期して動作して
しまうが、図５のように、減衰回路７６をオーバサンプ
リング回路４２とＤ／Ａ変換器４３の間に設けた場合に
は、減衰制御とＤ／Ａ変換器４３のクロックの可変制御
とを独立に行なえ、減衰処理を遅延なく行なうことがで
きる。
【００５６】なお、図５のようにフェージング付加回路
内に減衰回路を設けた場合には、Ｄ／Ａ変換器５０の出
力を合成回路５２によって合成して無線機器２へ与え
る。
内に減衰回路を設けた場合には、Ｄ／Ａ変換器５０の出
力を合成回路５２によって合成して無線機器２へ与え
る。
【００５７】
【発明の効果】以上説明したように、本発明の請求項１
のフェージングシミュレータでは、Ａ／Ｄ変換器によっ
てディジタル信号に変換された所定信号を、書込アドレ
スと読出アドレスとを独立に指定できるメモリにアドレ
ス順に記憶し、これをアドレス差のある状態で順次読み
出すとともに、書込アドレスに対する読出アドレスの差
を可変して信号の遅延時間を可変している。
のフェージングシミュレータでは、Ａ／Ｄ変換器によっ
てディジタル信号に変換された所定信号を、書込アドレ
スと読出アドレスとを独立に指定できるメモリにアドレ
ス順に記憶し、これをアドレス差のある状態で順次読み
出すとともに、書込アドレスに対する読出アドレスの差
を可変して信号の遅延時間を可変している。
【００５８】このため、遅延時間を変動する際に直ちに
アドレスの差に対応した正確な遅延時間を与えることが
できる。
アドレスの差に対応した正確な遅延時間を与えることが
できる。
【００５９】また、本発明の請求項２のフェージングシ
ミュレータでは、雑音発生器から出力されたディジタル
の雑音信号をオーバサンプリング処理してから、Ｄ／Ａ
変換してアナログ信号に変換し、この信号から周波数固
定の低域通過フィルタによってイメージ成分を除去し、
このイメージ成分を除去した雑音信号によって所定信号
を変調するとともに、Ｄ／Ａ変換器に対するクロック周
波数を可変して雑音信号の帯域を可変して、所定信号に
フェージング変動とドップラシフトを与えている。
ミュレータでは、雑音発生器から出力されたディジタル
の雑音信号をオーバサンプリング処理してから、Ｄ／Ａ
変換してアナログ信号に変換し、この信号から周波数固
定の低域通過フィルタによってイメージ成分を除去し、
このイメージ成分を除去した雑音信号によって所定信号
を変調するとともに、Ｄ／Ａ変換器に対するクロック周
波数を可変して雑音信号の帯域を可変して、所定信号に
フェージング変動とドップラシフトを与えている。
【００６０】このため、精度の高いフェージング変動と
ドップラシフトを与えることができ、しかも、プログラ
ムを変更することなく雑音信号の帯域を可変でき、信号
の瞬断が発生しない。
ドップラシフトを与えることができ、しかも、プログラ
ムを変更することなく雑音信号の帯域を可変でき、信号
の瞬断が発生しない。
【００６１】また、本発明の請求項４のフェージングシ
ミュレータでは、雑音発生器から出力されたディジタル
の雑音信号をＤ／Ａ変換してアナログ信号に変換し、こ
の信号から帯域可変フィルタによってイメージ成分を除
去し、このイメージ成分を除去した雑音信号によって所
定信号を変調するとともに、Ｄ／Ａ変換器に対するクロ
ック周波数を可変して雑音信号の帯域を可変して、所定
信号にフェージング変動とドップラシフトを与えてい
る。
ミュレータでは、雑音発生器から出力されたディジタル
の雑音信号をＤ／Ａ変換してアナログ信号に変換し、こ
の信号から帯域可変フィルタによってイメージ成分を除
去し、このイメージ成分を除去した雑音信号によって所
定信号を変調するとともに、Ｄ／Ａ変換器に対するクロ
ック周波数を可変して雑音信号の帯域を可変して、所定
信号にフェージング変動とドップラシフトを与えてい
る。
【００６２】このため、精度の高いフェージング変動と
ドップラシフトを与えることができ、しかも、プログラ
ムを変更することなく雑音信号の帯域を可変でき、信号
の瞬断が発生しない。
ドップラシフトを与えることができ、しかも、プログラ
ムを変更することなく雑音信号の帯域を可変でき、信号
の瞬断が発生しない。
【図１】本発明の一実施形態の構成を示すブロック図
【図２】一実施形態の動作を説明するための図
【図３】本発明の他の実施形態の構成を示すブロック図
【図４】他の実施形態の動作を説明するための図
【図５】本発明の他の実施形態の構成を示すブロック図
【図６】従来装置の構成を示すブロック図
３０ フェージングシミュレータ ３１ Ａ／Ｄ変換器 ３２、３３ 伝搬路模擬回路 ３５ 遅延回路 ３６ メモリ ３７ 書込回路 ３８ 読出回路 ４０ フェージング付加回路 ４１ 雑音発生器 ４２ オーバサンプリング回路 ４３ Ｄ／Ａ変換器 ４４ クロック発生器 ４５ 低域通過フィルタ ４６ Ａ／Ｄ変換器 ４７ 直交変調器 ５０ Ｄ／Ａ変換器 ５１ 減衰回路 ５２ 合成回路 ６０ 制御部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年４月３０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年７月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 フェージングシミュレータ
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、所定信号に対して
遅延処理、フェージング付加処理および減衰処理を行
い、これらの処理を行なった信号を、伝搬特性が変化す
る伝搬路を伝搬した模擬伝搬信号として出力するフェー
ジングシミュレータにおいて、遅延特性やフェージング
特性を変化させる際に、信号の瞬断を発生させないよう
にするための技術に関する。
遅延処理、フェージング付加処理および減衰処理を行
い、これらの処理を行なった信号を、伝搬特性が変化す
る伝搬路を伝搬した模擬伝搬信号として出力するフェー
ジングシミュレータにおいて、遅延特性やフェージング
特性を変化させる際に、信号の瞬断を発生させないよう
にするための技術に関する。
【０００２】
【従来の技術】電波によって通信を行なうシステムで
は、数々の伝搬路を想定して、端末機、基地局あるいは
それらを試験するための試験機器等の無線機器の動作を
チェックする必要がある。
は、数々の伝搬路を想定して、端末機、基地局あるいは
それらを試験するための試験機器等の無線機器の動作を
チェックする必要がある。
【０００３】特に、移動局の場合、伝搬路の伝搬特性が
時間とともに大きく変動する。この伝搬特性の変動の要
素は、マルチパスの伝搬時間差、フェージング変動、ド
ップラシフト変動および遮蔽物等による減衰変動であ
り、無線機器の動作をチェックするためには、所定信号
に遅延処理、フェージング付加処理および減衰処理を行
い、これらの処理を行なった信号を、模擬伝搬信号とし
て無線機器に与える必要がある。
時間とともに大きく変動する。この伝搬特性の変動の要
素は、マルチパスの伝搬時間差、フェージング変動、ド
ップラシフト変動および遮蔽物等による減衰変動であ
り、無線機器の動作をチェックするためには、所定信号
に遅延処理、フェージング付加処理および減衰処理を行
い、これらの処理を行なった信号を、模擬伝搬信号とし
て無線機器に与える必要がある。
【０００４】図６は、このような目的で一般的に用いら
れているマルチパス型のフェージングシミュレータ１０
の構成を示している。
れているマルチパス型のフェージングシミュレータ１０
の構成を示している。
【０００５】このフェージングシミュレータ１０は、信
号発生器１から出力された所定信号（通信に使用される
安定なアナログの信号）を入力端子１０ａを介して受
け、これを分岐して、２つの伝搬路模擬回路１１、１２
に入力する。
号発生器１から出力された所定信号（通信に使用される
安定なアナログの信号）を入力端子１０ａを介して受
け、これを分岐して、２つの伝搬路模擬回路１１、１２
に入力する。
【０００６】伝搬路模擬回路１１、１２は、所定信号を
遅延する遅延回路１３、遅延回路１３から出力された信
号にフェージング変動とドップラシフトを与えるフェー
ジング付加回路１７、フェージング付加回路１７から出
力された信号に減衰を与える減衰回路２１によって構成
されている。
遅延する遅延回路１３、遅延回路１３から出力された信
号にフェージング変動とドップラシフトを与えるフェー
ジング付加回路１７、フェージング付加回路１７から出
力された信号に減衰を与える減衰回路２１によって構成
されている。
【０００７】遅延回路１３は、入力信号をディジタル信
号に変換するＡ／Ｄ変換器１４と、Ａ／Ｄ変換器１４の
出力を受け一定の遅延を発生させるシフトレジスタ１５
と、シフトレジスタ１５からの出力をアナログ信号に変
換するＤ／Ａ変換器１６とによって構成されており、図
示しない制御部からの制御信号によってシフトレジスタ
１５の段数を可変させることにより所定信号に対する遅
延時間を変化させる。
号に変換するＡ／Ｄ変換器１４と、Ａ／Ｄ変換器１４の
出力を受け一定の遅延を発生させるシフトレジスタ１５
と、シフトレジスタ１５からの出力をアナログ信号に変
換するＤ／Ａ変換器１６とによって構成されており、図
示しない制御部からの制御信号によってシフトレジスタ
１５の段数を可変させることにより所定信号に対する遅
延時間を変化させる。
【０００８】フェージング付加回路１７は、雑音発生器
１８、Ｄ／Ａ変換器１９および直交変調器２０によって
構成されており、雑音発生器１８から出力されるディジ
タルの白色雑音信号をＤ／Ａ変換器１９によってアナロ
グの雑音信号に変換して直交変調器２０に出力する。
１８、Ｄ／Ａ変換器１９および直交変調器２０によって
構成されており、雑音発生器１８から出力されるディジ
タルの白色雑音信号をＤ／Ａ変換器１９によってアナロ
グの雑音信号に変換して直交変調器２０に出力する。
【０００９】直交変調器２０は、Ｄ／Ａ変換器１９から
出力された雑音信号によって、所定信号の振幅および位
相を変調してフェージング変動およびドップラシフトを
施す。
出力された雑音信号によって、所定信号の振幅および位
相を変調してフェージング変動およびドップラシフトを
施す。
【００１０】このフェージング付加回路１７は、制御部
からの制御信号によって雑音発生器１８のプログラムを
変更することにより、所定信号に対するフェージング変
動量やドップラシフト量を変化させる。
からの制御信号によって雑音発生器１８のプログラムを
変更することにより、所定信号に対するフェージング変
動量やドップラシフト量を変化させる。
【００１１】また、減衰回路２１は、制御部からの制御
信号によってフェージング付加回路１７から出力された
信号に対する減衰量を変化させる。
信号によってフェージング付加回路１７から出力された
信号に対する減衰量を変化させる。
【００１２】このように構成された２つの伝搬路模擬回
路１１、１２の出力は、あたかも同一送信機から発射さ
れ２つの異なる伝搬路を経た電波と同等であり、その両
出力を合成回路２２によって合成した合成信号を出力端
子１０ｂから評価対象の無線機器２に入力することによ
って、無線機器２の動作を実際の使用状態でチェックす
ることができる。
路１１、１２の出力は、あたかも同一送信機から発射さ
れ２つの異なる伝搬路を経た電波と同等であり、その両
出力を合成回路２２によって合成した合成信号を出力端
子１０ｂから評価対象の無線機器２に入力することによ
って、無線機器２の動作を実際の使用状態でチェックす
ることができる。
【００１３】
【発明が解決しようとする課題】しかしながら、前記し
た従来のフェージングシミュレータでは、フェージング
変動量等を変更するたびに雑音発生器のプログラムを変
更しなければならず、プログラム変更の間に信号の瞬断
が発生してしまう。
た従来のフェージングシミュレータでは、フェージング
変動量等を変更するたびに雑音発生器のプログラムを変
更しなければならず、プログラム変更の間に信号の瞬断
が発生してしまう。
【００１４】また、前記した遅延回路のようにシフトレ
ジスタの段数を変えて遅延時間を可変する方法では、遅
延時間変更のためにシフトレジスタの段数を変更しても
直ちに意図した遅延信号が出力されないことがあり、無
線機器の動作チェックに支障がある。
ジスタの段数を変えて遅延時間を可変する方法では、遅
延時間変更のためにシフトレジスタの段数を変更しても
直ちに意図した遅延信号が出力されないことがあり、無
線機器の動作チェックに支障がある。
【００１５】本発明は、これらの問題を解決したフェー
ジングシミュレータを提供することを目的としている。
ジングシミュレータを提供することを目的としている。
【００１６】
【課題を解決するための手段】前記目的を達成するため
に、本発明の請求項１のフェージングシミュレータは、
入力された所定信号に対して遅延処理を行う遅延回路
と、前記遅延回路の出力を受けてフェージング変動を付
加するフェージング付加回路と、前記フェージング付加
回路の出力を減衰処理する減衰回路とを有し、これらの
各処理を行った信号を伝搬特性が変化する伝搬路を伝搬
した模擬伝搬信号として出力するフェージングシミュレ
ータにおいて、前記フェージング付加回路が、ディジタ
ルの雑音信号を発生する雑音発生器（４１）と、前記雑
音信号をオーバサンプリング処理して、雑音信号のイメ
ージ成分を高域側へシフトするオーバサンプリング手段
（４２）と、クロック信号を出力する周波数可変のクロ
ック発生器（４４）と、前記オーバサンプリング処理さ
れた雑音信号を前記クロック発生器からのクロック信号
に同期してアナログ信号に変換するＤ／Ａ変換器（４
３）と、前記Ｄ／Ａ変換器によってアナログ信号に変換
された雑音信号から前記イメージ成分を除去する低域通
過フィルタ（４５）と、前記低域通過フィルタの出力信
号によって前記遅延回路の出力信号を変調して、フェー
ジング変動とドップラシフトを与える変調器（４７）
と、前記クロック発生器のクロック周波数を可変制御し
て、前記遅延回路の出力信号に対するフェージング変動
量とドップラシフト量を任意に可変する制御手段（６
０）とを備えている。
に、本発明の請求項１のフェージングシミュレータは、
入力された所定信号に対して遅延処理を行う遅延回路
と、前記遅延回路の出力を受けてフェージング変動を付
加するフェージング付加回路と、前記フェージング付加
回路の出力を減衰処理する減衰回路とを有し、これらの
各処理を行った信号を伝搬特性が変化する伝搬路を伝搬
した模擬伝搬信号として出力するフェージングシミュレ
ータにおいて、前記フェージング付加回路が、ディジタ
ルの雑音信号を発生する雑音発生器（４１）と、前記雑
音信号をオーバサンプリング処理して、雑音信号のイメ
ージ成分を高域側へシフトするオーバサンプリング手段
（４２）と、クロック信号を出力する周波数可変のクロ
ック発生器（４４）と、前記オーバサンプリング処理さ
れた雑音信号を前記クロック発生器からのクロック信号
に同期してアナログ信号に変換するＤ／Ａ変換器（４
３）と、前記Ｄ／Ａ変換器によってアナログ信号に変換
された雑音信号から前記イメージ成分を除去する低域通
過フィルタ（４５）と、前記低域通過フィルタの出力信
号によって前記遅延回路の出力信号を変調して、フェー
ジング変動とドップラシフトを与える変調器（４７）
と、前記クロック発生器のクロック周波数を可変制御し
て、前記遅延回路の出力信号に対するフェージング変動
量とドップラシフト量を任意に可変する制御手段（６
０）とを備えている。
【００１７】また、本発明の請求項２のフェージングシ
ミュレータは、請求項１記載のフェージングシミュレー
タにおいて、前記減衰回路は、前記オーバサンプリング
手段の出力信号に対して減衰処理を行なうことによっ
て、前記遅延回路の出力信号に間接的に減衰を与えるこ
とを特徴とする。
ミュレータは、請求項１記載のフェージングシミュレー
タにおいて、前記減衰回路は、前記オーバサンプリング
手段の出力信号に対して減衰処理を行なうことによっ
て、前記遅延回路の出力信号に間接的に減衰を与えるこ
とを特徴とする。
【００１８】また、本発明の請求項３のフェージングシ
ミュレータは、入力された所定信号に対して遅延処理を
行う遅延回路と、前記遅延回路の出力を受けてフェージ
ング変動を付加するフェージング付加回路と、前記フェ
ージング付加回路の出力を減衰処理する減衰回路とを有
し、これらの各処理を行った信号を伝搬特性が変化する
伝搬路を伝搬した模擬伝搬信号として出力するフェージ
ングシミュレータにおいて、前記フェージング付加回路
が、ディジタルの雑音信号を発生する雑音発生器（４
１）と、クロック信号を出力する周波数可変のクロック
発生器（４４）と、前記クロック発生器からのクロック
信号に同期して前記雑音信号をアナログ信号に変換する
Ｄ／Ａ変換器（４３）と、前記クロック発生器からのク
ロック信号の周波数に応じて高域遮断周波数が変化し、
前記Ｄ／Ａ変換器から出力された雑音信号に含まれるイ
メージ成分を除去する帯域可変フィルタ（７１）と、前
記帯域可変フィルタの出力信号によって前記遅延回路の
出力信号を変調して、フェージング変動とドップラシフ
トを与える変調器（４７）と、前記クロック発生器のク
ロック周波数を可変制御して、前記遅延回路の出力信号
に対するフェージング変動量とドップラシフト量を任意
に可変する制御手段（６０）とを備えている。
ミュレータは、入力された所定信号に対して遅延処理を
行う遅延回路と、前記遅延回路の出力を受けてフェージ
ング変動を付加するフェージング付加回路と、前記フェ
ージング付加回路の出力を減衰処理する減衰回路とを有
し、これらの各処理を行った信号を伝搬特性が変化する
伝搬路を伝搬した模擬伝搬信号として出力するフェージ
ングシミュレータにおいて、前記フェージング付加回路
が、ディジタルの雑音信号を発生する雑音発生器（４
１）と、クロック信号を出力する周波数可変のクロック
発生器（４４）と、前記クロック発生器からのクロック
信号に同期して前記雑音信号をアナログ信号に変換する
Ｄ／Ａ変換器（４３）と、前記クロック発生器からのク
ロック信号の周波数に応じて高域遮断周波数が変化し、
前記Ｄ／Ａ変換器から出力された雑音信号に含まれるイ
メージ成分を除去する帯域可変フィルタ（７１）と、前
記帯域可変フィルタの出力信号によって前記遅延回路の
出力信号を変調して、フェージング変動とドップラシフ
トを与える変調器（４７）と、前記クロック発生器のク
ロック周波数を可変制御して、前記遅延回路の出力信号
に対するフェージング変動量とドップラシフト量を任意
に可変する制御手段（６０）とを備えている。
【００１９】また、本発明の請求項４のフェージングシ
ミュレータは、請求項３記載のフェージングシミュレー
タにおいて、前記減衰回路が、前記雑音発生器から出力
された雑音信号に対して減衰処理を行なうことによっ
て、前記遅延回路の出力信号に間接的に減衰を与えるこ
とを特徴とする。
ミュレータは、請求項３記載のフェージングシミュレー
タにおいて、前記減衰回路が、前記雑音発生器から出力
された雑音信号に対して減衰処理を行なうことによっ
て、前記遅延回路の出力信号に間接的に減衰を与えるこ
とを特徴とする。
【００２０】また、本発明の請求項５のフェージングシ
ミュレータは、請求項１または請求項２または請求項３
または請求項４記載のフェージングシミュレータにおい
て、前記所定信号をディジタル信号に変換するＡ／Ｄ変
換器（３１）を有し、前記遅延回路が、書込アドレスと
読出アドレスとを独立に指定できるメモリ（３６）と、
前記メモリに対する書込アドレスを所定順に指定して、
前記Ａ／Ｄ変換器から出力されたディジタル信号を前記
メモリに記憶させる書込手段（３７）と、前記メモリに
対する読出アドレスを順次指定して前記メモリに記憶さ
れたディジタル信号を読み出し前記フェージング付加回
路へ送出する読出手段（３８）とを備え、前記制御手段
は、前記読出手段が前記メモリに指定する読出アドレス
を可変制御して、前記メモリに記憶されたディジタル信
号が読み出されるまでの遅延時間を任意に可変すること
を特徴としている。
ミュレータは、請求項１または請求項２または請求項３
または請求項４記載のフェージングシミュレータにおい
て、前記所定信号をディジタル信号に変換するＡ／Ｄ変
換器（３１）を有し、前記遅延回路が、書込アドレスと
読出アドレスとを独立に指定できるメモリ（３６）と、
前記メモリに対する書込アドレスを所定順に指定して、
前記Ａ／Ｄ変換器から出力されたディジタル信号を前記
メモリに記憶させる書込手段（３７）と、前記メモリに
対する読出アドレスを順次指定して前記メモリに記憶さ
れたディジタル信号を読み出し前記フェージング付加回
路へ送出する読出手段（３８）とを備え、前記制御手段
は、前記読出手段が前記メモリに指定する読出アドレス
を可変制御して、前記メモリに記憶されたディジタル信
号が読み出されるまでの遅延時間を任意に可変すること
を特徴としている。
【００２１】
【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。図１は、本発明の一実施形態の２
パス型のフェージングシミュレータ３０の構成を示して
いる。
実施形態を説明する。図１は、本発明の一実施形態の２
パス型のフェージングシミュレータ３０の構成を示して
いる。
【００２２】なお、本発明は１パス型のフェージングシ
ミュレータでも動作する。２パス型の場合には、例えば
局間の直接の伝搬ルートと反射波のルートの２ルートの
試験が可能であるのに対し、１パス型の場合には、直接
の伝搬ルートだけの試験となる。２パス型としては反射
波と別の反射波の２伝搬ルートを試験することもでき
る。また、３パス、４パス、…とパスを増して試験する
こともできる。いずれも原理は同じなので、ここでは２
パス型で説明する。
ミュレータでも動作する。２パス型の場合には、例えば
局間の直接の伝搬ルートと反射波のルートの２ルートの
試験が可能であるのに対し、１パス型の場合には、直接
の伝搬ルートだけの試験となる。２パス型としては反射
波と別の反射波の２伝搬ルートを試験することもでき
る。また、３パス、４パス、…とパスを増して試験する
こともできる。いずれも原理は同じなので、ここでは２
パス型で説明する。
【００２３】図１において、信号発生器１から出力され
る所定信号は、フェージングシミュレータ３０の入力端
子３０ａを介してＡ／Ｄ変換器３１に入力される。
る所定信号は、フェージングシミュレータ３０の入力端
子３０ａを介してＡ／Ｄ変換器３１に入力される。
【００２４】Ａ／Ｄ変換器３１は、所定信号をクロック
信号Ｃｋに同期する周期でサンプリングしてディジタル
信号に変換する。
信号Ｃｋに同期する周期でサンプリングしてディジタル
信号に変換する。
【００２５】Ａ／Ｄ変換器３１によってディジタル信号
に変換された所定信号は分岐されて２つの伝搬路模擬回
路３２、３３へ入力される。
に変換された所定信号は分岐されて２つの伝搬路模擬回
路３２、３３へ入力される。
【００２６】伝搬路模擬回路３２、３３は同一構成であ
り、それぞれ遅延回路３５、フェージング付加回路４
０、Ｄ／Ａ変換器５０および減衰回路５１によって構成
されている。
り、それぞれ遅延回路３５、フェージング付加回路４
０、Ｄ／Ａ変換器５０および減衰回路５１によって構成
されている。
【００２７】遅延回路３５は、後述する制御部６０とと
もにこの実施形態の遅延回路を構成するものであり、メ
モリ３６、書込回路３７および読出回路３８によって構
成されている。メモリ３６は書込アドレスと読出アドレ
スとを独立に指定でき、独立した入出力ポートを有する
デュアルポートＲＡＭによって形成されている。
もにこの実施形態の遅延回路を構成するものであり、メ
モリ３６、書込回路３７および読出回路３８によって構
成されている。メモリ３６は書込アドレスと読出アドレ
スとを独立に指定でき、独立した入出力ポートを有する
デュアルポートＲＡＭによって形成されている。
【００２８】書込回路３７は、メモリ３６に対する書込
アドレスＡｗをクロック信号Ｃｋに同期して所定順に指
定して、Ａ／Ｄ変換器３１から出力されたディジタル信
号をメモリ３６に記憶させる。
アドレスＡｗをクロック信号Ｃｋに同期して所定順に指
定して、Ａ／Ｄ変換器３１から出力されたディジタル信
号をメモリ３６に記憶させる。
【００２９】読出回路３８は、メモリに対する読出アド
レスＡｒをクロック信号Ｃｋに同期して順次指定してメ
モリ３６に記憶されたディジタル信号を読み出す。
レスＡｒをクロック信号Ｃｋに同期して順次指定してメ
モリ３６に記憶されたディジタル信号を読み出す。
【００３０】したがって、メモリ３６に書き込まれたデ
ィジタル信号は、書込アドレスＡｗと読出アドレスＡｒ
との差ΔＡにクロック信号Ｃｋの周期を乗じた時間だけ
遅れて読み出される。なお、読出回路３８は、後述する
制御部６０からの遅延制御信号に応じて、ΔＡが変化す
るように読出アドレスＡｒを可変する。
ィジタル信号は、書込アドレスＡｗと読出アドレスＡｒ
との差ΔＡにクロック信号Ｃｋの周期を乗じた時間だけ
遅れて読み出される。なお、読出回路３８は、後述する
制御部６０からの遅延制御信号に応じて、ΔＡが変化す
るように読出アドレスＡｒを可変する。
【００３１】フェージング付加回路４０は、後述する制
御部６０とともにこの実施形態のフェージング付加回路
を構成するものであり、ＤＳＰによって構成された雑音
発生器４１から出力されるディジタルの白色雑音信号を
オーバサンプリング回路４２に入力する。
御部６０とともにこの実施形態のフェージング付加回路
を構成するものであり、ＤＳＰによって構成された雑音
発生器４１から出力されるディジタルの白色雑音信号を
オーバサンプリング回路４２に入力する。
【００３２】オーバサンプリング回路４２は、例えば雑
音発生器４１から出力された雑音信号系列が〔Ｎ1 ，Ｎ
2 ，…，Ｎk ，… 〕であれば、これを〔Ｎ1 ，０，
…，０，Ｎ2 ，０，…，０，…，Ｎk ，０，…，０，
…〕のように、各信号間を複数（Ｍ−１）個の０データ
で補間し、これをディジタルフィルタに通過させること
により、雑音信号の信号成分自体を変化させずにイメー
ジ成分のみを高域にシフトする。このように、信号間を
Ｍ−１個の０データで補間してフィルタリングする方式
をＭ倍オーバサンプリングという。
音発生器４１から出力された雑音信号系列が〔Ｎ1 ，Ｎ
2 ，…，Ｎk ，… 〕であれば、これを〔Ｎ1 ，０，
…，０，Ｎ2 ，０，…，０，…，Ｎk ，０，…，０，
…〕のように、各信号間を複数（Ｍ−１）個の０データ
で補間し、これをディジタルフィルタに通過させること
により、雑音信号の信号成分自体を変化させずにイメー
ジ成分のみを高域にシフトする。このように、信号間を
Ｍ−１個の０データで補間してフィルタリングする方式
をＭ倍オーバサンプリングという。
【００３３】さらに詳しく説明すると、雑音発生器４１
から出力された雑音信号をオーバサンプリング処理をせ
ずにクロック発生器４４の周波数ｆｓの速度でＤ／Ａ変
換した場合、図２に示すように、雑音信号の基本成分Ｒ
に対して最も周波数が近いイメージ成分Ｉ1 が周波数ｆ
ｓを中心に発生する。したがって、このイメージ成分Ｉ
1 を除去するための低域通過フィルタが必要となる。
から出力された雑音信号をオーバサンプリング処理をせ
ずにクロック発生器４４の周波数ｆｓの速度でＤ／Ａ変
換した場合、図２に示すように、雑音信号の基本成分Ｒ
に対して最も周波数が近いイメージ成分Ｉ1 が周波数ｆ
ｓを中心に発生する。したがって、このイメージ成分Ｉ
1 を除去するための低域通過フィルタが必要となる。
【００３４】この低域通過フィルタの高域遮断周波数ｆ
ａは、通常、図２の特性Ｆのように、周波数ｆｓのほぼ
１／２に設定されるため、周波数ｆｓの最大値をｆｓｍ
とすると、周波数がｆｓｍ時の雑音信号の基本成分Ｒの
帯域およびフィルタの高域遮断周波数ｆａをｆｓｍ／２
に設定した場合、周波数ｆｓを可変させ基本成分Ｒの帯
域を狭くすると、イメージ成分Ｉ1 が低域通過フィルタ
を通過してしまう。
ａは、通常、図２の特性Ｆのように、周波数ｆｓのほぼ
１／２に設定されるため、周波数ｆｓの最大値をｆｓｍ
とすると、周波数がｆｓｍ時の雑音信号の基本成分Ｒの
帯域およびフィルタの高域遮断周波数ｆａをｆｓｍ／２
に設定した場合、周波数ｆｓを可変させ基本成分Ｒの帯
域を狭くすると、イメージ成分Ｉ1 が低域通過フィルタ
を通過してしまう。
【００３５】これに対し、この実施形態のように雑音発
生器４１から出力された雑音信号に対してＭ倍オーバサ
ンプリング処理を行うと、図２に示しているように、雑
音信号の基本成分Ｒに対して最も周波数が近いイメージ
成分Ｉ2 が周波数Ｍ・ｆｓを中心に発生する。これによ
り、後述する低域通過フィルタ４５の高域遮断周波数を
固定した状態でも、周波数ｆｓを可変させることにより
雑音信号の基本成分Ｒの帯域をほぼｆａ／２からｆｓｍ
／２にわたって可変させることができる。
生器４１から出力された雑音信号に対してＭ倍オーバサ
ンプリング処理を行うと、図２に示しているように、雑
音信号の基本成分Ｒに対して最も周波数が近いイメージ
成分Ｉ2 が周波数Ｍ・ｆｓを中心に発生する。これによ
り、後述する低域通過フィルタ４５の高域遮断周波数を
固定した状態でも、周波数ｆｓを可変させることにより
雑音信号の基本成分Ｒの帯域をほぼｆａ／２からｆｓｍ
／２にわたって可変させることができる。
【００３６】このようにしてオーバサンプリング処理さ
れた雑音信号は、Ｄ／Ａ変換器４３によってアナログ信
号に変換される。Ｄ／Ａ変換器４３は、クロック発生器
４４からのクロック信号Ｃｖに同期して雑音信号をアナ
ログ信号に変換して、低域通過フィルタ４５へ出力す
る。
れた雑音信号は、Ｄ／Ａ変換器４３によってアナログ信
号に変換される。Ｄ／Ａ変換器４３は、クロック発生器
４４からのクロック信号Ｃｖに同期して雑音信号をアナ
ログ信号に変換して、低域通過フィルタ４５へ出力す
る。
【００３７】クロック発生器４４は、後述する制御部６
０からの雑音制御信号に応じてクロック信号Ｃｖの周波
数を可変して、雑音信号の基本成分の帯域を可変させ、
雑音信号の波形を変化させる。
０からの雑音制御信号に応じてクロック信号Ｃｖの周波
数を可変して、雑音信号の基本成分の帯域を可変させ、
雑音信号の波形を変化させる。
【００３８】低域通過フィルタ４５の出力信号は、Ａ／
Ｄ変換器４６によってディジタル信号に変換され直交変
調器４７に出力される。なお、Ａ／Ｄ変換器４６はクロ
ック信号Ｃｋに同期してディジタル変換を行なう。
Ｄ変換器４６によってディジタル信号に変換され直交変
調器４７に出力される。なお、Ａ／Ｄ変換器４６はクロ
ック信号Ｃｋに同期してディジタル変換を行なう。
【００３９】直交変調器４７は、遅延回路３５のメモリ
３６から読み出されたディジタル信号をＡ／Ｄ変換器４
６から出力されたディジタルの雑音信号によって変調し
て、フェージング変動およびドップラシフトを付加す
る。
３６から読み出されたディジタル信号をＡ／Ｄ変換器４
６から出力されたディジタルの雑音信号によって変調し
て、フェージング変動およびドップラシフトを付加す
る。
【００４０】直交変調器４７から出力された信号は、Ｄ
／Ａ変換器５０によってアナログ信号に変換され、減衰
回路５１に入力される。
／Ａ変換器５０によってアナログ信号に変換され、減衰
回路５１に入力される。
【００４１】減衰回路５１は、制御部６０からの減衰制
御信号に応じて直交変調器４７から出力された信号に対
する減衰量を変化させる。
御信号に応じて直交変調器４７から出力された信号に対
する減衰量を変化させる。
【００４２】伝搬路模擬回路３２、３３の各減衰回路５
１から出力された信号は、合成回路５２に入力されて合
成され、その合成信号が出力端子３０ｂから評価対象の
無線機器２へ出力される。
１から出力された信号は、合成回路５２に入力されて合
成され、その合成信号が出力端子３０ｂから評価対象の
無線機器２へ出力される。
【００４３】制御部６０は、伝搬路模擬回路３２、３３
の遅延回路３５、フェージング付加回路４０および減衰
回路５１に対する遅延制御信号、雑音制御信号および減
衰制御信号を、予め設定された変動パターンにしたがっ
て連続的に変化させ、例えば、評価対象の無線機器２が
移動局の場合には基地局からの電波を移動しながら受信
したときの受信信号と同様に変動する合成信号を無線機
器２に出力する。
の遅延回路３５、フェージング付加回路４０および減衰
回路５１に対する遅延制御信号、雑音制御信号および減
衰制御信号を、予め設定された変動パターンにしたがっ
て連続的に変化させ、例えば、評価対象の無線機器２が
移動局の場合には基地局からの電波を移動しながら受信
したときの受信信号と同様に変動する合成信号を無線機
器２に出力する。
【００４４】このように、実施形態のフェージングシミ
ュレータ３０の遅延処理は、Ａ／Ｄ変換器３１によって
ディジタル信号に変換された所定信号を、書込アドレス
と読出アドレスとを独立に指定できるメモリ３６にアド
レス順に記憶し、これをアドレス差のある状態で順次読
み出すとともに、書込アドレスに対する読出アドレスの
差を可変して信号の遅延時間を可変している。
ュレータ３０の遅延処理は、Ａ／Ｄ変換器３１によって
ディジタル信号に変換された所定信号を、書込アドレス
と読出アドレスとを独立に指定できるメモリ３６にアド
レス順に記憶し、これをアドレス差のある状態で順次読
み出すとともに、書込アドレスに対する読出アドレスの
差を可変して信号の遅延時間を可変している。
【００４５】このため、遅延時間を変動する際に直ち
に、アドレスの差に対応した正確な遅延時間を与えるこ
とができる。
に、アドレスの差に対応した正確な遅延時間を与えるこ
とができる。
【００４６】また、フェージングシミュレータ３０のフ
ェージング付加処理は、ＤＳＰによる雑音発生器４１か
ら出力された一定のサンプリングレートに対して帯域固
定の雑音信号をオーバサンプリング処理してから、Ｄ／
Ａ変換してアナログ信号に変換し、この信号から周波数
固定の低域通過フィルタ４５によってイメージ成分を除
去して直交変調器４７へ入力して、遅延回路３５から出
力された信号に対してフェージング変動とドップラシフ
トを与え、Ｄ／Ａ変換器４３に対するクロック周波数を
可変して雑音信号の帯域を可変してフェージング変動量
とドップラシフト量を変動させている。
ェージング付加処理は、ＤＳＰによる雑音発生器４１か
ら出力された一定のサンプリングレートに対して帯域固
定の雑音信号をオーバサンプリング処理してから、Ｄ／
Ａ変換してアナログ信号に変換し、この信号から周波数
固定の低域通過フィルタ４５によってイメージ成分を除
去して直交変調器４７へ入力して、遅延回路３５から出
力された信号に対してフェージング変動とドップラシフ
トを与え、Ｄ／Ａ変換器４３に対するクロック周波数を
可変して雑音信号の帯域を可変してフェージング変動量
とドップラシフト量を変動させている。
【００４７】このため、精度の高い雑音信号が得られ、
精度の高いフェージング変動とドップラシフトを与える
ことができ、しかも、ＤＳＰのプログラムを変更するこ
となく雑音信号の帯域を可変でき、信号の瞬断が発生し
ない。
精度の高いフェージング変動とドップラシフトを与える
ことができ、しかも、ＤＳＰのプログラムを変更するこ
となく雑音信号の帯域を可変でき、信号の瞬断が発生し
ない。
【００４８】
【他の実施の形態】前記実施形態のフェージング付加処
理では、雑音信号に対してオーバサンプリング処理を行
なうことによって、Ｄ／Ａ変換時に発生する雑音信号の
イメージ周波数を高域側にシフトして、周波数固定の低
域通過フィルタでそのイメージ周波数を除去していた
が、図３に示すフェージング付加回路７０のように、雑
音発生器４１から出力された雑音信号をＤ／Ａ変換器４
３によってアナログの雑音信号に変換し、この雑音信号
に含まれるイメージ成分をスイッチトキャパシタフィル
タ（以下、ＳＣＦと記す）７１によって除去するように
してもよい。
理では、雑音信号に対してオーバサンプリング処理を行
なうことによって、Ｄ／Ａ変換時に発生する雑音信号の
イメージ周波数を高域側にシフトして、周波数固定の低
域通過フィルタでそのイメージ周波数を除去していた
が、図３に示すフェージング付加回路７０のように、雑
音発生器４１から出力された雑音信号をＤ／Ａ変換器４
３によってアナログの雑音信号に変換し、この雑音信号
に含まれるイメージ成分をスイッチトキャパシタフィル
タ（以下、ＳＣＦと記す）７１によって除去するように
してもよい。
【００４９】なお、ＳＣＦ７１の後段に設けられている
低域通過フィルタ（ＬＰＦ）７２は、ＳＣＦ７１の出力
からクロック信号Ｃｖ成分を除去するためのものであ
る。
低域通過フィルタ（ＬＰＦ）７２は、ＳＣＦ７１の出力
からクロック信号Ｃｖ成分を除去するためのものであ
る。
【００５０】ＳＣＦ７１は、クロック信号Ｃｖの周波数
に応じた遮断周波数で入力信号に対する帯域制限を行な
う帯域可変フィルタ素子であり、低域通過フィルタとし
て用いた場合、クロック信号Ｃｖの周波数が高くなると
それに応じて高域遮断周波数が高い方へシフトする。
に応じた遮断周波数で入力信号に対する帯域制限を行な
う帯域可変フィルタ素子であり、低域通過フィルタとし
て用いた場合、クロック信号Ｃｖの周波数が高くなると
それに応じて高域遮断周波数が高い方へシフトする。
【００５１】したがって、あるクロック周波数において
図４の（ａ）の特性Ｇのように、ＳＣＦ７１の高域遮断
周波数ｆｂを雑音信号の基本成分Ｒの帯域より僅かに高
い周波数に設定しておけば、図４の（ｂ）のようにクロ
ック信号Ｃｖの周波数を可変したとき、ＳＣＦ７１の高
域遮断周波数ｆｂも同一方向に変化し、雑音信号のイメ
ージ成分Ｉを除去してその基本成分Ｒのみを通過させる
ことができ、信号に対する瞬断を発生させることなく、
フェージング変動量およびドップラシフト量を変化させ
ることができる。
図４の（ａ）の特性Ｇのように、ＳＣＦ７１の高域遮断
周波数ｆｂを雑音信号の基本成分Ｒの帯域より僅かに高
い周波数に設定しておけば、図４の（ｂ）のようにクロ
ック信号Ｃｖの周波数を可変したとき、ＳＣＦ７１の高
域遮断周波数ｆｂも同一方向に変化し、雑音信号のイメ
ージ成分Ｉを除去してその基本成分Ｒのみを通過させる
ことができ、信号に対する瞬断を発生させることなく、
フェージング変動量およびドップラシフト量を変化させ
ることができる。
【００５２】なお、ここでは、ＳＣＦ７１を帯域可変フ
ィルタとして用いているが、Ｄ／Ａ変換器４３のクロッ
ク信号の周波数に応じて高域遮断周波数を可変できるも
のであれば、他の帯域可変フィルタを用いることもでき
る。
ィルタとして用いているが、Ｄ／Ａ変換器４３のクロッ
ク信号の周波数に応じて高域遮断周波数を可変できるも
のであれば、他の帯域可変フィルタを用いることもでき
る。
【００５３】また、前記実施形態では、２つの伝搬路模
擬回路を有する２パス型のフェージングシミュレータに
本発明を適用していたが、本発明は、３パス以上のフェ
ージングシミュレータや、伝搬路模擬回路が１つだけの
１パス型のフェージングシミュレータにも同様に適用で
きる。
擬回路を有する２パス型のフェージングシミュレータに
本発明を適用していたが、本発明は、３パス以上のフェ
ージングシミュレータや、伝搬路模擬回路が１つだけの
１パス型のフェージングシミュレータにも同様に適用で
きる。
【００５４】また、前記実施形態では、遅延処理および
フェージング付加処理が成された信号に対して減衰処理
を直接行なうようにしていたが、例えば、図５に示すよ
うに、雑音発生器４１から出力された雑音信号をオーバ
サンプリング回路４２によってオーバサンプリング処理
し、オーバサンプリング処理された雑音信号をディジタ
ル型の減衰回路７６に入力して減衰処理を行い、減衰処
理した信号をＤ／Ａ変換器４３によってアナログ信号に
変換するように構成してもよい。
フェージング付加処理が成された信号に対して減衰処理
を直接行なうようにしていたが、例えば、図５に示すよ
うに、雑音発生器４１から出力された雑音信号をオーバ
サンプリング回路４２によってオーバサンプリング処理
し、オーバサンプリング処理された雑音信号をディジタ
ル型の減衰回路７６に入力して減衰処理を行い、減衰処
理した信号をＤ／Ａ変換器４３によってアナログ信号に
変換するように構成してもよい。
【００５５】なお、減衰回路７６を雑音発生器４１とオ
ーバサンプリング回路４２の間に設けた場合には、減衰
回路がＤ／Ａ変換器４３のクロックに同期して動作して
しまうが、図５のように、減衰回路７６をオーバサンプ
リング回路４２とＤ／Ａ変換器４３の間に設けた場合に
は、減衰制御とＤ／Ａ変換器４３のクロックの可変制御
とを独立に行なえ、減衰処理を遅延なく行なうことがで
きる。
ーバサンプリング回路４２の間に設けた場合には、減衰
回路がＤ／Ａ変換器４３のクロックに同期して動作して
しまうが、図５のように、減衰回路７６をオーバサンプ
リング回路４２とＤ／Ａ変換器４３の間に設けた場合に
は、減衰制御とＤ／Ａ変換器４３のクロックの可変制御
とを独立に行なえ、減衰処理を遅延なく行なうことがで
きる。
【００５６】なお、図５のようにフェージング付加回路
内に減衰回路を設けた場合には、Ｄ／Ａ変換器５０の出
力を合成回路５２によって合成して無線機器２へ与え
る。
内に減衰回路を設けた場合には、Ｄ／Ａ変換器５０の出
力を合成回路５２によって合成して無線機器２へ与え
る。
【００５７】
【発明の効果】以上説明したように、本発明の請求項１
のフェージングシミュレータでは、雑音発生器から出力
されたディジタルの雑音信号をオーバサンプリング処理
してから、Ｄ／Ａ変換してアナログ信号に変換し、この
信号から周波数固定の低域通過フィルタによってイメー
ジ成分を除去し、このイメージ成分を除去した雑音信号
によって所定信号を変調するとともに、Ｄ／Ａ変換器に
対するクロック周波数を可変して雑音信号の帯域を可変
して、所定信号にフェージング変動とドップラシフトを
与えている。
のフェージングシミュレータでは、雑音発生器から出力
されたディジタルの雑音信号をオーバサンプリング処理
してから、Ｄ／Ａ変換してアナログ信号に変換し、この
信号から周波数固定の低域通過フィルタによってイメー
ジ成分を除去し、このイメージ成分を除去した雑音信号
によって所定信号を変調するとともに、Ｄ／Ａ変換器に
対するクロック周波数を可変して雑音信号の帯域を可変
して、所定信号にフェージング変動とドップラシフトを
与えている。
【００５７】このため、精度の高いフェージング変動と
ドップラシフトを与えることができ、しかも、プログラ
ムを変更することなく雑音信号の帯域を可変でき、信号
の瞬断が発生しない。
ドップラシフトを与えることができ、しかも、プログラ
ムを変更することなく雑音信号の帯域を可変でき、信号
の瞬断が発生しない。
【００５８】また、本発明の請求項３のフェージングシ
ミュレータでは、雑音発生器から出力されたディジタル
の雑音信号をＤ／Ａ変換してアナログ信号に変換し、こ
の信号から帯域可変フィルタによってイメージ成分を除
去し、このイメージ成分を除去した雑音信号によって所
定信号を変調するとともに、Ｄ／Ａ変換器に対するクロ
ック周波数を可変して雑音信号の帯域を可変して、所定
信号にフェージング変動とドップラシフトを与えてい
る。
ミュレータでは、雑音発生器から出力されたディジタル
の雑音信号をＤ／Ａ変換してアナログ信号に変換し、こ
の信号から帯域可変フィルタによってイメージ成分を除
去し、このイメージ成分を除去した雑音信号によって所
定信号を変調するとともに、Ｄ／Ａ変換器に対するクロ
ック周波数を可変して雑音信号の帯域を可変して、所定
信号にフェージング変動とドップラシフトを与えてい
る。
【００５９】このため、精度の高いフェージング変動と
ドップラシフトを与えることができ、しかも、プログラ
ムを変更することなく雑音信号の帯域を可変でき、信号
の瞬断が発生しない。
ドップラシフトを与えることができ、しかも、プログラ
ムを変更することなく雑音信号の帯域を可変でき、信号
の瞬断が発生しない。
【００６０】また、本発明の請求項５のフェージングシ
ミュレータでは、上記フェージングシミュレータにおい
て、Ａ／Ｄ変換器によってディジタル信号に変換された
所定信号を、書込アドレスと読出アドレスとを独立に指
定できるメモリにアドレス順に記憶し、これをアドレス
差のある状態で順次読み出すとともに、書込アドレスに
対する読出アドレスの差を可変して信号の遅延時間を可
変している。
ミュレータでは、上記フェージングシミュレータにおい
て、Ａ／Ｄ変換器によってディジタル信号に変換された
所定信号を、書込アドレスと読出アドレスとを独立に指
定できるメモリにアドレス順に記憶し、これをアドレス
差のある状態で順次読み出すとともに、書込アドレスに
対する読出アドレスの差を可変して信号の遅延時間を可
変している。
【００６１】このため、精度の高いフェージング変動と
ドップラシフトを与えるとともに、遅延時間を変動する
際に直ちにアドレス差に対応した正確な遅延時間を与え
ることができる。
ドップラシフトを与えるとともに、遅延時間を変動する
際に直ちにアドレス差に対応した正確な遅延時間を与え
ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の構成を示すブロック図
【図２】一実施形態の動作を説明するための図
【図３】本発明の他の実施形態の構成を示すブロック図
【図４】他の実施形態の動作を説明するための図
【図５】本発明の他の実施形態の構成を示すブロック図
【図６】従来装置の構成を示すブロック図
【符号の説明】 ３０ フェージングシミュレータ ３１ Ａ／Ｄ変換器 ３２、３３ 伝搬路模擬回路 ３５ 遅延回路 ３６ メモリ ３７ 書込回路 ３８ 読出回路 ４０ フェージング付加回路 ４１ 雑音発生器 ４２ オーバサンプリング回路 ４３ Ｄ／Ａ変換器 ４４ クロック発生器 ４５ 低域通過フィルタ ４６ Ａ／Ｄ変換器 ４７ 直交変調器 ５０ Ｄ／Ａ変換器 ５１ 減衰回路 ５２ 合成回路 ６０ 制御部
Claims (5)
- 【請求項１】入力された所定信号に対して遅延処理を行
う遅延回路と、前記遅延回路の出力を受けてフェージン
グ変動を付加するフェージング付加回路と、前記フェー
ジング付加回路の出力を減衰処理する減衰回路とを有
し、これらの各処理を行った信号を伝搬特性が変化する
伝搬路を伝搬した模擬伝搬信号として出力するフェージ
ングシミュレータにおいて、 前記所定信号をディジタル信号に変換するＡ／Ｄ変換器
（３１）を有し、 前記遅延回路が、 書込アドレスと読出アドレスとを独立に指定できるメモ
リ（３６）と、 前記メモリに対する書込アドレスを所定順に指定して、
前記Ａ／Ｄ変換器から出力されたディジタル信号を前記
メモリに記憶させる書込手段（３７）と、 前記メモリに対する読出アドレスを順次指定して前記メ
モリに記憶されたディジタル信号を読み出し前記フェー
ジング付加回路へ送出する読出手段（３８）と、 前記読出手段が前記メモリに指定する読出アドレスを可
変制御して、前記メモリに記憶されたディジタル信号が
読み出されるまでの遅延時間を任意に可変する制御手段
（６０）とを備えたことを特徴とするフェージングシミ
ュレータ。 - 【請求項２】入力された所定信号に対して遅延処理を行
う遅延回路と、前記遅延回路の出力を受けてフェージン
グ変動を付加するフェージング付加回路と、前記フェー
ジング付加回路の出力を減衰処理する減衰回路とを有
し、これらの各処理を行った信号を伝搬特性が変化する
伝搬路を伝搬した模擬伝搬信号として出力するフェージ
ングシミュレータにおいて、 前記フェージング付加回路が、 ディジタルの雑音信号を発生する雑音発生器（４１）
と、 前記雑音信号をオーバサンプリング処理して、雑音信号
のイメージ成分を高域側へシフトするオーバサンプリン
グ手段（４２）と、 クロック信号を出力する周波数可変のクロック発生器
（４４）と、 前記オーバサンプリング処理された雑音信号を前記クロ
ック発生器からのクロック信号に同期してアナログ信号
に変換するＤ／Ａ変換器（４３）と、 前記Ｄ／Ａ変換器によってアナログ信号に変換された雑
音信号から前記イメージ成分を除去する低域通過フィル
タ（４５）と、 前記低域通過フィルタの出力信号によって前記遅延回路
の出力信号を変調して、フェージング変動とドップラシ
フトを与える変調器（４７）と、 前記クロック発生器のクロック周波数を可変制御して、
前記遅延回路の出力信号に対するフェージング変動量と
ドップラシフト量を任意に可変する制御手段（６０）と
を備えたことを特徴とするフェージングシミュレータ。 - 【請求項３】前記減衰回路は、前記オーバサンプリング
手段の出力信号に対して減衰処理を行なうことによっ
て、前記遅延回路の出力信号に間接的に減衰を与えるこ
とを特徴とする請求項２記載のフェージングシミュレー
タ。 - 【請求項４】入力された所定信号に対して遅延処理を行
う遅延回路と、前記遅延回路の出力を受けてフェージン
グ変動を付加するフェージング付加回路と、前記フェー
ジング付加回路の出力を減衰処理する減衰回路とを有
し、これらの各処理を行った信号を伝搬特性が変化する
伝搬路を伝搬した模擬伝搬信号として出力するフェージ
ングシミュレータにおいて、 前記フェージング付加回路が、 ディジタルの雑音信号を発生する雑音発生器（４１）
と、 クロック信号を出力する周波数可変のクロック発生器
（４４）と、 前記クロック発生器からのクロック信号に同期して前記
雑音信号をアナログ信号に変換するＤ／Ａ変換器（４
３）と、 前記クロック発生器からのクロック信号の周波数に応じ
て高域遮断周波数が変化し、前記Ｄ／Ａ変換器から出力
された雑音信号に含まれるイメージ成分を除去する帯域
可変フィルタ（７１）と、 前記帯域可変フィルタの出力信号によって前記遅延回路
の出力信号を変調して、フェージング変動とドップラシ
フトを与える変調器（４７）と、 前記クロック発生器のクロック周波数を可変制御して、
前記遅延回路の出力信号に対するフェージング変動量と
ドップラシフト量を任意に可変する制御手段（６０）と
を備えたことを特徴とするフェージングシミュレータ。 - 【請求項５】前記減衰回路が、前記雑音発生器から出力
された雑音信号に対して減衰処理を行なうことによっ
て、前記遅延回路の出力信号に間接的に減衰を与えるこ
とを特徴とする請求項４記載のフェージングシミュレー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10103488A JP3074603B2 (ja) | 1998-03-30 | 1998-03-30 | フェージングシミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10103488A JP3074603B2 (ja) | 1998-03-30 | 1998-03-30 | フェージングシミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11281697A true JPH11281697A (ja) | 1999-10-15 |
| JP3074603B2 JP3074603B2 (ja) | 2000-08-07 |
Family
ID=14355400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10103488A Expired - Fee Related JP3074603B2 (ja) | 1998-03-30 | 1998-03-30 | フェージングシミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3074603B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009159422A (ja) * | 2007-12-27 | 2009-07-16 | Japan Radio Co Ltd | レイリーフェージングシミュレータ |
| JP2009188932A (ja) * | 2008-02-08 | 2009-08-20 | Anritsu Corp | フェージングシミュレータ |
| JP2009188933A (ja) * | 2008-02-08 | 2009-08-20 | Anritsu Corp | フェージングシミュレータ |
| US7650261B2 (en) | 2003-02-21 | 2010-01-19 | Ntt Docomo, Inc. | Multi-path generating apparatus, a multi-path fading simulator, and a multi-path generating method |
| JP2017181104A (ja) * | 2016-03-28 | 2017-10-05 | Tdk株式会社 | 放射妨害波測定装置 |
-
1998
- 1998-03-30 JP JP10103488A patent/JP3074603B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7650261B2 (en) | 2003-02-21 | 2010-01-19 | Ntt Docomo, Inc. | Multi-path generating apparatus, a multi-path fading simulator, and a multi-path generating method |
| JP2009159422A (ja) * | 2007-12-27 | 2009-07-16 | Japan Radio Co Ltd | レイリーフェージングシミュレータ |
| JP2009188932A (ja) * | 2008-02-08 | 2009-08-20 | Anritsu Corp | フェージングシミュレータ |
| JP2009188933A (ja) * | 2008-02-08 | 2009-08-20 | Anritsu Corp | フェージングシミュレータ |
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| Publication number | Publication date |
|---|---|
| JP3074603B2 (ja) | 2000-08-07 |
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