JP2013085256A - 結合されたディジタル対アナログコンバータおよび信号フィルタ - Google Patents
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Abstract
【解決手段】ディジタル信号201を処理する電子回路は、各々がディジタル信号の遅延されたレプリカを生成するように構成されている複数のディジタル遅延回路203,205,207と、各々がディジタル信号または遅延回路の1つからの遅延されたレプリカをアナログ信号へ変換するように構成されている複数のディジタル対アナログコンバータ211,213,215,217と、各々がディジタル対アナログコンバータからのアナログ信号を利得係数によって調節するように構成されていて、かつ各々が出力をもつ複数のアナログ利得回路221,223,225,227と、アナログ利得回路の出力を加算するように構成されているアナログ加算器231とを含む。
【選択図】図2
Description
本出願は、2003年4月24日に出願された米国仮出願第60/465,710号(“Combined Digital-Analog Converter and Signal Filtering”)に対して優先権を主張している。この仮出願の全内容は、本明細書において参照によって取り入れられる。
なお、以下に、出願当初の特許請求の範囲に記載された発明を付記する。
[C1]
ディジタル信号を処理する電子回路であって、
各々が前記ディジタル信号の遅延されたレプリカを生成するように構成されている、複数のディジタル遅延回路と、
各々が、前記ディジタル信号、または前記遅延回路の1つからの前記遅延されたレプリカを、アナログ信号へ変換するように構成されている、複数のディジタル対アナログコンバータと、
各々がディジタル対アナログコンバータの1つからの前記アナログ信号を利得係数によって調節するように構成されていて、かつ各々が出力をもつ、複数のアナログ利得回路と、
前記アナログ利得回路の前記出力の和をとるように構成されているアナログ加算器とを含む電子回路。
[C2]
前記ディジタル遅延回路、ディジタル対アナログコンバータ、アナログ利得回路、およびアナログ加算器が、前記回路にフィルタリング機能を行わせるように構成され、相互接続される[C1]記載の電子回路。
[C3]
各ディジタル遅延回路の前記遅延と各アナログ利得回路の前記利得とが、前記回路に前記フィルタリング機能を行わせるような大きさをもつ[C2]記載の電子回路。
[C4]
前記フィルタリング機能が、ローパス機能である[C3]記載の電子回路。
[C5]
前記ディジタル遅延回路が、直列に接続される[C1]記載の電子回路。
[C6]
前記ディジタル遅延回路の各々が出力をもち、
前記ディジタル対アナログコンバータの各々が入力をもち、
各ディジタル遅延回路の前記出力が、前記ディジタル対アナログコンバータの1つの前記入力に接続される[C1]記載の電子回路。
[C7]
前記ディジタル対アナログコンバータの各々が出力をもち、
前記アナログ利得回路の各々が入力をもち、
各ディジタル対アナログコンバータの前記出力が、前記アナログ遅延回路の1つの前記入力に接続される[C1]記載の電子回路。
[C8]
前記アナログ利得回路の各々が出力をもち、
前記アナログ加算器が複数の入力をもち、
各アナログ利得回路の前記出力が、前記アナログ加算器の入力の1つに接続される[C1]記載の電子回路。
[C9]
前記ディジタル遅延回路の各々が、1ビットのみをもつディジタルワードを遅延するように構成される[C1]記載の電子回路。
[C10]
前記ディジタル対アナログコンバータの各々が、1ビットのみをもつディジタルワードを変換するように構成される[C1]記載の電子回路。
[C11]
前記遅延回路の各々が、前記ディジタル対アナログコンバータの1つに接続され、
前記アナログ利得回路の各々が、前記ディジタル対アナログコンバータの1つに接続され、
前記アナログ加算器が、前記アナログ利得回路に接続される[C1]記載の電子回路。
[C12]
前記遅延回路の数が、前記ディジタル対アナログコンバータの数よりも1つ少ない[C1]記載の電子回路。
[C13]
前記アナログ加算器によって与えられた前記和を送信するように構成されたアンテナをさらに含む請求請1]記載の電子回路。
[C14]
前記受信信号を受信するように構成された受信機をさらに含む[C13]記載の電子回路。
[C15]
複数の入力をもつアナログ加算器と、
各々が前記アナログ信号加算器の前記入力の1つに接続された出力と、入力とをもつ、複数のアナログ利得回路と、
各々が前記アナログ利得回路の1つの前記入力に接続された出力と、入力とをもつ、複数のディジタル対アナログコンバータと、
各々が前記複数のディジタル対アナログコンバータの1つの前記入力に接続された出力をもつ、複数の直列接続されたディジタル遅延回路とを含む電子フィルタ。
[C16]
前記ディジタル信号のディジタルレプリカの組を生成することであって、前記ディジタルレプリカの各々が、前記ディジタル信号と実質的に同じであるが、前記ディジタル信号から、時間を、他のディジタルレプリカの遅延と異なる量分遅延されていることと、
前記ディジタル信号と、前記ディジタル信号の前記遅延されたディジタルレプリカの各々とを、アナログ信号に変換することと、
利得係数を前記アナログ信号の各々に適用することと、
重み付けされたアナログ信号を加算することととを含む方法。
[C17]
前記ディジタルレプリカの組を生成することが、前記信号を一連のディジタル回路に通すことを含む[C16]記載の方法。
[C18]
各ディジタル遅延回路の前記遅延と各アナログ信号に適用される前記利得係数とが、前記方法にフィルタリング機能を行わせる[C17]記載の方法。
[C19]
前記フィルタリング機能が、ローパス機能である[C18]記載の方法。
[C20]
ディジタル信号のディジタルレプリカの組を生成する手段であって、前記ディジタルレプリカの各々が、前記ディジタル信号と実質的に同じであるが、前記ディジタル信号から、時間を、他のディジタルレプリカの遅延とは異なる量分遅延されている手段と、
前記ディジタル信号と、前記ディジタル信号の前記遅延されたディジタルレプリカの各々とを、アナログ信号に変換する手段と、
前記アナログ信号の各々に利得係数を適用する手段と、
重み付けされたアナログ信号を加算する手段とを含む電子回路。
Claims (20)
- ディジタル信号を処理する電子回路であって、
各々が前記ディジタル信号の遅延されたレプリカを生成するように構成されている、複数のディジタル遅延回路と、
各々が、前記ディジタル信号、または前記遅延回路の1つからの前記遅延されたレプリカを、アナログ信号へ変換するように構成されている、複数のディジタル対アナログコンバータと、
各々がディジタル対アナログコンバータの1つからの前記アナログ信号を利得係数によって調節するように構成されていて、かつ各々が出力をもつ、複数のアナログ利得回路と、
前記アナログ利得回路の前記出力の和をとるように構成されているアナログ加算器とを含む電子回路。 - 前記ディジタル遅延回路、ディジタル対アナログコンバータ、アナログ利得回路、およびアナログ加算器が、前記回路にフィルタリング機能を行わせるように構成され、相互接続される請求項1記載の電子回路。
- 各ディジタル遅延回路の前記遅延と各アナログ利得回路の前記利得とが、前記回路に前記フィルタリング機能を行わせるような大きさをもつ請求項2記載の電子回路。
- 前記フィルタリング機能が、ローパス機能である請求項3記載の電子回路。
- 前記ディジタル遅延回路が、直列に接続される請求項1記載の電子回路。
- 前記ディジタル遅延回路の各々が出力をもち、
前記ディジタル対アナログコンバータの各々が入力をもち、
各ディジタル遅延回路の前記出力が、前記ディジタル対アナログコンバータの1つの前記入力に接続される請求項1記載の電子回路。 - 前記ディジタル対アナログコンバータの各々が出力をもち、
前記アナログ利得回路の各々が入力をもち、
各ディジタル対アナログコンバータの前記出力が、前記アナログ遅延回路の1つの前記入力に接続される請求項1記載の電子回路。 - 前記アナログ利得回路の各々が出力をもち、
前記アナログ加算器が複数の入力をもち、
各アナログ利得回路の前記出力が、前記アナログ加算器の入力の1つに接続される請求項1記載の電子回路。 - 前記ディジタル遅延回路の各々が、1ビットのみをもつディジタルワードを遅延するように構成される請求項1記載の電子回路。
- 前記ディジタル対アナログコンバータの各々が、1ビットのみをもつディジタルワードを変換するように構成される請求項1記載の電子回路。
- 前記遅延回路の各々が、前記ディジタル対アナログコンバータの1つに接続され、
前記アナログ利得回路の各々が、前記ディジタル対アナログコンバータの1つに接続され、
前記アナログ加算器が、前記アナログ利得回路に接続される請求項1記載の電子回路。 - 前記遅延回路の数が、前記ディジタル対アナログコンバータの数よりも1つ少ない請求項1記載の電子回路。
- 前記アナログ加算器によって与えられた前記和を送信するように構成されたアンテナをさらに含む請求請1記載の電子回路。
- 前記受信信号を受信するように構成された受信機をさらに含む請求項13記載の電子回路。
- 複数の入力をもつアナログ加算器と、
各々が前記アナログ信号加算器の前記入力の1つに接続された出力と、入力とをもつ、複数のアナログ利得回路と、
各々が前記アナログ利得回路の1つの前記入力に接続された出力と、入力とをもつ、複数のディジタル対アナログコンバータと、
各々が前記複数のディジタル対アナログコンバータの1つの前記入力に接続された出力をもつ、複数の直列接続されたディジタル遅延回路とを含む電子フィルタ。 - 前記ディジタル信号のディジタルレプリカの組を生成することであって、前記ディジタルレプリカの各々が、前記ディジタル信号と実質的に同じであるが、前記ディジタル信号から、時間を、他のディジタルレプリカの遅延と異なる量分遅延されていることと、
前記ディジタル信号と、前記ディジタル信号の前記遅延されたディジタルレプリカの各々とを、アナログ信号に変換することと、
利得係数を前記アナログ信号の各々に適用することと、
重み付けされたアナログ信号を加算することととを含む方法。 - 前記ディジタルレプリカの組を生成することが、前記信号を一連のディジタル回路に通すことを含む請求項16記載の方法。
- 各ディジタル遅延回路の前記遅延と各アナログ信号に適用される前記利得係数とが、前記方法にフィルタリング機能を行わせる請求項17記載の方法。
- 前記フィルタリング機能が、ローパス機能である請求項18記載の方法。
- ディジタル信号のディジタルレプリカの組を生成する手段であって、前記ディジタルレプリカの各々が、前記ディジタル信号と実質的に同じであるが、前記ディジタル信号から、時間を、他のディジタルレプリカの遅延とは異なる量分遅延されている手段と、
前記ディジタル信号と、前記ディジタル信号の前記遅延されたディジタルレプリカの各々とを、アナログ信号に変換する手段と、
前記アナログ信号の各々に利得係数を適用する手段と、
重み付けされたアナログ信号を加算する手段とを含む電子回路。
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