JPH11145917A - マルチパスフェージングシミュレータ - Google Patents

Abstract

(57)【要約】 【課題】 各種通信機器の性能評価に使用されるマルチ
パスフェージングシミュレータにおいて、遅延波の遅延
時間を高分解能に設定する機能を実現する。 【解決手段】 ＡＤ変換器２は遅延素子のＦＩＦＯ６の
動作の４倍の速度でアナログ信号をサンプリングする。
その出力をＤＦＦ３はＦＩＦＯ６で設定可能な遅延時間
分解能の４倍の分解能で遅延する。ＤＦＦ４はＤＦＦ３
の各段の出力を同時にラッチする。このときＤＦＦ４の
各ＤＦＦにはＡＤサンプリングの時間分解能で相対的に
１から４クロック遅延されたデータが得られる。スイッ
チ５ではＤＦＦ４のデータを選択し、さらにＦＩＦＯ６
でデータを長時間の遅延する。このようにＦＩＦＯ６の
動作速度より高速にアナログ信号をサンプリングし、数
種類の遅延したデータを選択し高分解能な遅延をして、
さらにＦＩＦＯ６で遅延することでＦＩＦＯ６のみの遅
延より高分解能な遅延量の設定が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各種通信機器の性
能評価に使用されるマルチパスフェージングシミュレー
タに関し、特にデジタル信号処理により高精度で高分解
能な遅延を可能とし、かつデジタル信号処理による直交
変調や遅延波の加算を可能とするよう構成したものであ
る。

【０００２】

【従来の技術】移動体無線伝搬路では複数の無線経路
（パス）を経た電波が合成され受信される。それぞれの
パスを経た電波はフェージング変動を受ける（マルチパ
スフェージング）。マルチパスフェージングは移動体無
線通信機器の伝送特性を劣化させる大きな要因である。
マルチパスフェージングシミュレータは移動体伝搬路を
模擬し通信機器の性能評価に利用される装置である。

【０００３】従来、マルチパスフェージングシミュレー
タ装置としては特開平４−１２３５３７に記載されたも
のが知られている。

【０００４】図５に従来のマルチパスフェージングシミ
ュレータの構成を示す。なお、本発明は図５のブロック
15内部の処理に関するものである。ブロック15へはＲＦ
信号を周波数変換した信号が入力され、ブロック15内部
でマルチパスフェージングの影響が付加されて出力され
る。

【０００５】ブロック15に入力された信号は電力分配回
路31で複数の信号に分配され、遅延回路33でそれぞれの
遅延時間に応じて遅延させ、合成回路35で加算し出力信
号とする。電力分配回路31で分配された各々の信号は実
際の伝搬路でのパスに相当する。直交変調器32と２次元
ガウス雑音発生器34はそれぞれの遅延波にレイリーフェ
ージング影響を付加するためのものでガウス雑音で直交
変調を行なっている。

【０００６】遅延回路33はＳＡＷフィルタなど遅延素子
を利用しアナログ信号で遅延する方法とＡＤ変換しデジ
タル信号をＦＩＦＯやデュアルポートラムなどメモリ素
子で遅延を行なう方法がある。直交変調器32や合成回路
35もアナログ信号で処理する方法とデジタル信号で信号
処理する方法がある。

【０００７】

【発明が解決しようとする課題】ところで、実際の伝搬
路条件は多様でありパス間の遅延時間を高い分解能で設
定することが要求される。しかしながら、上記従来のマ
ルチパスフェージングシミュレータにおいて精度や性能
の安定性に優れたデジタル信号処理による遅延や直交変
調や遅延波の合成を行なう場合、遅延素子にＦＩＦＯな
どのメモリ素子を用いるが、設定できる遅延時間の分解
能はメモリの書き込みと読み出しのサイクル時間で遅延
時間の分解能が決まるため、遅延分解能が十分にとれな
いという問題があった。

【０００８】また、ＦＩＦＯの動作速度を高速にすると
遅延時間の分解能は高くできるが、ＡＤ変換器、ＤＡ変
換器、デジタルの直交変調器や合成回路などの周辺デバ
イスで必要以上の高速動作が要求されることになるの
で、不都合が生じることがある。さらにＦＩＦＯの動作
速度を高速にすると遅延時間の分解能は高くなるが、遅
延時間の可変範囲を一定するには遅延時間の分解能の高
さに比例してＦＩＦＯのメモリの容量が十分に必要とな
る。

【０００９】本発明はデジタル信号処理による遅延や直
交変調や遅延波の合成が可能で高い遅延時間の分解能を
実現する優れたフェージングシミュレータを提供するこ
とを目的とする。

【００１０】

【課題を解決するための手段】上記問題を解決するため
に本発明は、遅延素子のメモリ書き込みと読み出しの動
作周波数のＮ倍（Ｎは整数）のサンプリング周波数で入
力アナログ信号をＡＤ変換し、そのサンプリング周期と
同一の時間分解能でデジタルデータを遅延するデジタル
信号の遅延素子を設けて高分解能の遅延を行なうと共に
高分解能の遅延量の制御を行なうようにし、さらにＮ倍
でサンプリングしたデータを１／Ｎに間引いて比較的容
量の大きなメモリ素子で遅延させると共にその遅延量を
制御するように構成したものである。

【００１１】１／Ｎに間引かれたデータで直交変調や遅
延波の合成を行なうので、ＤＡ変換器や直交変調器や合
成回路などの周辺デバイスは必要以上に高速にする必要
はないし、また遅延分解能を高くしてもメモリ容量は増
やす必要はない。

【００１２】１／Ｎに間引くときフェージングシミュレ
ータのすべてのパス間を同じタイミングで間引いてデー
タをラッチすることで、間引いた後のデータ処理は同一
クロックによる同期式デジタル信号処理で遅延や直交変
調や遅延波の合成が実現できる。

【００１３】以上により、デジタル信号処理による遅延
や直交変調や遅延波の合成が可能で高い遅延分解能を実
現できる優れたフェージングシミュレータが得られる。

【００１４】

【発明の実施の形態】本発明の請求項１に記載の発明
は、記憶素子を用いたデジタルデータの遅延素子と、そ
の遅延素子による遅延時間を任意に選択する遅延量の制
御手段と、その遅延素子の遅延時間の分解能よりＮ倍
（Ｎは整数）高速なサンプリング周期でアナログ信号を
量子化するＡＤ変換器と、そのＡＤ変換器の出力をサン
プリング周期と同一の時間分解能で遅延するデジタルデ
ータの遅延素子と、その遅延時間を任意に選択する遅延
量の制御手段と、パス毎に遅延量の制御を設定しうる手
段を有するマルチパスフェージングシミュレータとした
ものであり、遅延素子であるメモリ素子の書き込みと読
み出しのサイクル時間よりもＮ倍高速のサンプリング周
期で量子化したデジタル信号を、ＡＤ変換器のサンプリ
ング周期を遅延分解能とした遅延素子で遅延すると共に
その遅延量の制御を行ない、またそれと比較し遅延時間
の分解能が低いが比較的大容量のメモリ素子により遅延
させると共にその遅延量を制御することで、高分解能の
遅延が設定可能なマルチパスフェージングシミュレータ
を実現できるという作用を有する。

【００１５】また、請求項２に記載の発明は、サンプリ
ング周期と同一の時間分解能でパス毎に遅延されたデー
タを、すべてのパスで同じクロックを使って１／Ｎに間
引くためのデータのラッチ手段を備えた請求項１に記載
のマルチパスフェージングシミュレータとしたものであ
り、上記請求項１の作用に加えパス毎に高分解能で遅延
されたデータをすべてのパスで同一クロックでラッチす
ることにより、以降の信号処理を同一のクロックを使用
した同期式のデジタル信号処理で実現できるという作用
を有する。

【００１６】また、請求項３に記載の発明は、デジタル
データをガウス雑音により直交変調するデジタル乗算器
と、複数の遅延時間で遅延させたデジタル信号を加算す
るデジタル加算器と、該デジタル加算器の出力信号をア
ナログ信号に変換するＤＡ変換器とを有する請求項１に
記載のマルチパスフェージングシミュレータとしたもの
であり、上記請求項１の作用に加えアナログ信号による
直交変調と加算回路を用いたものに比較し高精度かつ高
安定な出力信号を得ることができるという作用を有す
る。

【００１７】また、請求項４に記載の発明は、記憶素子
による遅延素子の遅延量をその最高分解能の１ステップ
分のみ増やすため遅延素子の読み出し信号を１ステップ
分送出させないための第１のゲート回路と、記憶素子に
よる遅延素子の遅延量をその最高分解能の１ステップ分
のみ減らすため遅延素子の書き込み信号を１ステップ分
送出させないための第２のゲート回路と、前記の記憶素
子による遅延素子より高分解能な遅延素子の遅延量を選
択する手段と、前記の記憶素子による遅延素子の遅延量
と前記の高分解能の遅延素子の遅延量を制御する手段
と、操作者の設定するタイミングで遅延量を増加または
減少させる手段とを備えた請求項１に記載のマルチパス
フェージングシミュレータとしたものであり、操作者の
設定した任意のタイミングで遅延量を１ステップずつ増
減させることで遅延時間を経時変化させる機能を実現で
きるという作用を有する。このような遅延制御を行なう
ことにより移動体通信における移動に伴い刻々と変化す
る各パスの遅延時間を模擬させる機能を実現でき、実際
の移動体通信の伝搬路に近いマルチパスフェージングシ
ミュレータが得られる。また、遅延時間を経時変化させ
る必要がない場合は、目的の遅延時間まで遅延量を１ス
テップずつ増減させ目的の遅延量になったところで遅延
量を一定にすることにより対応できる。

【００１８】（第１の実施の形態）図１は、本発明のマ
ルチパスフェージングシミュレータの構成を示し、図１
において、ＡＤ変換器２は入力端子１に入力されたアナ
ログ信号を量子化するものである。遅延回路105は３段
構成のＤＦＦ（以下、ＤフリップフロップをＤＦＦと略
す）で構成されＡＤ変換器２の出力の多ビットのデータ
をラッチしサンプリング周期と同じ時間分解能で０，
１，２，３サンプリングクロック分遅延させたデジタル
信号を出力する。ＤＦＦ４は０，１，２，３サンプリン
グクロック分遅延させたデータをＦＩＦＯ６のデータの
書き込み及び読み出しと同じタイミングでデータをラッ
チする。ここではＤＦＦ４のラッチのクロックはＡＤ変
換器２のサンプリングクロックの１／４の周波数のクロ
ックであり、ＤＦＦ３で遅延されたデータは１／４に間
引かれラッチされる。

【００１９】クロック生成回路103は、ＡＤ変換器２の
サンプリングクロックを生成する。１／４分周器104は
クロック生成回路103の出力を１／４分周した信号を出
力する。１／４分周器104の出力はＤＦＦ４のラッチの
クロックとしてＤＦＦ４に入力される。また、１／４分
周器104の出力は遅延量制御回路７に入力される。ま
た、１／４分周器104の出力は直交変調器８、合成回路1
00、ＤＡ変換器101を動作させる基準クロックとなる。

【００２０】スイッチ５はデジタル信号を選択するデー
タセレクタで０，１，２，３サンプリングクロック分遅
延したデジタルデータの中から１つを選択する。ＦＩＦ
Ｏ６はデジタルデータの遅延素子であり、ＡＤ変換器２
のサンプリング周期の４倍低速な周期でデータの書き込
みと読み出しを行なう。遅延量制御回路７は、ＡＤ変換
器２のサンプリングのクロックを分周器104で１／４分
周した信号をクロックとしてＦＩＦＯ６の書き込みと読
み出しの制御信号を出力すると共にＦＩＦＯ６の記憶デ
ータ量を制御し遅延量を任意の値に設定できるようにす
る。また、スイッチ５を切り替えてＦＩＦＯ６の遅延分
解能の４倍の高い分解能で遅延量を制御する。遅延量制
御回路７は外部の操作者がその遅延量を任意に設定しう
るものである。

【００２１】直交変調器８はＦＩＦＯ６の出力信号にフ
ェージングの変調を付加するための直交変調器である。
直交変調器８は具体的にはデジタル乗算器で構成され、
分周器104から出力されるクロックにより動作する。２
次元ガウス雑音発生器９は擬似的なガウスノイズを発生
する信号源である。２次元ガウスノイズ発生器９の出力
は直交変調器８に入力してガウスノイズにより直交変調
する。２次元ガウスノイズ発生器９は演算回路で２次元
ガウスノイズを発生させる構成や大容量のデータを記憶
させた記憶素子を利用して２次元ガウスノイズを発生さ
せる構成などで実現できる。合成回路100は遅延波の加
算を行なうためのもので、直交変調器８の出力は同じタ
イミングで出力されるため具体的にはデジタルの加算器
で構成され、分周器104から出力されるクロックにより
動作する。

【００２２】ＤＡ変換器101は合成回路100の信号をアナ
ログ信号の波形に変換し出力端子102から出力させる。
ＤＡ変換器101は分周器104から出力されるクロックによ
り動作する。

【００２３】なお図１はマルチパス数が３のマルチパス
フェージングシミュレータの構成であり、スイッチ５、
ＦＩＦＯ６、遅延量制御回路７、直交変調器８、２次元
ガウス雑音発生器９は３個ずつあり各パス毎に独立した
遅延量の設定とフェージングの付加が可能な構成となっ
ている。

【００２４】以上のように構成されたマルチパスフェー
ジングシミュレータについて図２を用いてその動作を説
明する。図２の（１）はＡＤ変換器出力のサンプリング
波形データの一例であり、図２の丸印はサンプリングデ
ータである。

【００２５】図２の（２）、（３）、（４）、（５）は
図１のＤＦＦ３によって０，１，２，３サンプリング時
間遅延させられた波形データである。

【００２６】図２（２）〜（５）の黒丸はＤＦＦ４でラ
ッチされるデータである。図２のようにサンプリングデ
ータ単位の時間で遅延されたデータは同じタイミング１
／４に間引かれてＤＦＦ４によりラッチされる。

【００２７】図２の（２）〜（５）の間引かれた遅延波
形データの中から図１のスイッチ５で０〜３データ分遅
延させたデータのなかの１つを選択する。このようにス
イッチ５は図１のＦＩＦＯ６の遅延分解能より高分解能
な遅延を選択することが可能となる。

【００２８】図１のＦＩＦＯ６での遅延はＤＦＦ４にデ
ータをラッチするのと同じタイミングでＦＩＦＯ６の書
き込みや読み出しを行なうので、遅延時間の設定できる
分解能はスイッチ５で設定できる分解能に比較し低分解
能であるが容易に長時間の遅延が可能で、上記のサンプ
リング時間単位の遅延と組み合わせることで長時間で高
分解能の遅延が可能となる。

【００２９】フェージングシミュレータの遅延時間の設
定に関し、本発明の第１の実施の形態と従来の方式との
比較を以下の表１に示す。

【表１】

【００３０】表１から明らかなように本実施の形態によ
るフェージングシミュレータは、デジタル信号処理によ
り高精度で高分解能な遅延が可能になり、かつデジタル
信号処理による直交変調や遅延波の加算が可能という点
で優れた効果が得られる。

【００３１】このように本発明の第１の実施の形態によ
れば、遅延素子であるＦＩＦＯの書き込み読み出しのサ
イクル時間のＮ倍（Ｎは整数）高速なサンプリング周期
で入力アナログ信号をＡＤ変換しそのサンプリング速度
でデジタルデータを遅延するデジタル信号の遅延素子Ｄ
ＦＦ３を設けて高分解能の遅延量制御を行なうように
し、さらに長時間の遅延が可能な遅延素子であるＦＩＦ
Ｏと組み合わせて高分解能、長時間、高精度な遅延を実
現することができる。

【００３２】（第２の実施の形態）図３に本実施の形態
におけるマルチパスフェージングシミュレータの遅延量
制御回路の構成を示す。なお本実施の形態における遅延
量制御回路は、上記第１の実施の形態における遅延量制
御回路７の具体化構成を示したものである。

【００３３】図３においてゲート回路301（第２のゲー
ト回路）は、制御回路303からの遅延量をＦＩＦＯ６の
遅延分解能の１ステップ分減らすための制御信号を受け
てＦＩＦＯ６の書き込み信号を１遅延量分だけマスクす
る。また、ゲート回路302（第１のゲート回路）は、制
御回路303からの遅延量をＦＩＦＯ６の遅延分解能の１
ステップ分増やすための制御信号を受けてＦＩＦＯ６の
読み出し信号を１遅延量分だけマスクする。

【００３４】操作者からの入力により制御回路303はデ
ータテーブル304に遅延量をいつどのようなタイミング
で変化させるかという情報とその時遅延量を増やすか減
らすかという情報を書き込む。通常は複数の変化タイミ
ング情報をデータテーブル304に書き込む。また、デー
タテーブル304を参照し遅延量を変化させるタイミング
で遅延量を変化させるためスイッチ５の切り替え信号と
ゲート回路301（第２のゲート回路）とゲート回路302
（第１のゲート回路）に遅延量を変化させるための制御
信号を送る。また、操作者の入力により遅延時間の経時
変化を開始することができる。

【００３５】データテーブル304はメモリで構成され、
それには遅延量の変化タイミング時に遅延量を増やすか
減らすかの情報が記憶され、制御回路303がそれを参照
する。

【００３６】ここで、遅延時間を経時変化させるときの
動作を図４の制御回路303の動作フローを用いて説明す
る。

【００３７】操作者はあらかじめ遅延量を変化させるタ
イミングと変化量を制御回路303を介してデータテーブ
ル304に記憶させておく（S301）。操作者の入力により
遅延量の経時変化の動作を開始する（S302）。制御回路
303は（S301）で設定したタイミングになるのを待つ（S
303）。そのタイミングになったとき制御回路303はデー
タテーブル304を参照し変化量をもとに遅延量を変化さ
せるタイミングを増やすか減らすか判定する（S304）。

【００３８】（S304）で増やすと判定した場合でスイッ
チ５で遅延量を増やすことができるか判定し（S305）、
可能な場合はスイッチ５に遅延量を増やす制御信号を送
出する（S306）。可能でない場合はスイッチ５に３ステ
ップ分遅延量を減らす制御信号を送出し（S307）、ま
た、ゲート回路302（第１のゲート回路）にＦＩＦＯ６
の読み出し信号を１ステップ分マスクする制御信号を送
出する（S308）。（S307）と（S308）の処理で１ステッ
プ分遅延量が増える。

【００３９】（S304）で減らすと判定した場合でスイッ
チ５で遅延量を減らすことができるか判定し（S315）、
可能な場合はスイッチ５に遅延量を減らす制御信号を送
出する（S316）。可能でない場合はスイッチ５に３ステ
ップ分遅延量を増やす制御信号を送出し（S317）、ま
た、ゲート回路301（第２のゲート回路）にＦＩＦＯ６
の書き込み信号を１ステップ分マスクする制御信号を送
出する（S318）。（S317）と（S318）の処理で１ステッ
プ分遅延量が減少する。

【００４０】ここまでの処理過程を経て、（S303）から
の経時変化の最終的な状態になったかどうか判定し、経
時変化の最終的な状態になっていれば終了し、経時変化
の最終的な状態になっていなければ、（S303）に戻って
以上の処理過程を続ける（S319）。

【００４１】このように本発明の第２の実施の形態によ
れば、ＦＩＦＯ６の遅延量をその最高分解能の１ステッ
プ分のみ増やすため読み出し信号を１ステップ分送出さ
せないためのゲート回路302（第１のゲート回路）と、
ＦＩＦＯ６の遅延量をその最高分解能の１ステップ分の
み減らすため書き込み信号を１ステップ分送出させない
ためのゲート回路301（第２のゲート回路）と、ＦＩＦ
Ｏ６より高分解能な遅延素子の遅延量を選択するスイッ
チ５と、ＦＩＦＯ６の遅延量と上記高分解能の遅延素子
の遅延量を制御する制御回路303と、操作者の設定する
タイミングで遅延量を増加または減少する制御回路303
及びデータテーブル304とを備えるように上記第１の実
施の形態における遅延量制御回路７を構成したもので、
操作者が設定した任意のタイミングで制御回路303がデ
ータテーブル304を参照しＦＩＦＯ６と上記高分解能の
遅延量の制御を行ない、１ステップずつ遅延量の変化を
行なわせることで遅延量の経時変化を実現できるという
効果を有する。

【００４２】

【発明の効果】以上のように本発明は、記憶素子を用い
てデジタルデータの遅延素子と、その遅延素子による遅
延時間を任意に選択する遅延量の制御手段と、その遅延
素子の遅延時間の分解能よりＮ倍（Ｎは整数）高速なサ
ンプリング周期でアナログ信号を量子化するＡＤ変換器
と、そのＡＤ変換器の出力をサンプリング周期と同一の
時間分解能で遅延するデジタルデータの遅延素子と、そ
の遅延時間を任意に選択する遅延量の制御手段と、パス
毎に遅延量の制御を設定しうる手段を有するマルチパス
フェージングシミュレータであり、メモリなどの記憶素
子でデジタルデータを遅延制御し遅延時間の設定するこ
とに加えて高速のＡＤ変換器でデータをサンプリングし
高分解能に遅延時間を制御できる機能を加えることで高
分解能で長時間で高精度の遅延時間の設定が可能なフェ
ージングシミュレータが実現できる。

【００４３】また、マルチパスフェージングシミュレー
タで遅延量を操作者の設定する任意のタイミングで遅延
量を高い分解能で経時変化させることが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるフェージン
グシミュレータの構成を示すブロック図、

【図２】本発明の第１の実施の形態におけるフェージン
グシミュレータの動作説明のためのＡＤ変換後の波形と
ラッチ波形の一例を示す図、

【図３】本発明の第２の実施の形態における遅延量の制
御回路の構成を示すブロック図、

【図４】本発明の第２の実施の形態における制御回路30
3で遅延時間を経時変化させるときの動作を説明するフ
ローチャート、

【図５】従来のフェージングシミュレータの構成を示す
ブロック図である。

【符号の説明】

２ ＡＤ変換器 ３、４ ＤＦＦ ５ スイッチ ６ ＦＩＦＯ ７ 遅延量制御回路 ８ 直交変調器 ９ ２次元ガウス雑音発生器 100 合成回路 103 クロック生成回路 104 １／４分周器 301、302 ゲート回路 303 制御回路 304 データテーブル

Claims (4)

【特許請求の範囲】
1. 【請求項１】 記憶素子を用いたデジタルデータの遅延
   素子と、その遅延素子による遅延時間を任意に選択する
   遅延量の制御手段と、その遅延素子の遅延時間の分解能
   よりＮ倍（Ｎは整数）高速なサンプリング周期でアナロ
   グ信号を量子化するＡＤ変換器と、そのＡＤ変換器の出
   力をサンプリング周期と同一の時間分解能で遅延するデ
   ジタルデータの遅延素子と、その遅延時間を任意に選択
   する遅延量の制御手段と、パス毎に遅延量の制御を設定
   しうる手段を有するマルチパスフェージングシミュレー
   タ。
2. 【請求項２】 サンプリング周期と同一の時間分解能で
   パス毎に遅延されたデータを、すべてのパスで同じクロ
   ックを使って１／Ｎに間引くためのデータのラッチ手段
   を備えた請求項１に記載のマルチパスフェージングシミ
   ュレータ。
3. 【請求項３】 デジタルデータをガウス雑音により直交
   変調するデジタル乗算器と、複数の遅延時間で遅延させ
   たデジタル信号を加算するデジタル加算器と、該デジタ
   ル加算器の出力信号をアナログ信号に変換するＤＡ変換
   器とを有する請求項１に記載のマルチパスフェージング
   シミュレータ。
4. 【請求項４】 記憶素子による遅延素子の遅延量をその
   最高分解能の１ステップ分のみ増やすため遅延素子の読
   み出し信号を１ステップ分送出させないための第１のゲ
   ート回路と、記憶素子による遅延素子の遅延量をその最
   高分解能の１ステップ分のみ減らすため遅延素子の書き
   込み信号を１ステップ分送出させないための第２のゲー
   ト回路と、前記の記憶素子による遅延素子より高分解能
   な遅延素子の遅延量を選択する手段と、前記の記憶素子
   による遅延素子の遅延量と前記の高分解能の遅延素子の
   遅延量を制御する手段と、操作者の設定するタイミング
   で遅延量を増加または減少させる手段とを備えた請求項
   １に記載のマルチパスフェージングシミュレータ。