JPH06268516A - クロック従属同期方法 - Google Patents
クロック従属同期方法Info
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- JPH06268516A JPH06268516A JP5077475A JP7747593A JPH06268516A JP H06268516 A JPH06268516 A JP H06268516A JP 5077475 A JP5077475 A JP 5077475A JP 7747593 A JP7747593 A JP 7747593A JP H06268516 A JPH06268516 A JP H06268516A
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- 238000000034 method Methods 0.000 title claims abstract description 16
- 230000001419 dependent effect Effects 0.000 claims description 12
- 238000001514 detection method Methods 0.000 claims description 12
- 230000010355 oscillation Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000005070 sampling Methods 0.000 description 8
- 230000010363 phase shift Effects 0.000 description 2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/146—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by using digital means for generating the oscillator control signal
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
- H03L1/02—Stabilisation of generator output against variations of physical values, e.g. power supply against variations of temperature only
- H03L1/022—Stabilisation of generator output against variations of physical values, e.g. power supply against variations of temperature only by indirect stabilisation, i.e. by generating an electrical correction signal which is a function of the temperature
- H03L1/026—Stabilisation of generator output against variations of physical values, e.g. power supply against variations of temperature only by indirect stabilisation, i.e. by generating an electrical correction signal which is a function of the temperature by using a memory for digitally storing correction values
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 入力クロック信号の位相変動に対して安定し
た出力クロック信号を供給するクロック従属同期方法を
提供する。 【構成】 位相比較器1で入力クロック信号と出力クロ
ック信号の分周信号とが比較され位相差量に変換された
後、デジタルフィルタ2で位相差方向が判定される。こ
の位相差方向に応じて周波数位相制御回路3でそれぞれ
所定の制御量に基づく周波数引き込み制御および位相引
き込み制御が行われ、これらを加算して得た制御信号に
より電圧制御発振器5が制御され出力クロック信号が生
成される。
た出力クロック信号を供給するクロック従属同期方法を
提供する。 【構成】 位相比較器1で入力クロック信号と出力クロ
ック信号の分周信号とが比較され位相差量に変換された
後、デジタルフィルタ2で位相差方向が判定される。こ
の位相差方向に応じて周波数位相制御回路3でそれぞれ
所定の制御量に基づく周波数引き込み制御および位相引
き込み制御が行われ、これらを加算して得た制御信号に
より電圧制御発振器5が制御され出力クロック信号が生
成される。
Description
【0001】
【産業上の利用分野】本発明は、クロック従属同期方法
に関し、特にネットワーク内のマスターノードのクロッ
ク供給装置から供給されるクロック信号に端末ノード内
のクロックを同期させる場合のクロック従属同期方法に
関するものである。
に関し、特にネットワーク内のマスターノードのクロッ
ク供給装置から供給されるクロック信号に端末ノード内
のクロックを同期させる場合のクロック従属同期方法に
関するものである。
【0002】
【従来の技術】一般に大規模なデジタル通信網におい
て、網同期システムとしてマスターノードのクロック供
給装置から供給されるクロック信号を端末ノードで受信
して、内部クロックを生成する従属同期方法が採用され
ている。図4は、このようなクロック従属同期方法に基
づく、従来のクロック同期回路を示すブロック図であ
り、同図において、51は入力クロック信号と出力クロ
ック信号との位相差を検出し電圧信号を出力する位相差
検出器、52はローパスフィルタ等のアナログフィル
タ、53は電圧入力信号に応じた所定のクロック信号を
出力する電圧制御発信器である。
て、網同期システムとしてマスターノードのクロック供
給装置から供給されるクロック信号を端末ノードで受信
して、内部クロックを生成する従属同期方法が採用され
ている。図4は、このようなクロック従属同期方法に基
づく、従来のクロック同期回路を示すブロック図であ
り、同図において、51は入力クロック信号と出力クロ
ック信号との位相差を検出し電圧信号を出力する位相差
検出器、52はローパスフィルタ等のアナログフィル
タ、53は電圧入力信号に応じた所定のクロック信号を
出力する電圧制御発信器である。
【0003】今、位相差比較器51に外部から受信した
クロック信号が入力された場合、位相比較器51は現在
電圧制御発信器から出力されている出力クロック信号と
新たに入力された入力クロック信号との位相差を検出す
るとともに、その位相差に応じたレベルの電圧信号を出
力する。アナログフィルタ52で高周波成分が除去され
た電圧信号は、電圧制御発信器53に入力され、この入
出力クロック信号間の位相差分を含む電圧信号が制御信
号となり、出力クロック信号の発信周波数が微調整され
出力される。また、電圧制御発振器53の内部には、発
振周波数に対する温度補償回路が備えられており、これ
により周囲温度が変化した場合、電圧制御発振器の周波
数−温度特性を補償して安定した出力クロック信号が出
力される。
クロック信号が入力された場合、位相比較器51は現在
電圧制御発信器から出力されている出力クロック信号と
新たに入力された入力クロック信号との位相差を検出す
るとともに、その位相差に応じたレベルの電圧信号を出
力する。アナログフィルタ52で高周波成分が除去され
た電圧信号は、電圧制御発信器53に入力され、この入
出力クロック信号間の位相差分を含む電圧信号が制御信
号となり、出力クロック信号の発信周波数が微調整され
出力される。また、電圧制御発振器53の内部には、発
振周波数に対する温度補償回路が備えられており、これ
により周囲温度が変化した場合、電圧制御発振器の周波
数−温度特性を補償して安定した出力クロック信号が出
力される。
【0004】
【発明が解決しようとする課題】従って、このような従
来のクロック同期方法では、入出力クロック信号の位相
差に基づき出力クロック信号の周波数を制御する方法で
あるため、基準となる入力ロック信号の周波数がジッタ
等により一時的に変動した場合、あるいは入力クロック
信号が瞬断した場合には、その変動を位相比較器51が
検出して位相差信号として電圧制御発信器53に出力す
ることになり、電圧制御発信器53からは入力クロック
信号の周波数変動に比例したクロック信号が出力されて
しまうという問題点があった。
来のクロック同期方法では、入出力クロック信号の位相
差に基づき出力クロック信号の周波数を制御する方法で
あるため、基準となる入力ロック信号の周波数がジッタ
等により一時的に変動した場合、あるいは入力クロック
信号が瞬断した場合には、その変動を位相比較器51が
検出して位相差信号として電圧制御発信器53に出力す
ることになり、電圧制御発信器53からは入力クロック
信号の周波数変動に比例したクロック信号が出力されて
しまうという問題点があった。
【0005】また、安定した出力クロック信号が要求さ
れる場合に、電圧制御発振器53内に設けられた温度補
償回路による変動幅により出力クロック信号が制御され
るため、制御不可能な位相ズレが発生するという問題が
あった。本発明はこのような課題を解決するためのもの
であり、入力クロック信号の位相変動に対して安定した
出力クロック信号を供給するクロック従属同期方法を提
供することを目的としている。
れる場合に、電圧制御発振器53内に設けられた温度補
償回路による変動幅により出力クロック信号が制御され
るため、制御不可能な位相ズレが発生するという問題が
あった。本発明はこのような課題を解決するためのもの
であり、入力クロック信号の位相変動に対して安定した
出力クロック信号を供給するクロック従属同期方法を提
供することを目的としている。
【0006】
【課題を解決するための手段】このような目的を達成す
るために、本発明によるクロック従属同期方法は、入力
信号に応じて所定の制御量だけ現在の出力値を補正する
とともにこの補正された値を所定周期毎に更新出力する
周波数引き込み制御手段と、所定周期毎に入力信号を取
り込むとともにこの取り込んだ信号に応じた所定の制御
量を出力する位相引き込み制御手段とを設けて、発生し
た位相差量が進み方向か遅れ方向かを判定し、この判定
結果を入力信号とする周波数引き込み制御手段および位
相引き込み制御手段からの出力を加算した制御信号によ
り電圧制御発振器の発振周波数を制御するものである。
るために、本発明によるクロック従属同期方法は、入力
信号に応じて所定の制御量だけ現在の出力値を補正する
とともにこの補正された値を所定周期毎に更新出力する
周波数引き込み制御手段と、所定周期毎に入力信号を取
り込むとともにこの取り込んだ信号に応じた所定の制御
量を出力する位相引き込み制御手段とを設けて、発生し
た位相差量が進み方向か遅れ方向かを判定し、この判定
結果を入力信号とする周波数引き込み制御手段および位
相引き込み制御手段からの出力を加算した制御信号によ
り電圧制御発振器の発振周波数を制御するものである。
【0007】また、入力クロック信号の信号断を検出出
力する断検出手段を設けて、この断検出出力に応じて周
波数引き込み制御手段による補正を停止するとともに、
位相引き込み制御手段からの出力を停止して、信号断検
出直前の制御信号を保持するものである。
力する断検出手段を設けて、この断検出出力に応じて周
波数引き込み制御手段による補正を停止するとともに、
位相引き込み制御手段からの出力を停止して、信号断検
出直前の制御信号を保持するものである。
【0008】また、周囲温度に応じた温度補償信号を発
生する温度補償手段を設けて、周波数引き込み制御手段
および位相引き込み制御手段からの出力と温度補償手段
からの温度補償信号とを加算した制御信号により電圧制
御発振器の発振周波数を制御するものである。
生する温度補償手段を設けて、周波数引き込み制御手段
および位相引き込み制御手段からの出力と温度補償手段
からの温度補償信号とを加算した制御信号により電圧制
御発振器の発振周波数を制御するものである。
【0009】
【作用】従って、入出力クロック間に発生した位相差が
進み方向か遅れ方向かが判定され、これに応じて周波数
引き込み制御手段により現在の電圧制御信号に対して所
定の制御量だけ補正されて所定周期毎に更新出力される
とともに、位相引き込み制御手段により所定周期毎に検
出されて所定の制御量が出力され、これら出力が加算さ
れ制御信号として電圧制御発振器に出力さてれ、出力ク
ロック信号の発振周波数が制御される。
進み方向か遅れ方向かが判定され、これに応じて周波数
引き込み制御手段により現在の電圧制御信号に対して所
定の制御量だけ補正されて所定周期毎に更新出力される
とともに、位相引き込み制御手段により所定周期毎に検
出されて所定の制御量が出力され、これら出力が加算さ
れ制御信号として電圧制御発振器に出力さてれ、出力ク
ロック信号の発振周波数が制御される。
【0010】また、入力クロック信号断に応じて、周波
数引き込み制御手段による補正出力、および位相引き込
み制御手段による出力が停止されて、信号断検出直前の
制御信号が保持され、出力クロック信号が継続して出力
される。また、周囲温度の変化に応じて、温度補償手段
から温度補償信号が出力され、周波数引き込み制御手段
および位相引き込み制御手段からの出力と加算され制御
信号として電圧制御発振器に出力さてれ、出力クロック
信号の発振周波数が制御される。
数引き込み制御手段による補正出力、および位相引き込
み制御手段による出力が停止されて、信号断検出直前の
制御信号が保持され、出力クロック信号が継続して出力
される。また、周囲温度の変化に応じて、温度補償手段
から温度補償信号が出力され、周波数引き込み制御手段
および位相引き込み制御手段からの出力と加算され制御
信号として電圧制御発振器に出力さてれ、出力クロック
信号の発振周波数が制御される。
【0011】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の一実施例であるクロック従属同期装
置のブロック図であり、入力クロック信号finに基づき
このfinのほぼn倍の周波数の出力クロック信号fout
を出力するものである。図1において、1はマスターノ
ードのクロック供給装置からネットワークを介して受信
した入力クロック信号finと、出力クロック信号fout
を分周器6でn分周した信号S6 とを比較し、その位相
差を位相差量に変換した後位相差量信号S1 としてデジ
タル信号により出力する位相比較器、2は位相差量信号
S1 から比較的周波数の高い位相変動成分を除去した位
相差量を抽出し、位相の進み遅れ方向を示す位相信号S
2 を出力するデジタルフィルタである。
る。図1は本発明の一実施例であるクロック従属同期装
置のブロック図であり、入力クロック信号finに基づき
このfinのほぼn倍の周波数の出力クロック信号fout
を出力するものである。図1において、1はマスターノ
ードのクロック供給装置からネットワークを介して受信
した入力クロック信号finと、出力クロック信号fout
を分周器6でn分周した信号S6 とを比較し、その位相
差を位相差量に変換した後位相差量信号S1 としてデジ
タル信号により出力する位相比較器、2は位相差量信号
S1 から比較的周波数の高い位相変動成分を除去した位
相差量を抽出し、位相の進み遅れ方向を示す位相信号S
2 を出力するデジタルフィルタである。
【0012】また、4は現在の周囲温度に基づき温度補
償信号S4 を出力する温度補償回路、3は位相信号S2
に基づく周波数引き込み制御および位相引き込み制御に
よる制御信号と温度補償信号S4 とを加算し、電圧制御
信号S3 として出力する周波数位相制御回路、5は電圧
制御信号S3 に応じて所定の内部発信周波数に基づく出
力クロック信号fout を出力する電圧制御発信器、7は
入力クロック信号finの入力断を検出し入力断信号S7
を出力する断検出回路である。
償信号S4 を出力する温度補償回路、3は位相信号S2
に基づく周波数引き込み制御および位相引き込み制御に
よる制御信号と温度補償信号S4 とを加算し、電圧制御
信号S3 として出力する周波数位相制御回路、5は電圧
制御信号S3 に応じて所定の内部発信周波数に基づく出
力クロック信号fout を出力する電圧制御発信器、7は
入力クロック信号finの入力断を検出し入力断信号S7
を出力する断検出回路である。
【0013】次に本発明の動作を図2を参照して説明す
る。入力比較器1はマスターノードから受信した入力ク
ロック信号finと、現在出力されている出力クロック信
号fout を分周回路6でn分周して得た信号S6 との位
相を比較して位相差を検出し、分周前の出力クロック信
号fout を内部カウンタでカウントして得たサンプリン
グ信号に基づき、検出した位相差をxビットのデジタル
データに変換した後位相差量信号S1 として出力する。
る。入力比較器1はマスターノードから受信した入力ク
ロック信号finと、現在出力されている出力クロック信
号fout を分周回路6でn分周して得た信号S6 との位
相を比較して位相差を検出し、分周前の出力クロック信
号fout を内部カウンタでカウントして得たサンプリン
グ信号に基づき、検出した位相差をxビットのデジタル
データに変換した後位相差量信号S1 として出力する。
【0014】デジタルフィルタ2では、この位相差量信
号S1 を所定のフィルタ特性に基づきフィルタ処理し、
位相差発生方向を示す位相信号S2 を出力する。図3は
デジタルフィルタ2の内部構成を示すブロック図であ
り、同図において、211〜21mはフリップフロッ
プ、221〜22mは積算器、232〜23mは加算
器、24は加算器232〜23mの出力結果のMSBビ
ットにより位相差が進み方向か遅れ方向かを判定し位相
信号S2 として出力する判定部である。
号S1 を所定のフィルタ特性に基づきフィルタ処理し、
位相差発生方向を示す位相信号S2 を出力する。図3は
デジタルフィルタ2の内部構成を示すブロック図であ
り、同図において、211〜21mはフリップフロッ
プ、221〜22mは積算器、232〜23mは加算
器、24は加算器232〜23mの出力結果のMSBビ
ットにより位相差が進み方向か遅れ方向かを判定し位相
信号S2 として出力する判定部である。
【0015】今、位相比較器1からxビットの位相差量
信号S1 が入力された場合、所定のサンプリング信号S
p に基づき、フリップフロップ211によりビットデー
タとしてサンプリングされる。積算器221は、フリッ
プフロップ211によりサンプリングされたビットデー
タと、予めフィルタ特性を考慮してROMに入力されて
いるフィルタ値D1 とを積算し、その結果を所定ビット
数のデジタルデータとして加算器232へ出力する。続
くサンプリング信号Sp に基づき、フリップフロップ2
11の出力がシフトされて次段のフリップフロップ21
2でサンプリングされ積算器222でフィルタ値D2 と
積算されるとともに、フリップフロップ211で新たに
位相差量信号S1 がサンプリングされ積算器221でフ
ィルタ値D1 と積算された後、積算器221,222の
出力が加算器232で加算される。
信号S1 が入力された場合、所定のサンプリング信号S
p に基づき、フリップフロップ211によりビットデー
タとしてサンプリングされる。積算器221は、フリッ
プフロップ211によりサンプリングされたビットデー
タと、予めフィルタ特性を考慮してROMに入力されて
いるフィルタ値D1 とを積算し、その結果を所定ビット
数のデジタルデータとして加算器232へ出力する。続
くサンプリング信号Sp に基づき、フリップフロップ2
11の出力がシフトされて次段のフリップフロップ21
2でサンプリングされ積算器222でフィルタ値D2 と
積算されるとともに、フリップフロップ211で新たに
位相差量信号S1 がサンプリングされ積算器221でフ
ィルタ値D1 と積算された後、積算器221,222の
出力が加算器232で加算される。
【0016】同様にして、位相差量信号S1 がサンプリ
ング信号Sp に基づきタップ数mだけ繰り返しサンプリ
ングされ、所定のフィルタ値が積算されて、所定ビット
数からなるm個の加算値が判定部24に出力される。判
定部24は、これら各加算値のMSBビットについて
「0」か「1」かの判定を行い、位相比較器1で比較さ
れた入力クロック信号finと出力クロック信号fout と
の位相差が進み方向か遅れ方向かを示す位相信号S2 を
サンプリング信号Sp に応じて順次出力する。
ング信号Sp に基づきタップ数mだけ繰り返しサンプリ
ングされ、所定のフィルタ値が積算されて、所定ビット
数からなるm個の加算値が判定部24に出力される。判
定部24は、これら各加算値のMSBビットについて
「0」か「1」かの判定を行い、位相比較器1で比較さ
れた入力クロック信号finと出力クロック信号fout と
の位相差が進み方向か遅れ方向かを示す位相信号S2 を
サンプリング信号Sp に応じて順次出力する。
【0017】次に、周波数位相制御回路3は、デジタル
フィルタ2からの位相信号S2 に基づき、周波数引き込
み制御および位相引き込み制御を行い、温度補償回路4
からの温度補正信号S4 と加算した後、電圧制御発信器
5を制御するための電圧制御信号S3 を出力する。図3
は、周波数位相制御回路3および温度補償回路4の内部
構成を示すブロック図である。同図において、31,3
5は入力信号に基づき所定の制御量を出力するバッフ
ァ、32,36は加算器、33,34は所定周期のサン
プルリング信号に基づき入力信号をサンプリングするフ
リップフロップ、37はデジタル入力信号をアナログ信
号に変換するA/D変換器である。
フィルタ2からの位相信号S2 に基づき、周波数引き込
み制御および位相引き込み制御を行い、温度補償回路4
からの温度補正信号S4 と加算した後、電圧制御発信器
5を制御するための電圧制御信号S3 を出力する。図3
は、周波数位相制御回路3および温度補償回路4の内部
構成を示すブロック図である。同図において、31,3
5は入力信号に基づき所定の制御量を出力するバッフ
ァ、32,36は加算器、33,34は所定周期のサン
プルリング信号に基づき入力信号をサンプリングするフ
リップフロップ、37はデジタル入力信号をアナログ信
号に変換するA/D変換器である。
【0018】今、位相信号S2 が入力された場合、周波
数引き込み制御としてバッファ31により位相信号S2
に応じた所定の制御量Aが加算器32へ出力される(S
31)。すなわち位相信号S2 の「0/1」に応じて制御
量±Aが出力される。このバッファ31の出力S31は、
加算器32でフリップフロップ33からのフィードバッ
ク信号(S33)と加算され(S32)、フリップフロップ
33で所定のサンプル周期a毎にサンプリングされて
(S33)加算器36へ更新出力される。このような周波
数引き込み制御により、位相差が大きい場合には、入出
力クロック信号間の周波数制御として、制御量Aにより
効率よく制御される。
数引き込み制御としてバッファ31により位相信号S2
に応じた所定の制御量Aが加算器32へ出力される(S
31)。すなわち位相信号S2 の「0/1」に応じて制御
量±Aが出力される。このバッファ31の出力S31は、
加算器32でフリップフロップ33からのフィードバッ
ク信号(S33)と加算され(S32)、フリップフロップ
33で所定のサンプル周期a毎にサンプリングされて
(S33)加算器36へ更新出力される。このような周波
数引き込み制御により、位相差が大きい場合には、入出
力クロック信号間の周波数制御として、制御量Aにより
効率よく制御される。
【0019】一方、位相信号S2 は位相引き込み制御と
してフリップフロップ34で所定のサンプル周期b毎に
サンプリングされ(S34)、これに応じてバッファ35
から所定の制御量Bが加算器36へ出力される。すなわ
ち信号S34の「0/1」に応じて制御量±Bが出力され
る。このような位相引き込み制御により、位相差が小さ
い場合には、入出力クロック間の位相制御として、制御
量Bにより微妙に制御される。
してフリップフロップ34で所定のサンプル周期b毎に
サンプリングされ(S34)、これに応じてバッファ35
から所定の制御量Bが加算器36へ出力される。すなわ
ち信号S34の「0/1」に応じて制御量±Bが出力され
る。このような位相引き込み制御により、位相差が小さ
い場合には、入出力クロック間の位相制御として、制御
量Bにより微妙に制御される。
【0020】また、温度補償回路4は、現在の温度に基
づき電圧制御発振器5に対する温度補償信号S4 を出力
する。図3において、41は測定温度に応じた電圧信号
S41を出力するT/V変換器、42はT/V変換器から
の電圧信号S41と現在出力している温度補償信号S4と
を比較し制御信号S42を出力する比較器、43は加算
器、44はサンプル周期c毎に加算器43の出力信号S
43をサンプリングするフリップフロップである。
づき電圧制御発振器5に対する温度補償信号S4 を出力
する。図3において、41は測定温度に応じた電圧信号
S41を出力するT/V変換器、42はT/V変換器から
の電圧信号S41と現在出力している温度補償信号S4と
を比較し制御信号S42を出力する比較器、43は加算
器、44はサンプル周期c毎に加算器43の出力信号S
43をサンプリングするフリップフロップである。
【0021】従って、T/V変換器41で検出され出力
された信号S41は、比較器42で現在出力されている温
度補償信号S4 と比較され、加算器43で温度補償信号
S4と加算され、サンプル周期c毎にフリップフロップ
44から加算器36へ更新出力される。これにより、電
圧制御発振器5の周波数−温度特性が外部より任意に滑
らかな補償可能となり、出力クロック信号の突発的な位
相ズレが抑止される。
された信号S41は、比較器42で現在出力されている温
度補償信号S4 と比較され、加算器43で温度補償信号
S4と加算され、サンプル周期c毎にフリップフロップ
44から加算器36へ更新出力される。これにより、電
圧制御発振器5の周波数−温度特性が外部より任意に滑
らかな補償可能となり、出力クロック信号の突発的な位
相ズレが抑止される。
【0022】加算器36では、周波数引き込み制御に基
づく制御信号S33、位相引き込み制御に基づく制御信号
S35、および温度補償信号S4 がそれぞれ加算され(S
36)、D/A変換器37を介して電圧制御信号S3 とし
て出力される。電圧制御発振器5は、この電圧制御信号
S3 に応じて内部発振周波数を調整し安定した出力クロ
ック信号fout を出力する。
づく制御信号S33、位相引き込み制御に基づく制御信号
S35、および温度補償信号S4 がそれぞれ加算され(S
36)、D/A変換器37を介して電圧制御信号S3 とし
て出力される。電圧制御発振器5は、この電圧制御信号
S3 に応じて内部発振周波数を調整し安定した出力クロ
ック信号fout を出力する。
【0023】また、断検出回路7により入力クロック信
号finに信号断が検出された場合には、断検出信号S7
が積算器31,35にそれぞれ入力される。バッファ3
1,35は、断検出信号S7 に基づき出力する制御量を
それぞれ「0」に固定する。これにより、周波数引き込
み制御においては加算器32の出力が信号断直前の値に
保持されるとともに、位相引き込み制御においては出力
が「0」となり、周波数位相制御回路3から出力される
電圧制御信号S3 は入力クロック信号finが断する直前
の値に保持されるため、信号断が発生した場合でも電圧
制御発振器5から出力される出力クロック信号fout は
変動しない。
号finに信号断が検出された場合には、断検出信号S7
が積算器31,35にそれぞれ入力される。バッファ3
1,35は、断検出信号S7 に基づき出力する制御量を
それぞれ「0」に固定する。これにより、周波数引き込
み制御においては加算器32の出力が信号断直前の値に
保持されるとともに、位相引き込み制御においては出力
が「0」となり、周波数位相制御回路3から出力される
電圧制御信号S3 は入力クロック信号finが断する直前
の値に保持されるため、信号断が発生した場合でも電圧
制御発振器5から出力される出力クロック信号fout は
変動しない。
【0024】
【発明の効果】以上説明したように、本発明は、周波数
引き込み制御と位相引き込み制御を行う周波数位相制御
回路を設けて、位相差の発生方向に応じて各々所定の制
御量を発生させるようにしたので、入出力クロック間の
位相差の大小に対応する適切な制御が可能となる。ま
た、入力クロック信号の断検出回路を設けて、断検出時
には直前の制御量を保持するようにしたので、出力クロ
ック信号が変動することなく連続出力され、さらに温度
補償回路を設けて、周波数引き込み制御および位相引き
込み制御の出力に加算するようにしたので、外部より微
小な変動量で円滑な温度補償が可能となる。従って、ク
ロック従属同期方法において、入力クロック信号の位相
変動による出力クロック信号の変動を抑制でき、入力ク
ロック信号断が発生した場合でも安定した出力クロック
信号が得られるという格別な効果を奏するものである。
引き込み制御と位相引き込み制御を行う周波数位相制御
回路を設けて、位相差の発生方向に応じて各々所定の制
御量を発生させるようにしたので、入出力クロック間の
位相差の大小に対応する適切な制御が可能となる。ま
た、入力クロック信号の断検出回路を設けて、断検出時
には直前の制御量を保持するようにしたので、出力クロ
ック信号が変動することなく連続出力され、さらに温度
補償回路を設けて、周波数引き込み制御および位相引き
込み制御の出力に加算するようにしたので、外部より微
小な変動量で円滑な温度補償が可能となる。従って、ク
ロック従属同期方法において、入力クロック信号の位相
変動による出力クロック信号の変動を抑制でき、入力ク
ロック信号断が発生した場合でも安定した出力クロック
信号が得られるという格別な効果を奏するものである。
【図1】本発明の一実施例によるクロック従属同期回路
のブロック図である。
のブロック図である。
【図2】デジタルフィルタの内部構成を示すブロック図
である。
である。
【図3】周波数位相制御回路および温度補償回路の内部
構成を示すブロック図である。
構成を示すブロック図である。
【図4】従来のクロック同期回路のブロック図である。
1 位相比較器 2 デジタルフィルタ 3 周波数位相制御回路 4 温度補償回路 5 電圧制御発振器 6 分周回路 7 断検出回路
Claims (3)
- 【請求項1】 受信した入力クロック信号と現在出力し
ている出力クロック信号との位相を比較して、その位相
差量に基づく制御信号により電圧制御発振器の発振周波
数を制御し出力クロック信号を生成するクロック従属同
期方法において、 入力信号に応じて所定の制御量だけ現在の出力値を補正
するとともにこの補正された値を所定周期毎に更新出力
する周波数引き込み制御手段と、所定周期毎に入力信号
を取り込むとともにこの取り込んだ信号に応じた所定の
制御量を出力する位相引き込み制御手段とを設けて、 発生した位相差量が進み方向か遅れ方向かを判定し、こ
の判定結果を入力信号とする前記周波数引き込み制御手
段および前記位相引き込み制御手段からの出力を加算し
た制御信号により電圧制御発振器の発振周波数を制御す
ることを特徴とするクロック従属同期方法。 - 【請求項2】 請求項1のクロック従属同期方法におい
て、 入力クロック信号の信号断を検出出力する断検出手段を
設けて、 この断検出出力に応じて前記周波数引き込み制御手段に
よる前記補正を停止するとともに、前記位相引き込み制
御手段からの前記出力を停止して、信号断検出直前の前
記制御信号を保持することを特徴とするクロック従属同
期方法。 - 【請求項3】 請求項1のクロック従属同期方法におい
て、 周囲温度に応じた温度補償信号を発生する温度補償手段
を設けて、 前記周波数引き込み制御手段および前記位相引き込み制
御手段からの出力と前記温度補償手段からの前記温度補
償信号とを加算した制御信号により前記電圧制御発振器
の発振周波数を制御することを特徴とするクロック従属
同期方法。
Priority Applications (4)
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---|---|---|---|
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CA002114268A CA2114268C (en) | 1993-03-12 | 1994-01-26 | Clock synchronizing circuit |
US08/186,522 US5475325A (en) | 1993-03-12 | 1994-01-26 | Clock synchronizing circuit |
EP94101187A EP0615360A3 (en) | 1993-03-12 | 1994-01-27 | Clock synchronization circuit. |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5077475A JP2518148B2 (ja) | 1993-03-12 | 1993-03-12 | クロック従属同期方法 |
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Publication Number | Publication Date |
---|---|
JPH06268516A true JPH06268516A (ja) | 1994-09-22 |
JP2518148B2 JP2518148B2 (ja) | 1996-07-24 |
Family
ID=13635019
Family Applications (1)
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---|---|---|---|
JP5077475A Expired - Lifetime JP2518148B2 (ja) | 1993-03-12 | 1993-03-12 | クロック従属同期方法 |
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---|---|
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EP (1) | EP0615360A3 (ja) |
JP (1) | JP2518148B2 (ja) |
CA (1) | CA2114268C (ja) |
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- 1993-03-12 JP JP5077475A patent/JP2518148B2/ja not_active Expired - Lifetime
-
1994
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- 1994-01-26 US US08/186,522 patent/US5475325A/en not_active Expired - Fee Related
- 1994-01-27 EP EP94101187A patent/EP0615360A3/en not_active Withdrawn
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CA2114268A1 (en) | 1994-09-13 |
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EP0615360A3 (en) | 1997-07-16 |
CA2114268C (en) | 1999-08-10 |
JP2518148B2 (ja) | 1996-07-24 |
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