JP2615810B2

JP2615810B2 - クロック選択装置

Info

Publication number: JP2615810B2
Application number: JP63100707A
Authority: JP
Inventors: 芳和影山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-04-22
Filing date: 1988-04-22
Publication date: 1997-06-04
Anticipated expiration: 2012-06-04
Also published as: JPH01272278A

Description

【発明の詳細な説明】産業上の利用分野本発明は、タイム・ベース・コレクター（以下TBCと
記す）等に使用できるクロック選択装置に関するもので
ある。

従来の技術ビデオテープレコーダの再生映像信号には、ジッター
等の時間軸変動があり、テレビ画面で曲りとなったり、
色むらが生じたりする。従来、この時間軸変動を補正す
るのにTBCが導入されている。TBCは、書き込みと読み出
しが非同期のクロックで行なえるFIFO（First In First
Out）メモリーを使用し、書き込み用クロックを入力映
像信号の水平同期信号と一定の位相関係となるように
し、読み出し用クロックを安定なクロックにすれば達成
される。すなわち、書き込み用クロックを入力映像信号
の水平同期信号と一定の位相関係にすることで、書き込
み用クロックは入力映像信号と同じ時間軸変動を持ち、
メモリーの書き込みアドレスをこのクロックで動作さ
せ、入力映像信号の水平同期信号から作ったアドレスク
リア信号で書き込みアドレスをクリアすることにより、
メモリーのアドレスも入力映像信号と同じ時間軸変動を
持つことになり、メモリー書き込み時点で時間軸変動は
打ち消される。そして、安定な読み出しクロック及び読
み出しアドレスクリア信号でメモリーから読み出せば、
時間軸変動のない安定した映像信号が得られる。

TBCにおいて、水平同期信号と一定の位相関係にある
書き込み用クロックを作るのにクロック選択装置が用い
られている。

以下、図面を参照しながら従来のクロック選択装置の
一例について説明する。

第３図は従来のクロック選択装置のブロック図を示す
ものである。第３図において、10はクロック入力端子、
11〜18は入力端子10より入力されるクロック信号を遅延
する遅延素子で、21〜29はそれぞれ遅延素子11〜18によ
って遅延されたCLK1〜CLK9である。なお、CLK9はCLK1に
対して少なくともクロックの一周期は遅延された信号と
なっている。30は水平同期信号の入力端子で、31〜39は
CLK1〜CLK9を入力端子30で入力される水平同期信号でラ
ッチするラッチ１〜ラッチ９、41〜48はラッチｎ（ｎ＝
１〜８）のＱ出力とラッチｎ＋１の出力とのAND回
路、50はAND41〜48の状態に従ってCLK1〜CLK8の中から
１つのCLKを選択するセレクタ、51はセレクタ50の出力
クロックの出力端子である。

以上のように構成された従来のクロック選択装置につ
いて、以下その動作について説明する。

第４図は、第３図の各部の信号波形を示すタイミング
チャート、（ａ）は入力端子30から入力される水平同期
信号の波形、（ｂ）〜（ｊ）はCLK1〜CLK9の波形、
（ｋ）は出力端子51から出力される出力クロックの波形
である。入力端子10から入力されたクロックは、遅延素
子11〜18によってそれぞれ遅延され、CLK1〜CLK9の波形
は第４図（ｂ）〜（ｊ）のようになる。CLK9はCLK1より
１周期以上遅延する必要があり、本実施例では１周期の
遅延にしている。水平同期信号が第４図（ａ）のように
入力されると、その立上りエッヂでラッチ１〜ラッチ９
はそれぞれCLK1〜CLK9の状態をラッチし、ラッチ１〜ラ
ッチ４及びラッチ９のＱ出力はHighレベルに、ラッチ５
〜ラッチ８のＱ出力はLowレベルになる。すると、AND回
路41〜48の内、AND回路44のみHigh出力となり、他のAND
回路はLow出力となる。セレクタ50はAND回路41〜48の信
号に従って、クロックを選択し、この場合CLK1〜CLK9の
内CLK4を選択し出力端子51に出力する。以上のように、
位相の異なるクロックを水平同期信号でラッチし、水平
同期信号とほぼ一定の位相のクロックを選択することに
より、TBC用の書き込みクロックにしている。

発明が解決しようとする課題しかしながら上記の構成では、水平同期信号と出力ク
ロックとの位相差をできるだけ小さくし、しかも１周期
以上遅延させなければならないため、多段の遅延素子が
必要となり、またそれらに伴いラッチ回路・AND回路・
セレクタも必要となるので、非常に素子数の大きい回路
となってしまうという問題点を有していた。

本発明は上記問題点を鑑み、従来水平同期信号に対し
てほぼ一定位相であるクロックを選択するのに片側のエ
ッヂのみで行なっていたのを、クロックの両方のエッヂ
を用いて選択するようにしたクロック選択装置を提供す
るものである。

課題を解決するための手段上記問題点を解決するために本発明のクロック選択装
置は、複数の遅延素子で構成され入力クロック信号より
遅延時間の異なる複数のクロックを出力し、かつ最終段
の遅延素子の出力クロックは入力クロックに対して少な
くともクロックの半周期は遅延している遅延手段と、複
数のラッチ回路から成り、前記遅延手段の各出力クロッ
クを前記入力クロックとは異なる入力信号でラッチする
ラッチ手段と、前記ラッチ手段の出力状態に従って前記
遅延手段から出力される複数のクロックより１つのクロ
ックを選択して出力する選択手段と、前記複数のラッチ
回路の内最も遅延時間の小さい出力クロックをラッチし
たラッチ回路の出力によって前記選択手段の出力クロッ
クをそのままあるいは極性を反転して出力するエッヂ選
択手段を備えたものである。

作用本発明は上記した構成によって、遅延時間の異なるク
ロック信号の中から入力された水平同期信号とほぼ一定
位相にあるクロックを選択するのにクロックの両エッヂ
より選択し、選択されたクロックをそのままあるいは極
性を反転することにより、出力クロックの立上りエッヂ
及び立下りエッヂを揃えて出力することができ、これに
よりクロックを遅延する時間がクロックの半周期と従来
の半分の時間で良いこととなり、構成する素子数が従来
の半分で同様の精度の出力クロックを得ることができ
る。

実施例以下、本発明の実施例のクロック選択装置について、
図面を参照しながら説明する。

第１図は本発明の実施例のクロック選択装置のブロッ
ク図を示すものである。第１図において、110はクロッ
ク入力端子、111〜114は入力端子110より入力されるク
ロック信号を遅延する遅延素子で、121〜125はそれぞれ
遅延素子111〜118によって遅延されたCLK1〜CLK5であ
る。なお、CLK5はCLK1に対して少なくともクロックの半
周期は遅延したものであり、本実施例では半周期遅延さ
れた信号にしている。130は水平同期信号の入力端子
で、131〜135はCLK1〜CLK5を入力端子130で入力される
水平同期信号でラッチするラッチ１〜ラッチ５、141〜1
44はラッチｎのＱ出力とラッチｎ＋１のＱ出力とのEX−
OR回路、150はEX−OR回路141〜144の状態に従ってCLK1
〜CLK4の中から１つのCLKを選択するセレクタ、151はセ
レクタ150の出力クロックとラッチ１（131）のＱ出力と
のEX−NOR回路、152は出力クロックの出力端子である。

以上のように構成されたクロック選択装置について、
以下第１図及び第２図を用いてその動作を説明する。

第２図は、第１図の各部の信号波形を示すタイミング
チャートで、（ａ）は入力端子130から入力される水平
同期信号の波形、（ｂ）〜（ｆ）はあるタイミング例
（例１）でのCLK1〜CLK5の波形で（ｇ）はその時の出力
クロックの波形であり、（ｂ′）〜（ｆ′）は例１とは
別のタイミング（例２）におけるCLK1〜CLK5の波形で
（ｇ′）はその時の出力クロックの波形である。

第２図において、まず例１の場合について説明する。
入力端子110から入力されたクロックは、遅延素子111〜
114によってそれぞれ遅延され、CLK1〜CLK5は第２図
（ｂ）〜（ｆ）のようになる。水平同期信号が第２図
（ａ）のように入力されると、その立上りエッヂでラッ
チ１〜５はそれぞれCLK1〜CLK5の状態をラッチする。例
１の場合、ラッチ１・２のＱ出力がHighレベルで、ラッ
チ３〜５のＱ出力がLowレベルとなる。そして、EX−OR
回路141〜144の内、EX−OR142のみがHighレベルとな
る。セレクタ150は、入力されるEX−OR回路141〜144の
信号に従って、クロックを選択するよう構成されてお
り、本実施例の場合水平同期信号の立上りエッヂの前で
最も近くのタイミングでクロックのレベルが変化したも
のが選ばれるよう構成しているので、例１ではCLK2が選
択される。この判別はEX−OR回路の出力で判別可能であ
る。また、EX−OR回路の出力が２つ以上Highレベルにな
った時は、遅延の少ない方が優先される。そして、EX−
NOR回路151で、セレクタ150で選択されたクロックとラ
ッチ１（131）のＱ出力をEX−NORし、出力端子152のク
ロック波形は第２図（ｇ）のようにCLK2と同じ波形とな
る。

第２図の例２のタイミングの場合について説明する。
CLK1〜CLK5の波形は第２図（ｂ′）〜（ｆ′）のように
なっている場合で、この場合ラッチ１〜３のＱ出力はLo
wレベル、ラッチ４・５はHighレベルとなり、EX−OR回
路141〜144の内EX−OR回路143のみがHighレベルとな
り、この時セレクタ150は例１で述べた判別からCLK3を
選択する。そして、EX−NOR151は、セレクタ150で選択
されたクロックとラッチ１（131）のＱ出力をEX−NORす
るので、出力端子152のクロック波形は第２図（ｇ′）
のようにCLK3と逆相の波形となり、例１の出力クロック
波形である第２図（ｇ）と同じクロックとなる。

以上のように、水平同期信号の立上りエッヂに対して
最も直前で変化のあったクロックを選択し、ラッチ１
（131）のＱ出力によってそのクロック変化が立上りエ
ッヂであったのか立下りエッヂであったのかを判別し
て、出力クロックの極性を決めることにより水平同期信
号とほぼ一定位相のクロックを作ることができる。この
動作によりクロックの遅延量を従来の半分にすることが
でき、回路を構成する素子数を半減できる。

なお、本実施例については、水平同期信号の変化に対
してその直前に変化のあったクロックを選択するよう構
成したが、その関係が一定ならどのクロックを選択して
も良い。また、クロックのデューティが50％でない時
は、クロックの最大遅延時間をクロックのHighレベル・
Lowレベルの長い方の時間以上にすれば良い。

発明の効果以上のように本発明によれば、従来の約半分の素子数
で従来と同等のクロック選択装置が構成できるといった
すぐれた効果を得ることができる。

【図面の簡単な説明】

第１図は本発明の実施例のクロック選択装置のブロック
図、第２図は第１図の各部の信号波形を示すタイミング
波形図、第３図は従来のクロック選択装置のブロック
図、第４図は第３図の各部の信号波形を示すタイミング
波形図である。 111〜114……遅延素子、131〜135……ラッチ回路、141
〜144……EX−OR回路、150……セレクタ、151……EX−N
OR回路。

Claims

(57)【特許請求の範囲】

【請求項１】複数の遅延素子で構成され、入力クロック
信号より遅延時間の異なる複数のクロックを出力し、か
つ最終段の遅延素子の出力クロックは入力クロックに対
して少なくともクロックの半周期は遅延している遅延手
段と、複数のラッチ回路から成り前記遅延手段の各出力
クロックを前記入力クロックとは異なる入力信号でラッ
チするラッチ手段と、前記ラッチ手段の出力状態に従っ
て前記遅延手段から出力される複数のクロックより１つ
のクロックを選択して出力する選択手段と、前記複数の
ラッチ回路の内最も遅延時間の小さい出力クロックをラ
ッチしたラッチ回路の出力によって前記選択手段の出力
クロックをそのままあるいは極性を反転して出力するエ
ッヂ選択手段とを備えたことを特徴とするクロック選択
装置。