JPS648511B2 - - Google Patents
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- JPS648511B2 JPS648511B2 JP57083489A JP8348982A JPS648511B2 JP S648511 B2 JPS648511 B2 JP S648511B2 JP 57083489 A JP57083489 A JP 57083489A JP 8348982 A JP8348982 A JP 8348982A JP S648511 B2 JPS648511 B2 JP S648511B2
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- signal
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- 230000001360 synchronised effect Effects 0.000 claims description 13
- 101100156780 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) WSC2 gene Proteins 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 101100365883 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SLG1 gene Proteins 0.000 description 6
- 101100156779 Schizosaccharomyces pombe (strain 972 / ATCC 24843) wsc1 gene Proteins 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 5
- 239000000284 extract Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
- Synchronizing For Television (AREA)
Description
【発明の詳細な説明】
本発明は、例えばフレームシンクロナイザー等
で使用されるアドレスを発生するためのデジタル
カウンター回路に於けるスタートタイミング決定
回路に関する。
で使用されるアドレスを発生するためのデジタル
カウンター回路に於けるスタートタイミング決定
回路に関する。
テレビジヨン信号を扱うデジタル機器におい
て、テレビジヨン同期信号に同期したタイミング
でカウンター等をスタートする必要が出てくる。
例えばフレームシンクロナイザーにおけるアドレ
スカウンターである。これらの機器においては入
力バースト信号（SC）にロツクしたクロツクパ
ルスを用いてカウンターを動作させ、そのカウン
ターのスタート位相を水平（Ｈ）同期信号を基準
とする場合が多いが、この場合現在のテレビジヨ
ン信号はSC−Ｈの位相関係が任意にとられてい
る為、このスタート位相が安定した唯一のものと
ならないで、どうしても不安定な領域が発生して
いた。
て、テレビジヨン同期信号に同期したタイミング
でカウンター等をスタートする必要が出てくる。
例えばフレームシンクロナイザーにおけるアドレ
スカウンターである。これらの機器においては入
力バースト信号（SC）にロツクしたクロツクパ
ルスを用いてカウンターを動作させ、そのカウン
ターのスタート位相を水平（Ｈ）同期信号を基準
とする場合が多いが、この場合現在のテレビジヨ
ン信号はSC−Ｈの位相関係が任意にとられてい
る為、このスタート位相が安定した唯一のものと
ならないで、どうしても不安定な領域が発生して
いた。
例えば、デジタルカウンターのスタートタイミ
ング（位相）（以下０番地位相という）を規定す
る場合に、０番地位相パルスＡとカウンタークロ
ツクパルスＢの間に周波数ではA＝１／ｎBなる関 係が保たれている場合でも、位相関係が夫々独立
しているものであれば、スタート位相は不定にな
つていた。この一例を第１図に示すと、第１図に
示す位相関係の場合カウンター出力の０番地位相
はＣ又はC′で示す位相のどちらかになるかは不明
である。よつて０番地規定パルスが来る毎にＣの
位相になつたり、C′の位相になつたりする。これ
はフレームシンクロナイザーでは再生した映像に
おいて、縦の直線がジグザグになつてしまう欠点
として現われる。
ング（位相）（以下０番地位相という）を規定す
る場合に、０番地位相パルスＡとカウンタークロ
ツクパルスＢの間に周波数ではA＝１／ｎBなる関 係が保たれている場合でも、位相関係が夫々独立
しているものであれば、スタート位相は不定にな
つていた。この一例を第１図に示すと、第１図に
示す位相関係の場合カウンター出力の０番地位相
はＣ又はC′で示す位相のどちらかになるかは不明
である。よつて０番地規定パルスが来る毎にＣの
位相になつたり、C′の位相になつたりする。これ
はフレームシンクロナイザーでは再生した映像に
おいて、縦の直線がジグザグになつてしまう欠点
として現われる。
本発明の目的は、従来の不安定をなくし常に唯
一のスタート位相を提供できるスタート位相決定
回路を提供することである。
一のスタート位相を提供できるスタート位相決定
回路を提供することである。
次に本発明を図面を参照しながら詳細に説明し
てゆく。第２図は入力テレビジヨン信号をそれと
は異なる基準同期系の信号に変換するフレームシ
ンクロナイザのブロツクダイアグラムである。図
で異種同期系入力テレビジヨン映像信号はアナロ
グ信号入力端子１に入り、入力側ローパスフイル
ター２で入力信号中のクロツク周波数の半分以上
の信号成分を削除してからＡ／Ｄコンバータ４で
クロツク周波数（14MHz）でサンプリングされ、
PCMデータ５に変換される。一方入力信号中の
カラーバーストに同期した書込クロツクパルス１
２が書込クロツクパルス発生器１１で作られ、さ
らに入力信号の同期信号に同期した書込アドレス
１４が書込アドレス発生器１３で作られる。そし
てPCMデータ５の１フレーム期間の情報はデジ
タルメモリー６に書込アドレス１４によつて決め
られた場所に書込まれる。
てゆく。第２図は入力テレビジヨン信号をそれと
は異なる基準同期系の信号に変換するフレームシ
ンクロナイザのブロツクダイアグラムである。図
で異種同期系入力テレビジヨン映像信号はアナロ
グ信号入力端子１に入り、入力側ローパスフイル
ター２で入力信号中のクロツク周波数の半分以上
の信号成分を削除してからＡ／Ｄコンバータ４で
クロツク周波数（14MHz）でサンプリングされ、
PCMデータ５に変換される。一方入力信号中の
カラーバーストに同期した書込クロツクパルス１
２が書込クロツクパルス発生器１１で作られ、さ
らに入力信号の同期信号に同期した書込アドレス
１４が書込アドレス発生器１３で作られる。そし
てPCMデータ５の１フレーム期間の情報はデジ
タルメモリー６に書込アドレス１４によつて決め
られた場所に書込まれる。
一方読出タイミング基準信号（ブラツクバース
ト信号）１９のカラーバーストに同期した読出ク
ロツクパルス１２′が読出クロツク発生器１１′で
作られ、読出タイミング基準信号１９の同期信号
に同期した読出アドレス１４′が読出アドレス発
生器１３′で作られる。そして読出アドレスと読
出クロツクによりメモリー６内のPCMデータが
読み出され、読み出された出力はＤ／Ａコンバー
タ８でPAM信号に変換され、出力側ローパスフ
イルター２′でクロツク周波数の半分以上の周波
数成分を除去することにより、読出基準信号に同
期した、即ち同期変換されたテレビジヨン信号１
０が得られる。
ト信号）１９のカラーバーストに同期した読出ク
ロツクパルス１２′が読出クロツク発生器１１′で
作られ、読出タイミング基準信号１９の同期信号
に同期した読出アドレス１４′が読出アドレス発
生器１３′で作られる。そして読出アドレスと読
出クロツクによりメモリー６内のPCMデータが
読み出され、読み出された出力はＤ／Ａコンバー
タ８でPAM信号に変換され、出力側ローパスフ
イルター２′でクロツク周波数の半分以上の周波
数成分を除去することにより、読出基準信号に同
期した、即ち同期変換されたテレビジヨン信号１
０が得られる。
書込アドレス１４と読出アドレス１４′はＨア
ドレス部とＶアドレス部に分かれており、夫々入
力テレビジヨン映像信号の同期信号と読出側基準
同期信号により、０番地パルス発生器２１，２
１′でそれぞれアドレスの０番地が決められる。
フレームシンクロナイザーにおいて、Ｈアドレス
の０番地位相が移動しても、出力のカラー位相が
変化しないためには、この移動はサブキヤリア周
期（280n sec）で移動する必要がある。
ドレス部とＶアドレス部に分かれており、夫々入
力テレビジヨン映像信号の同期信号と読出側基準
同期信号により、０番地パルス発生器２１，２
１′でそれぞれアドレスの０番地が決められる。
フレームシンクロナイザーにおいて、Ｈアドレス
の０番地位相が移動しても、出力のカラー位相が
変化しないためには、この移動はサブキヤリア周
期（280n sec）で移動する必要がある。
Ｖアドレス０番地はＶ同期位相とＨ同期位相と
で安定して求められるが、Ｈアドレス０番地は第
１図の位相関係に於ける不安定要素がある為０番
地位相が一定しない場合がある。この様な位相関
係の場合でも安定なるＨアドレス０番地位相供給
するのが０番地パルス発生器２１，２１′である。
ブロツク２１，２１′の内部構成はまつたく同じ
であるので以後ブロツク２１について述べる。第
３図は第２図中のブロツク２１の詳細な構成を示
している。入力映像信号から同期分離されＨ周期
にされたSEPHパルス３０を受け位相比較器３
１、14MHzのOSC３２、910分周の分周器で構成
される水平のPLL回路により、SEPHパルスに同
期したMONO CLOCK３４及び1/910カウンタ
ー３３の出力をデコードすることによりＨ周期で
幅が１クロツク分のWH2パルス３６と、Ｈ周期
で幅が４クロツク分のWH1パルス３５が得られ
る。またWH1パルスをクロツクとしたフリツプ
フロツプ回路３９で1H毎に極性が反転するLINE
Ｆ／Ｆパルス４０が得られる。このLINE Ｆ／
Ｆパルス４０とWH2パルス３６を用いてSEP
H30パルスに同期したサブキヤリア周期の
MONO SCパルス３８が得られる。信号３４，
３５，３６，３８，４０の関係は常に一定であ
り、LINE Ｆ／Ｆパルス４０が“１”レベルの
時の位相関係は第４図の様になる。他方、第２図
の書込クロツク発生器内にあるBCOループで入
力映像信号のバースト信号に応じて作られた14M
Hzのクロツクは４分周するカウンタ４０に入り、
下位ビツトの22の信号WSC0 ４１とWSC1 ４
２はラツチ回路４４でMONO SC３８のタイミ
ングでラツチされる。ラツチ回路４４の出力によ
り、WH1−１パルス５２（WH1パルス３５を１
サブキヤリアだけ遅延したパルス）とWSC1パル
ス４２との位相関係（入力信号の中のバーストと
水平同期信号との関係）が判別し、この位相関係
により、WH1−１パルスを遅延する量が決まる。
このWH1−１パルスは、０番地パルスに相当す
る唯一のタイミングをBCOループで作られたク
ロツクの中から抽出する。この関係については唯
一の０番地パルスを抽出する部分の説明の所で詳
しく説明する。
で安定して求められるが、Ｈアドレス０番地は第
１図の位相関係に於ける不安定要素がある為０番
地位相が一定しない場合がある。この様な位相関
係の場合でも安定なるＨアドレス０番地位相供給
するのが０番地パルス発生器２１，２１′である。
ブロツク２１，２１′の内部構成はまつたく同じ
であるので以後ブロツク２１について述べる。第
３図は第２図中のブロツク２１の詳細な構成を示
している。入力映像信号から同期分離されＨ周期
にされたSEPHパルス３０を受け位相比較器３
１、14MHzのOSC３２、910分周の分周器で構成
される水平のPLL回路により、SEPHパルスに同
期したMONO CLOCK３４及び1/910カウンタ
ー３３の出力をデコードすることによりＨ周期で
幅が１クロツク分のWH2パルス３６と、Ｈ周期
で幅が４クロツク分のWH1パルス３５が得られ
る。またWH1パルスをクロツクとしたフリツプ
フロツプ回路３９で1H毎に極性が反転するLINE
Ｆ／Ｆパルス４０が得られる。このLINE Ｆ／
Ｆパルス４０とWH2パルス３６を用いてSEP
H30パルスに同期したサブキヤリア周期の
MONO SCパルス３８が得られる。信号３４，
３５，３６，３８，４０の関係は常に一定であ
り、LINE Ｆ／Ｆパルス４０が“１”レベルの
時の位相関係は第４図の様になる。他方、第２図
の書込クロツク発生器内にあるBCOループで入
力映像信号のバースト信号に応じて作られた14M
Hzのクロツクは４分周するカウンタ４０に入り、
下位ビツトの22の信号WSC0 ４１とWSC1 ４
２はラツチ回路４４でMONO SC３８のタイミ
ングでラツチされる。ラツチ回路４４の出力によ
り、WH1−１パルス５２（WH1パルス３５を１
サブキヤリアだけ遅延したパルス）とWSC1パル
ス４２との位相関係（入力信号の中のバーストと
水平同期信号との関係）が判別し、この位相関係
により、WH1−１パルスを遅延する量が決まる。
このWH1−１パルスは、０番地パルスに相当す
る唯一のタイミングをBCOループで作られたク
ロツクの中から抽出する。この関係については唯
一の０番地パルスを抽出する部分の説明の所で詳
しく説明する。
前述したように、フレームシンクロナイザーに
おいては書込側アドレス発生器１３と読出アドレ
ス発生器１３′とが夫々独立に動作していても、
常にカラー位相が安定である為にはアドレス信号
１４，１４′は夫々の入力バースト信号に対して
SC周期で常に同じ位相関係を保たなければなら
ないので、０番地の位動もSC周期（280n sec）
周期で変化する。それ故アドレスカウンター用ク
ロツクに対する０番地指定パルスはWSC0パルス
４１とWSC1パルス４２からアンドゲート６５で
作られるWSC2パルスを０番地指定に必要な位相
の所で抜き出した形で使用される。よつてSEPH
３０を大元とするアドレス０番地指定パルス
WH1 ３５はWSC2 ４３を安定して抜き出せ
る位相関係にあれば良い。
おいては書込側アドレス発生器１３と読出アドレ
ス発生器１３′とが夫々独立に動作していても、
常にカラー位相が安定である為にはアドレス信号
１４，１４′は夫々の入力バースト信号に対して
SC周期で常に同じ位相関係を保たなければなら
ないので、０番地の位動もSC周期（280n sec）
周期で変化する。それ故アドレスカウンター用ク
ロツクに対する０番地指定パルスはWSC0パルス
４１とWSC1パルス４２からアンドゲート６５で
作られるWSC2パルスを０番地指定に必要な位相
の所で抜き出した形で使用される。よつてSEPH
３０を大元とするアドレス０番地指定パルス
WH1 ３５はWSC2 ４３を安定して抜き出せ
る位相関係にあれば良い。
第５図はWSC2 ４３とMONO SC３８との位
相関係に応じて、０番地指定パルスWHI３５を
安定領域にもつてゆく本発明の動作を説明するた
めの図であり、ａは14MHzのクロツク１２とカウ
ンタ６２の下位ビツト出力WSC0 ４１，WSC1
４２と、これらのアント出力WSC2 ４３を示
し、ｂ，ｃ，ｄ及びｅは、それぞれａで示した位
相に対するMONO SC３８の位相関係と、ラツ
チ回路６３の出力WH1−１ ５２と、及びセレ
クタ５１で選択された信号６１を示している。ｂ
の場合、セレクタ５１で、WH1−１を210ns（３
×70）だけ遅延したWHI−４が選ばれて、これ
によつてWSC2 ４３のＰ点が０番地スタートを
示すタイミングとして抽出される。同様にｃ，ｄ
及びｅではそれぞれ140ns（２×70）だけ遅延した
WHI−３を、70ns（１×70）だけ遅延したWHI
−２を、そして遅延がないWHI−１を選択して、
WSC2 ４３のＰ点が抽出される。セレクタ５１
での選択はデイレーライン４８，４９及びデータ
ースルー・ホールド回路５０を経た、ラツチ回路
４４の出力５６，５７で行なわれる。本発明では
このような、入力映像信号の中のバースト信号の
位相と水平同期信号との位相との相対的な関係が
変つても、安定に唯一な位相を０番地指定パルス
として提供できる。
相関係に応じて、０番地指定パルスWHI３５を
安定領域にもつてゆく本発明の動作を説明するた
めの図であり、ａは14MHzのクロツク１２とカウ
ンタ６２の下位ビツト出力WSC0 ４１，WSC1
４２と、これらのアント出力WSC2 ４３を示
し、ｂ，ｃ，ｄ及びｅは、それぞれａで示した位
相に対するMONO SC３８の位相関係と、ラツ
チ回路６３の出力WH1−１ ５２と、及びセレ
クタ５１で選択された信号６１を示している。ｂ
の場合、セレクタ５１で、WH1−１を210ns（３
×70）だけ遅延したWHI−４が選ばれて、これ
によつてWSC2 ４３のＰ点が０番地スタートを
示すタイミングとして抽出される。同様にｃ，ｄ
及びｅではそれぞれ140ns（２×70）だけ遅延した
WHI−３を、70ns（１×70）だけ遅延したWHI
−２を、そして遅延がないWHI−１を選択して、
WSC2 ４３のＰ点が抽出される。セレクタ５１
での選択はデイレーライン４８，４９及びデータ
ースルー・ホールド回路５０を経た、ラツチ回路
４４の出力５６，５７で行なわれる。本発明では
このような、入力映像信号の中のバースト信号の
位相と水平同期信号との位相との相対的な関係が
変つても、安定に唯一な位相を０番地指定パルス
として提供できる。
第３図において、０番地パルスはアンドゲート
６４から取り出され、このゲート６４にはアンド
ゲート６５で作られるWSC2 ４３、セレクタ５
１で選択される０番地指定パルス６１及びフリツ
プフロツプ３９からのLINE Ｆ／Ｆ信号４０が
供給されている。このようにLINE Ｆ／Ｆ信号
４０が供給されているので、実際には０番地パル
スは2Hに１回しか出ないが、フレームシンクロ
ナイザーのアドレスカウンタ回路はリングカウン
タ等で構成されているので、2Hに１回の情報で
充分に正確な０番地を規定できる。またLINE
Ｆ／Ｆ信号４０をゲート６４に供給する理由は、
サブキヤリアと水平同期信号の位相がラインごと
にサブキヤリアの位相で180゜異なつているので、
ラツチ回路６３の動作が、隔水平周期ごとに不安
定になり、不安定のときのラツチ出力を採用しな
いようにするためである。
６４から取り出され、このゲート６４にはアンド
ゲート６５で作られるWSC2 ４３、セレクタ５
１で選択される０番地指定パルス６１及びフリツ
プフロツプ３９からのLINE Ｆ／Ｆ信号４０が
供給されている。このようにLINE Ｆ／Ｆ信号
４０が供給されているので、実際には０番地パル
スは2Hに１回しか出ないが、フレームシンクロ
ナイザーのアドレスカウンタ回路はリングカウン
タ等で構成されているので、2Hに１回の情報で
充分に正確な０番地を規定できる。またLINE
Ｆ／Ｆ信号４０をゲート６４に供給する理由は、
サブキヤリアと水平同期信号の位相がラインごと
にサブキヤリアの位相で180゜異なつているので、
ラツチ回路６３の動作が、隔水平周期ごとに不安
定になり、不安定のときのラツチ出力を採用しな
いようにするためである。
しかしながら、WSC0 ４１、WSC1 ４２と
MONO３８との位相関係が第６図に示される場
合、すなわち、ラツチ回路４４からの信号５６，
５７すなわちWSC0 ４１、WSC1 ４２が
（０、１）と判断される場合αから（０、１）と
判断される場合βに移動したとき、セレクタ５１
の出力は６１αから６１βのように大きく変つて
しまい、抽出する位相が280nSも移動してしまう
ことが考えられ、この場合は唯一の位置Ｐを抽出
できなくなる。本発明では、このような場合（不
安定領域に入つた場合）をラツチ回路４４の出力
５６，５７を受けるデコーダ４５、ラツチ回路４
６及びフリツプフロツプ４７の組み合せにより検
出して、このような場合はデータースルー・ホー
ルド回路５０を前の状態にホールドする機能に変
えて、安定な状態に保持する。すなわち６１αの
状態に保持して、確実に唯一の位置Ｐを抽出す
る。
MONO３８との位相関係が第６図に示される場
合、すなわち、ラツチ回路４４からの信号５６，
５７すなわちWSC0 ４１、WSC1 ４２が
（０、１）と判断される場合αから（０、１）と
判断される場合βに移動したとき、セレクタ５１
の出力は６１αから６１βのように大きく変つて
しまい、抽出する位相が280nSも移動してしまう
ことが考えられ、この場合は唯一の位置Ｐを抽出
できなくなる。本発明では、このような場合（不
安定領域に入つた場合）をラツチ回路４４の出力
５６，５７を受けるデコーダ４５、ラツチ回路４
６及びフリツプフロツプ４７の組み合せにより検
出して、このような場合はデータースルー・ホー
ルド回路５０を前の状態にホールドする機能に変
えて、安定な状態に保持する。すなわち６１αの
状態に保持して、確実に唯一の位置Ｐを抽出す
る。
次に、第３図を参照して本発明の実施例を更に
詳細に説明してゆけば、ラツチ回路４４で得られ
た2bitの信号５６，５７は2bit→４ラインデコー
ダ４５によつて４ケの状態に分割され、その出力
の１つY1信号６１は信号５６，５７が（１、０）
の条件でレベル０になり、その他の条件ではレベ
ル１になる。同じくY2信号６２は信号５６，５
７が（０、０）のときレベル０となり、Y3信号
６３は信号５６，５７が（０、１）の場合レベル
０となる。信号Y1，Y2，Y3はラツチ回路４６で
デコーダーによつて出てくる切替時のヒゲ（トラ
ンジエント）を削除されフリツプフロツプ回路４
７に供給される。フリツプフロツプ回路４７は信
号Y1′６４がレベル０になれば出力信号がレベル
１になり、信号Y2′６５と信号Y3′６６のどちらか
一方がレベル０となれば出力信号（HOLD
CONTROL）６７がレベル１になる回路である。
このようにして得られたホールドコントロール信
号６７はデータースルー・ホールド回路５０へ供
給される。回路５０は入力端子D1，D2に供給さ
れたデータをホールドコントロール信号６７がレ
ベル０の場合は入力端子D1，D2に供給されたデ
ータをそのまま出力し、ホールドコントロール信
号６７レベル１になつた場合は、信号６７がレベ
ル０からレベル１になつたときの入力データを信
号６７がレベル１の期間中保持しているものであ
る。デレーライン４８，４９は信号５６，５７か
らホールドコントロール信号６７を得るまで遅延
時間（即ちブロツク４５，４６，４７での遅延時
間）をもつたものである。
詳細に説明してゆけば、ラツチ回路４４で得られ
た2bitの信号５６，５７は2bit→４ラインデコー
ダ４５によつて４ケの状態に分割され、その出力
の１つY1信号６１は信号５６，５７が（１、０）
の条件でレベル０になり、その他の条件ではレベ
ル１になる。同じくY2信号６２は信号５６，５
７が（０、０）のときレベル０となり、Y3信号
６３は信号５６，５７が（０、１）の場合レベル
０となる。信号Y1，Y2，Y3はラツチ回路４６で
デコーダーによつて出てくる切替時のヒゲ（トラ
ンジエント）を削除されフリツプフロツプ回路４
７に供給される。フリツプフロツプ回路４７は信
号Y1′６４がレベル０になれば出力信号がレベル
１になり、信号Y2′６５と信号Y3′６６のどちらか
一方がレベル０となれば出力信号（HOLD
CONTROL）６７がレベル１になる回路である。
このようにして得られたホールドコントロール信
号６７はデータースルー・ホールド回路５０へ供
給される。回路５０は入力端子D1，D2に供給さ
れたデータをホールドコントロール信号６７がレ
ベル０の場合は入力端子D1，D2に供給されたデ
ータをそのまま出力し、ホールドコントロール信
号６７レベル１になつた場合は、信号６７がレベ
ル０からレベル１になつたときの入力データを信
号６７がレベル１の期間中保持しているものであ
る。デレーライン４８，４９は信号５６，５７か
らホールドコントロール信号６７を得るまで遅延
時間（即ちブロツク４５，４６，４７での遅延時
間）をもつたものである。
以上の説明から第６図の位相の場合で信号５
６，５７が（１、０）←→（０、１）と変化しても
セレクタ５１の出力パルス６１の位相は変化せず
安定した０番地規定が出来ることは明かである。
６，５７が（１、０）←→（０、１）と変化しても
セレクタ５１の出力パルス６１の位相は変化せず
安定した０番地規定が出来ることは明かである。
第１図はカウンター動作でのクロツクとクリア
パルス（０番地規定パルス）の不安定になる位相
を示している。第２図は本発明が応用できる一例
のフレームシンクロナイザ系統図、第３図は本発
明の一実施例の系統図、第４図は本発明の実施例
における各種信号（ブロツク３１〜３３，３７，
３９）の位相関係図、第５図はアドレス発生器位
相に対する０番地規定パルスの位相補正図、第６
図は実施例におけるホールド回路がない場合の０
番地規定パルスの不安定になる位相関係図。
パルス（０番地規定パルス）の不安定になる位相
を示している。第２図は本発明が応用できる一例
のフレームシンクロナイザ系統図、第３図は本発
明の一実施例の系統図、第４図は本発明の実施例
における各種信号（ブロツク３１〜３３，３７，
３９）の位相関係図、第５図はアドレス発生器位
相に対する０番地規定パルスの位相補正図、第６
図は実施例におけるホールド回路がない場合の０
番地規定パルスの不安定になる位相関係図。
Claims (1)
- １ テレビジヨン信号の中の水平同期信号によつ
てバースト信号に同期したパルス列から唯一のス
タートタイミングを決定する回路であつて、バー
スト信号に同期した第一のパルス列を発生する手
段と、水平同期信号に同期した第二のパルス列を
発生する手段と、前記第二のパルス列により前記
第一のパルス列の状態をラツチして状態信号を出
力する手段と、前記第二のパルス列と同期し水平
周波数と等しい周波数をもち所定幅のパルス幅を
もつ第三のパルスを作り出す手段と、前記状態信
号に応じて前記第三のパルスを可変遅延させる遅
延手段と、前記第一のパルスに同期しサブキヤリ
アと等しい周波数をもち所定幅のパルス幅をもつ
第四のパルス列を作り出す手段と、前記遅延手段
からの第三のパルスにより前記第四のパルス列か
ら唯一のパルスを抽出する抽出手段とを具備する
ことを特徴とするスタートタイミング決定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083489A JPS58200673A (ja) | 1982-05-18 | 1982-05-18 | スタ−トタイミング決定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083489A JPS58200673A (ja) | 1982-05-18 | 1982-05-18 | スタ−トタイミング決定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58200673A JPS58200673A (ja) | 1983-11-22 |
| JPS648511B2 true JPS648511B2 (ja) | 1989-02-14 |
Family
ID=13803886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57083489A Granted JPS58200673A (ja) | 1982-05-18 | 1982-05-18 | スタ−トタイミング決定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200673A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0337212U (ja) * | 1989-08-21 | 1991-04-11 |
-
1982
- 1982-05-18 JP JP57083489A patent/JPS58200673A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0337212U (ja) * | 1989-08-21 | 1991-04-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58200673A (ja) | 1983-11-22 |
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