JPH01272278A - クロック選択装置 - Google Patents
クロック選択装置Info
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- JPH01272278A JPH01272278A JP63100707A JP10070788A JPH01272278A JP H01272278 A JPH01272278 A JP H01272278A JP 63100707 A JP63100707 A JP 63100707A JP 10070788 A JP10070788 A JP 10070788A JP H01272278 A JPH01272278 A JP H01272278A
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- JP
- Japan
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- clock
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- latch
- delay
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- Granted
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- 230000003111 delayed effect Effects 0.000 claims description 11
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 12
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 1
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、タイム・ベース・コレクター（以下ＴＢＯと
記す）等に使用できるクロック選択装置に関するもので
ある。
記す）等に使用できるクロック選択装置に関するもので
ある。
従来の技術
ビデオテープレコーダの再生映像信号には、ジッター等
の時間軸変動があり、テレビ画面で曲りとなったり、色
むらが生じたりする。従来、この時間軸変動を補正する
のにＴＢＣが導入されている。ＴＢＣは、書き込みと読
み出しが非同期のクロックで行なえるＦ Ｘ Ｆ Ｏ（
Ｆｉｒｓｔ Ｉｎ ＦｉｒｓｔＯｕｔ ）メモリーを使
用し、書き込み用クロックを入力映像信号の水平同期信
号と一定の位相関係となるようにし、読み出し用クロッ
クを安定なりロックにすれば達成される。すなわち、書
き込み用クロックを入力映像信号の水平同期信号と一定
の位相関係にすることで、書き込み用クロックは入力映
像信号と同じ時間軸変動を持ち、メモリーの書キ込みア
ドレスをこのクロックで動作させ、入力映像信号の水平
同期信号から作ったアドレスクリア信号で書き込みアド
レスをクリアすることにより、メモリーのアドレスも入
力映像信号と同じ時間軸変動を持つことになシ、メモリ
ー書き込み時点で時間軸変動は打ち消される。そして、
安定な読み出しクロック及び読み出しアドレスクリア信
号でメモリーから読み出せば、時間軸変動のない安定し
た映像信号が得られる。
の時間軸変動があり、テレビ画面で曲りとなったり、色
むらが生じたりする。従来、この時間軸変動を補正する
のにＴＢＣが導入されている。ＴＢＣは、書き込みと読
み出しが非同期のクロックで行なえるＦ Ｘ Ｆ Ｏ（
Ｆｉｒｓｔ Ｉｎ ＦｉｒｓｔＯｕｔ ）メモリーを使
用し、書き込み用クロックを入力映像信号の水平同期信
号と一定の位相関係となるようにし、読み出し用クロッ
クを安定なりロックにすれば達成される。すなわち、書
き込み用クロックを入力映像信号の水平同期信号と一定
の位相関係にすることで、書き込み用クロックは入力映
像信号と同じ時間軸変動を持ち、メモリーの書キ込みア
ドレスをこのクロックで動作させ、入力映像信号の水平
同期信号から作ったアドレスクリア信号で書き込みアド
レスをクリアすることにより、メモリーのアドレスも入
力映像信号と同じ時間軸変動を持つことになシ、メモリ
ー書き込み時点で時間軸変動は打ち消される。そして、
安定な読み出しクロック及び読み出しアドレスクリア信
号でメモリーから読み出せば、時間軸変動のない安定し
た映像信号が得られる。
ＴＢＣにおいて、水平同期信号と一定の位相関係にある
書き込み用クロックを作るのにクロック選択装置が用い
られている。
書き込み用クロックを作るのにクロック選択装置が用い
られている。
以下、図面を参照しながら従来のクロック選択装置の一
例について説明する。
例について説明する。
第３図は従来のクロック選択装置のブロック図を示すも
のである。第３図において、１ｏはクロック入力端子、
１１〜１８は入力端子１ｏより入力されるクロック信号
を遅延する遅延素子で、２１〜２９はそれぞれ遅延素子
１１〜１８によって遅延されたＣＬＫ１〜ＣＬＫ９であ
る。なお、ＣｕＩ２はＣＬＫｌに対して少なくともクロ
ックの一周期は遅延された信号となっている。３０は水
平同期信号の入力端子で、３１〜３９はＣＬＫ１〜ＧＬ
Ｋ９を入力端子３０で入力される水平同期信号でラッチ
するラッチ１〜ラツチ９．４１〜４８はラッチｎ（ｎ＝
１〜８）のＱ出力とラッチｎ＋１のＱ出力とのＡＮＤ回
路、５ｏはＡＮＤ４１〜４８の状態に従ってＣＬＫ１〜
ＣＬＫ８の中から１つのＣｊＬＫ＆：Ｒ択するセレクタ
、６１はセレクタ５０の出力クロックの出力端子である
。
のである。第３図において、１ｏはクロック入力端子、
１１〜１８は入力端子１ｏより入力されるクロック信号
を遅延する遅延素子で、２１〜２９はそれぞれ遅延素子
１１〜１８によって遅延されたＣＬＫ１〜ＣＬＫ９であ
る。なお、ＣｕＩ２はＣＬＫｌに対して少なくともクロ
ックの一周期は遅延された信号となっている。３０は水
平同期信号の入力端子で、３１〜３９はＣＬＫ１〜ＧＬ
Ｋ９を入力端子３０で入力される水平同期信号でラッチ
するラッチ１〜ラツチ９．４１〜４８はラッチｎ（ｎ＝
１〜８）のＱ出力とラッチｎ＋１のＱ出力とのＡＮＤ回
路、５ｏはＡＮＤ４１〜４８の状態に従ってＣＬＫ１〜
ＣＬＫ８の中から１つのＣｊＬＫ＆：Ｒ択するセレクタ
、６１はセレクタ５０の出力クロックの出力端子である
。
以上のように構成された従来のクロック選択装置につい
て、以下その動作について説明する。
て、以下その動作について説明する。
第４図は、第３図の各部の信号波形を示すタイミングチ
ャートで、（１）は入力端子３０から入力される水平同
期信号の波形、（ｂ）〜ａ）はＣＬＫ１〜ＣＬＫ９の波
形、＠）は出力端子６１から出力される出力クロックの
波形である。入力端子１０から入力されたクロックは、
遅延素子１１〜１８によってそれぞれ遅延され、ＣＬＫ
１〜ＣＬＫ９の波形は第４図（１））〜（ｊ）のように
なる。ＣｕＩ２はＣＬＫｌより１周期以上遅延する必要
があシ、本実施例では１周期の遅延にしている。水平同
期信号が第４図（ＩＬ）のように入力されると、その立
上りエッヂでラッチ１〜ラツチ９はそれぞれ（ＬＫ１〜
ＣＬＫ９の状態をラッチし、ラッチ１〜ラツチ４及びラ
ッチ９のＱ出力はＨｉｇｈレベルに、ラッチ６〜ラツチ
８のＱ出力はＬｏｗレベルになる。すると、ＡＮＤ回路
４１〜４８の内、ムＮＤ回路４４のみＨｉｇｈ出力とな
シ、池のＡＮＤ回路はＬｏｗ出力となる。
ャートで、（１）は入力端子３０から入力される水平同
期信号の波形、（ｂ）〜ａ）はＣＬＫ１〜ＣＬＫ９の波
形、＠）は出力端子６１から出力される出力クロックの
波形である。入力端子１０から入力されたクロックは、
遅延素子１１〜１８によってそれぞれ遅延され、ＣＬＫ
１〜ＣＬＫ９の波形は第４図（１））〜（ｊ）のように
なる。ＣｕＩ２はＣＬＫｌより１周期以上遅延する必要
があシ、本実施例では１周期の遅延にしている。水平同
期信号が第４図（ＩＬ）のように入力されると、その立
上りエッヂでラッチ１〜ラツチ９はそれぞれ（ＬＫ１〜
ＣＬＫ９の状態をラッチし、ラッチ１〜ラツチ４及びラ
ッチ９のＱ出力はＨｉｇｈレベルに、ラッチ６〜ラツチ
８のＱ出力はＬｏｗレベルになる。すると、ＡＮＤ回路
４１〜４８の内、ムＮＤ回路４４のみＨｉｇｈ出力とな
シ、池のＡＮＤ回路はＬｏｗ出力となる。
セレクタ６０はＡＮＤ回路４１〜４８の信号に従って、
クロックを選択し、この場合ＣＩ、に１〜ＣＬＫ９の内
ＣＬＫ４を選択し出力端子６１に出力する。以上のよう
に、位相の異なるクロックを水平同期信号でラッチし、
水平同期信号とほぼ一定の位相のクロックを選択するこ
とにより、ＴＢＣ用の書き込みクロックにしている。
クロックを選択し、この場合ＣＩ、に１〜ＣＬＫ９の内
ＣＬＫ４を選択し出力端子６１に出力する。以上のよう
に、位相の異なるクロックを水平同期信号でラッチし、
水平同期信号とほぼ一定の位相のクロックを選択するこ
とにより、ＴＢＣ用の書き込みクロックにしている。
発明が解決しようとする課題
しかしながら上記の構成では、水平同期信号と出力クロ
ックとの位相差をできるだけ小さく、しかも１周期以上
遅延させなければならないため、多段の遅延素子が必要
となり、またそれらに伴いラッチ回路・ＡＮＤ回路・セ
レクタも必要となるので、非常に素子数の大きい回路と
なってしまうという問題点を有していた。
ックとの位相差をできるだけ小さく、しかも１周期以上
遅延させなければならないため、多段の遅延素子が必要
となり、またそれらに伴いラッチ回路・ＡＮＤ回路・セ
レクタも必要となるので、非常に素子数の大きい回路と
なってしまうという問題点を有していた。
本発明は上記問題点を鑑み、従来水平同期信号に対して
ほぼ一定位相であるクロックを選択するのに片側のエッ
ヂのみで行なっていたのを、クロックの両方のエッヂを
用いて選択するようにしたクロック選択装置を提供する
ものである。
ほぼ一定位相であるクロックを選択するのに片側のエッ
ヂのみで行なっていたのを、クロックの両方のエッヂを
用いて選択するようにしたクロック選択装置を提供する
ものである。
課題を解決するための手段
上記問題点を解決するために本発明のクロック選択装置
は、複数の遅延素子で構成され入力クロック信号より遅
延時間の異なる複数のクロックを出力し、かつ最終段の
遅延素子の出力クロックは入力クロックに対して少なく
ともクロックの半周期は遅延している遅延手段と、複数
のラッチ回路から成シ、前記遅延手段の各出力クロック
を前記入力クロックとは異なる入力信号でラッチするラ
ンチ手段と、前記ラッチ手段の出力状態に従って前記遅
延手段から出力される複数のクロックより１つのクロッ
クを選択して出力する選択手段と、前記複数のラッチ回
路の内最も遅延時間の小さい出力クロックをラッチした
ランチ回路の出力によって前記選択手段の出力クロック
をそのままあるいは極性を反転して出力するエッヂ選択
手段を備えたものである。
は、複数の遅延素子で構成され入力クロック信号より遅
延時間の異なる複数のクロックを出力し、かつ最終段の
遅延素子の出力クロックは入力クロックに対して少なく
ともクロックの半周期は遅延している遅延手段と、複数
のラッチ回路から成シ、前記遅延手段の各出力クロック
を前記入力クロックとは異なる入力信号でラッチするラ
ンチ手段と、前記ラッチ手段の出力状態に従って前記遅
延手段から出力される複数のクロックより１つのクロッ
クを選択して出力する選択手段と、前記複数のラッチ回
路の内最も遅延時間の小さい出力クロックをラッチした
ランチ回路の出力によって前記選択手段の出力クロック
をそのままあるいは極性を反転して出力するエッヂ選択
手段を備えたものである。
作用
本発明は上記した構成によって、遅延時間の異なるクロ
ック信号の中から入力された水平同期信号とほぼ一定位
相にあるクロックを選択するのにクロックの両エッヂよ
り選択し、選択されたクロックをそのままあるいは極性
を反転することにより、出力クロックの立上りエッヂ及
び立下りエッヂを揃えて出力することができ、これによ
りクロックを遅延する時間がクロックの半周期と従来の
半分の時間で良いこととなり、構成する素子数が従来の
半分で同様の精度の出力クロックを得ることができる。
ック信号の中から入力された水平同期信号とほぼ一定位
相にあるクロックを選択するのにクロックの両エッヂよ
り選択し、選択されたクロックをそのままあるいは極性
を反転することにより、出力クロックの立上りエッヂ及
び立下りエッヂを揃えて出力することができ、これによ
りクロックを遅延する時間がクロックの半周期と従来の
半分の時間で良いこととなり、構成する素子数が従来の
半分で同様の精度の出力クロックを得ることができる。
実施例
以下、本発明の実施例のクロック選択装置について、図
面を参照しながら説明する。
面を参照しながら説明する。
第１図は本発明の実施例のクロック選択装置のブロック
図を示すものである。第１図において、１１ｏはクロッ
ク入力端子、１１１〜１１４は入力端子１１０ｘ、り入
力されるクロック信号を遅延する遅延素子で、１２１〜
１２５はそれぞれ遅延素子１１１〜１１８によって遅延
されたＧＬ１１〜ＣＬＫ５である。なお、ＣＬＫ５はＣ
ＬＫｌに対して少なくともクロックの半周期は遅延した
ものであり、本実施例では半周期遅延された信号にして
いる。１３０は水平同期信号の入力端子で、１３１〜１
３５はＣＬＫ１〜ＣＬＫｓを入力端子１３０で入力され
る水平同期信号でラッチするランチ１〜ラツチ５．１４
１〜１４４はラッチｎのＱ出力とラッチｎ＋１のＱ出力
とのＥＸ−ＯＲ回路、１５０はＥＸ−ＯＲ回路１４１〜
１４４の状態に従ってＣＬＫ１〜ＧＬＫ４の中から１つ
のＣＬｘを選択するセレクタ、１５１はセレクタ１つの
出力クロックとラッチ１（１３１）のＱ出力とのＥＸ−
ＮＯＲ回路、１６２は出力クロックの出力端子である。
図を示すものである。第１図において、１１ｏはクロッ
ク入力端子、１１１〜１１４は入力端子１１０ｘ、り入
力されるクロック信号を遅延する遅延素子で、１２１〜
１２５はそれぞれ遅延素子１１１〜１１８によって遅延
されたＧＬ１１〜ＣＬＫ５である。なお、ＣＬＫ５はＣ
ＬＫｌに対して少なくともクロックの半周期は遅延した
ものであり、本実施例では半周期遅延された信号にして
いる。１３０は水平同期信号の入力端子で、１３１〜１
３５はＣＬＫ１〜ＣＬＫｓを入力端子１３０で入力され
る水平同期信号でラッチするランチ１〜ラツチ５．１４
１〜１４４はラッチｎのＱ出力とラッチｎ＋１のＱ出力
とのＥＸ−ＯＲ回路、１５０はＥＸ−ＯＲ回路１４１〜
１４４の状態に従ってＣＬＫ１〜ＧＬＫ４の中から１つ
のＣＬｘを選択するセレクタ、１５１はセレクタ１つの
出力クロックとラッチ１（１３１）のＱ出力とのＥＸ−
ＮＯＲ回路、１６２は出力クロックの出力端子である。
以上のように構成されたクロック選択装置について、以
下第１図及び第２図を用いてその動作を説明する。
下第１図及び第２図を用いてその動作を説明する。
第２図は、第１図の各部の信号波形を示すタイミングチ
ャートで、（＆）は入力端子１３０から入力される水平
同期信号の波形、巾）〜（０はあるタイミング例（例１
）でのＣＬＫ１〜ＣＩ、に５の波形で（ｇ）はその時の
出力クロックの波形であり、（ｂ’）〜（ｆ′）は例１
とは別のタイミング（例２）におけるＣＬＫ１〜ＣＬＫ
５の波形で（ｇ′）はその時の出力クロックの波形であ
る。
ャートで、（＆）は入力端子１３０から入力される水平
同期信号の波形、巾）〜（０はあるタイミング例（例１
）でのＣＬＫ１〜ＣＩ、に５の波形で（ｇ）はその時の
出力クロックの波形であり、（ｂ’）〜（ｆ′）は例１
とは別のタイミング（例２）におけるＣＬＫ１〜ＣＬＫ
５の波形で（ｇ′）はその時の出力クロックの波形であ
る。
第２図において、まず例１の場合について説明する。入
力端子１１０から入力されたクロックは、遅延素子１１
１〜１１４によってそれぞれ遅延され、ＣＩ、に１〜Ｃ
ＬＫ５は第２図（′ｂ）〜（０のようになる。水平同期
信号が第２図（ＩＬ）のように入力されると、その立上
りエッヂでラッチ１〜６はそれぞれＣＬＫ１〜ＧＬＫ５
の状態をラッチする。例１の場合、ラッチト２のＱ出力
がＨｉｇｈレベルで、ラッチ３〜５のＱ出力がＬｏｗレ
ベルとなる。そして、ＥＸ−ＯＲ回路１４１〜１４４（
７）内−ＥＸ−ＯＲ１４２のみカＨｉｇｈレベルとなる
。セレクタ１６０は、入力されるＩＣｌ−０Ｒ回路１４
１〜１４４（７）信号に従って、クロックを選択するよ
う構成されており、本実施例の場合水平同期信号の立上
りエッヂの前で最も近くのタイミングでクロックのレベ
ルが変化したものが選ばれるよう構成しているので、例
１ではＣＬＫ２が選択される。この判別はＥＸ−ＯＲ回
路の出力で判別可能である。また、ＥＸ−ＯＲ回路の出
力が２つ以上Ｈｉｇｈレベルになった時は、遅延の少な
い方が優先される。そして、ＥＸ−ＮＯＲ回路１５１で
、セレクタ１５０で選択されたクロックとラッチ１（１
３１）のＱ出力をＩＣＸ−Ｎ０ＲＬ、出力端子１５２の
クロック波形は第２図（ｇ）のようにＣＬＫ２と同じ波
形となる。
力端子１１０から入力されたクロックは、遅延素子１１
１〜１１４によってそれぞれ遅延され、ＣＩ、に１〜Ｃ
ＬＫ５は第２図（′ｂ）〜（０のようになる。水平同期
信号が第２図（ＩＬ）のように入力されると、その立上
りエッヂでラッチ１〜６はそれぞれＣＬＫ１〜ＧＬＫ５
の状態をラッチする。例１の場合、ラッチト２のＱ出力
がＨｉｇｈレベルで、ラッチ３〜５のＱ出力がＬｏｗレ
ベルとなる。そして、ＥＸ−ＯＲ回路１４１〜１４４（
７）内−ＥＸ−ＯＲ１４２のみカＨｉｇｈレベルとなる
。セレクタ１６０は、入力されるＩＣｌ−０Ｒ回路１４
１〜１４４（７）信号に従って、クロックを選択するよ
う構成されており、本実施例の場合水平同期信号の立上
りエッヂの前で最も近くのタイミングでクロックのレベ
ルが変化したものが選ばれるよう構成しているので、例
１ではＣＬＫ２が選択される。この判別はＥＸ−ＯＲ回
路の出力で判別可能である。また、ＥＸ−ＯＲ回路の出
力が２つ以上Ｈｉｇｈレベルになった時は、遅延の少な
い方が優先される。そして、ＥＸ−ＮＯＲ回路１５１で
、セレクタ１５０で選択されたクロックとラッチ１（１
３１）のＱ出力をＩＣＸ−Ｎ０ＲＬ、出力端子１５２の
クロック波形は第２図（ｇ）のようにＣＬＫ２と同じ波
形となる。
第２図の例２のタイミングの場合について説明する。Ｃ
ＬＫ１〜ＣＬＫ５の波形は第２図（ｂ′）〜（ｆ′）の
ようになっている場合で、この場合ラッチ１〜３のＱ出
力はＬｏｗレベル、ラッチ４・５はＨｌｇｈ レヘルト
ｆｚ Ｖ）、ＥＸ−ＯＲ回路１４１〜１４４の内ＥＸ−
ＯＲ回路１４３のみカＨ１ｇｈ レヘｋ トなり、この
時セレクタ１５０は例１で述べた判別からＣｕＩ２を選
択する。そして、ＥＸ−ＮＯＲ１５１は、セレクタ１５
０で選択されたクロックとラッチ１（１３１）のＱ出力
をＥＸ−ＮＯＦＩするので、出力端子１５２のクロック
波形は第２図（ｇ′）のようにＣｕＩ２と逆相の波形と
なり、例１の出力クロック波形である第２図（ｇ）と同
じクロックとなる。
ＬＫ１〜ＣＬＫ５の波形は第２図（ｂ′）〜（ｆ′）の
ようになっている場合で、この場合ラッチ１〜３のＱ出
力はＬｏｗレベル、ラッチ４・５はＨｌｇｈ レヘルト
ｆｚ Ｖ）、ＥＸ−ＯＲ回路１４１〜１４４の内ＥＸ−
ＯＲ回路１４３のみカＨ１ｇｈ レヘｋ トなり、この
時セレクタ１５０は例１で述べた判別からＣｕＩ２を選
択する。そして、ＥＸ−ＮＯＲ１５１は、セレクタ１５
０で選択されたクロックとラッチ１（１３１）のＱ出力
をＥＸ−ＮＯＦＩするので、出力端子１５２のクロック
波形は第２図（ｇ′）のようにＣｕＩ２と逆相の波形と
なり、例１の出力クロック波形である第２図（ｇ）と同
じクロックとなる。
以上のように、水平同期信号の立上りエッヂに対して最
も直前で変化のあったクロックを選択し、ラッチ１（１
３１）のＱ出力によってそのクロック波形が立上りエッ
ヂであったのか立下りエッヂであったのかを判別して、
出力クロックの極性を決めることにより水平同期信号と
ほぼ一定位相のクロックを作ることができる。この動作
によりクロックの遅延量を従来の半分にすることができ
、回路を構成する素子数を半減できる。
も直前で変化のあったクロックを選択し、ラッチ１（１
３１）のＱ出力によってそのクロック波形が立上りエッ
ヂであったのか立下りエッヂであったのかを判別して、
出力クロックの極性を決めることにより水平同期信号と
ほぼ一定位相のクロックを作ることができる。この動作
によりクロックの遅延量を従来の半分にすることができ
、回路を構成する素子数を半減できる。
なお、本実施例においては、水平同期信号の変化に対し
てその直前に変化のあったクロックを選択するよう構成
したが、その関係が一定ならどのクロックを選択しても
良い。また、クロックのデユーティが５０％でない時は
、クロックの最大遅延時間をクロックのＨｉｇｈレベル
・Ｌｏｗレベルの長い方の時間以上にすれば良い。
てその直前に変化のあったクロックを選択するよう構成
したが、その関係が一定ならどのクロックを選択しても
良い。また、クロックのデユーティが５０％でない時は
、クロックの最大遅延時間をクロックのＨｉｇｈレベル
・Ｌｏｗレベルの長い方の時間以上にすれば良い。
発明の効果
以上のように本発明によれば、従来の約半分の素子数で
従来と同等のクロック選択装置が構成できるといったす
ぐれた効果を得ることができる。
従来と同等のクロック選択装置が構成できるといったす
ぐれた効果を得ることができる。
第１図は本発明の実施例のクロック選択装置のブロック
図、第２図は第１図の各部の信号波形を示すタイミング
波形図、第３図は従来のクロック選択装置のブロック図
、第４図は第３図の各部の信号波形を示すタイミング波
形図である。 １１１〜１１４・・・・・・遅延素子、１３１〜１３５
・・・・・・ラッチ回路、１４１〜１４４・・・・・・
ＥＸ−ＯＲ回路、１５０・・・・・・セレクタ、１６１
・・・・・・ＥＸ−ＮＯＲ回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／ど
ノー４ＬＫ／ ／３１−−ラッチ１／２４−−
− ＣｔＫ４ ｔ３４−ｍ−う１す４／２！；−ｅ
ＬＫｓ ／万一−−ラッチ５第１図 第２図 ； ７′う３．２゜ ｑ′ノｊヒンウ グー７−／り
図、第２図は第１図の各部の信号波形を示すタイミング
波形図、第３図は従来のクロック選択装置のブロック図
、第４図は第３図の各部の信号波形を示すタイミング波
形図である。 １１１〜１１４・・・・・・遅延素子、１３１〜１３５
・・・・・・ラッチ回路、１４１〜１４４・・・・・・
ＥＸ−ＯＲ回路、１５０・・・・・・セレクタ、１６１
・・・・・・ＥＸ−ＮＯＲ回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／ど
ノー４ＬＫ／ ／３１−−ラッチ１／２４−−
− ＣｔＫ４ ｔ３４−ｍ−う１す４／２！；−ｅ
ＬＫｓ ／万一−−ラッチ５第１図 第２図 ； ７′う３．２゜ ｑ′ノｊヒンウ グー７−／り
Claims (1)
- 複数の遅延素子で構成され、入力クロック信号より遅延
時間の異なる複数のクロックを出力し、かつ最終段の遅
延素子の出力クロックは入力クロックに対して少なくと
もクロックの半周期は遅延している遅延手段と、複数の
ラッチ回路から成り前記遅延手段の各出力クロックを前
記入力クロックとは異なる入力信号でラッチするラッチ
手段と、前記ラッチ手段の出力状態に従って前記遅延手
段から出力される複数のクロックより１つのクロックを
選択して出力する選択手段と、前記複数のラッチ回路の
内最も遅延時間の小さい出力クロックをラッチしたラッ
チ回路の出力によって前記選択手段の出力クロックをそ
のままあるいは極性を反転して出力するエッヂ選択手段
とを備えたことを特徴とするクロック選択装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100707A JP2615810B2 (ja) | 1988-04-22 | 1988-04-22 | クロック選択装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100707A JP2615810B2 (ja) | 1988-04-22 | 1988-04-22 | クロック選択装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01272278A true JPH01272278A (ja) | 1989-10-31 |
| JP2615810B2 JP2615810B2 (ja) | 1997-06-04 |
Family
ID=14281157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63100707A Expired - Fee Related JP2615810B2 (ja) | 1988-04-22 | 1988-04-22 | クロック選択装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2615810B2 (ja) |
-
1988
- 1988-04-22 JP JP63100707A patent/JP2615810B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2615810B2 (ja) | 1997-06-04 |
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