JPH09139921A - クロック発生回路 - Google Patents
クロック発生回路Info
- Publication number
- JPH09139921A JPH09139921A JP7319699A JP31969995A JPH09139921A JP H09139921 A JPH09139921 A JP H09139921A JP 7319699 A JP7319699 A JP 7319699A JP 31969995 A JP31969995 A JP 31969995A JP H09139921 A JPH09139921 A JP H09139921A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- counter
- output
- buffer
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Pulse Circuits (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】
【課題】 水平同期信号と出力クロックの位相差をでき
るだけ小さくするためには、位相の異なる多数のクロッ
クを発生させる必要があるが、多段の遅延素子が必要と
なり、回路規模が増加したり、使用するゲートアレイの
物理特性によって、クロック遅延段数の変更を必要とし
たり、温度特性、素子偏差により各遅延素子から出力さ
れるクロックに偏差が生じるという問題点があった。そ
こで、このような問題点を解決したクロック発生回路を
提供することにある。 【解決手段】 基本クロックの正位相及び逆位相で、各
カウンタ５，６を動作させ、基本クロックを４分周した
カウンタ出力を順次正位相及び逆位相で遅延させること
により、位相を４５°ずつずらした８種類のクロックを
発生し、クロック選択回路１３で水平同期信号に最も近
い位相のクロックを選択し出力する。遅延させるための
手段としてはＤ型のフリップフロップ回路７〜１２を使
用する。
るだけ小さくするためには、位相の異なる多数のクロッ
クを発生させる必要があるが、多段の遅延素子が必要と
なり、回路規模が増加したり、使用するゲートアレイの
物理特性によって、クロック遅延段数の変更を必要とし
たり、温度特性、素子偏差により各遅延素子から出力さ
れるクロックに偏差が生じるという問題点があった。そ
こで、このような問題点を解決したクロック発生回路を
提供することにある。 【解決手段】 基本クロックの正位相及び逆位相で、各
カウンタ５，６を動作させ、基本クロックを４分周した
カウンタ出力を順次正位相及び逆位相で遅延させること
により、位相を４５°ずつずらした８種類のクロックを
発生し、クロック選択回路１３で水平同期信号に最も近
い位相のクロックを選択し出力する。遅延させるための
手段としてはＤ型のフリップフロップ回路７〜１２を使
用する。
Description
【０００１】
【発明の属する技術分野】本発明は、タイム・ベース・
コレクター（Time Base Corrector 、以下ＴＢＣと記
す）などに使用可能なクロック発生回路に関する。
コレクター（Time Base Corrector 、以下ＴＢＣと記
す）などに使用可能なクロック発生回路に関する。
【０００２】
【従来の技術】ビデオテープレコーダの再生映像信号に
は、ジッターなどの時間軸変動があり、テレビ画面で曲
りとなったり、色むらが生じたりする。従来より、この
ような時間軸変動を補正するのにＴＢＣが導入されてい
る。ＴＢＣは、書き込みと読み出しが非同期のクロック
で行えるＦＩＦＯ（First In First Out）メモリーを使
用し、書き込み用クロックを入力映像信号の水平同期信
号と一定の位相関係となるようにし、読み出し用クロッ
クを安定なクロックにすれば達成される。すなわち、書
き込み用クロックを入力映像信号の水平同期信号と一定
の位相関係にすることで、書き込み用クロックは入力映
像信号と同じ時間軸変動を持ち、メモリーの書き込みア
ドレスをこのクロックで動作させ、入力映像信号の水平
同期信号から生成したアドレスクリア信号で書き込みア
ドレスをクリアすることにより、メモリーのアドレスも
入力映像信号と同じ時間軸変動を持つことになり、メモ
リー書き込み時点で時間軸変動は打ち消される。そし
て、安定な読み出しクロック及び読み出しアドレスクリ
ア信号でメモリーから読み出せば、時間軸変動のない安
定した映像信号が得られる。
は、ジッターなどの時間軸変動があり、テレビ画面で曲
りとなったり、色むらが生じたりする。従来より、この
ような時間軸変動を補正するのにＴＢＣが導入されてい
る。ＴＢＣは、書き込みと読み出しが非同期のクロック
で行えるＦＩＦＯ（First In First Out）メモリーを使
用し、書き込み用クロックを入力映像信号の水平同期信
号と一定の位相関係となるようにし、読み出し用クロッ
クを安定なクロックにすれば達成される。すなわち、書
き込み用クロックを入力映像信号の水平同期信号と一定
の位相関係にすることで、書き込み用クロックは入力映
像信号と同じ時間軸変動を持ち、メモリーの書き込みア
ドレスをこのクロックで動作させ、入力映像信号の水平
同期信号から生成したアドレスクリア信号で書き込みア
ドレスをクリアすることにより、メモリーのアドレスも
入力映像信号と同じ時間軸変動を持つことになり、メモ
リー書き込み時点で時間軸変動は打ち消される。そし
て、安定な読み出しクロック及び読み出しアドレスクリ
ア信号でメモリーから読み出せば、時間軸変動のない安
定した映像信号が得られる。
【０００３】ＴＢＣにおいて、水平同期信号と一定の位
相関係にある書き込み用クロックを生成するのにクロッ
ク発生回路が用いられている。図３はその従来の一例を
示すクロック発生回路のブロック図である。同図におい
て、２０はクロック入力端子、２２1 〜２２n はクロッ
ク入力端子２０より入来されるクロックを遅延する各遅
延素子である。２１は水平同期信号の入力端子で、２３
はクロック入力端子２０及び遅延素子２２1 〜２２n の
出力の中から１つのクロックを選択するクロック選択回
路、２４はクロック選択回路２３からの出力クロックを
出力する出力端子である。
相関係にある書き込み用クロックを生成するのにクロッ
ク発生回路が用いられている。図３はその従来の一例を
示すクロック発生回路のブロック図である。同図におい
て、２０はクロック入力端子、２２1 〜２２n はクロッ
ク入力端子２０より入来されるクロックを遅延する各遅
延素子である。２１は水平同期信号の入力端子で、２３
はクロック入力端子２０及び遅延素子２２1 〜２２n の
出力の中から１つのクロックを選択するクロック選択回
路、２４はクロック選択回路２３からの出力クロックを
出力する出力端子である。
【０００４】以上のように構成されたクロック発生回路
について、その動作について説明する。図４は図３のク
ロック発生回路の各点における信号波形を示すタイミン
グチャートで、（ａ）は水平同期信号の波形、（ｂ）は
クロック入力端子２０から入力されるクロックの波形、
（ｃ）〜（ｆ）はＡ点からＤ点のクロックの波形、
（ｇ）は出力端子２４から出力される出力クロックの波
形である。クロック入力端子２０から入力されたクロッ
クは、遅延素子２２1 〜２２n によってそれぞれ遅延さ
れ、その波形は図４の（ｃ）〜（ｆ）のようになる。ク
ロック選択回路２３は遅延素子２２1 〜２２n の出力に
従ってクロックを選択するが、この場合、遅延素子２２
4 の出力であるＤ点のクロックを選択し出力端子２４に
出力する。このように水平同期信号とほぼ一定の位相の
クロックを選択することにより、ＴＢＣ用の書き込みク
ロックにしているものである。
について、その動作について説明する。図４は図３のク
ロック発生回路の各点における信号波形を示すタイミン
グチャートで、（ａ）は水平同期信号の波形、（ｂ）は
クロック入力端子２０から入力されるクロックの波形、
（ｃ）〜（ｆ）はＡ点からＤ点のクロックの波形、
（ｇ）は出力端子２４から出力される出力クロックの波
形である。クロック入力端子２０から入力されたクロッ
クは、遅延素子２２1 〜２２n によってそれぞれ遅延さ
れ、その波形は図４の（ｃ）〜（ｆ）のようになる。ク
ロック選択回路２３は遅延素子２２1 〜２２n の出力に
従ってクロックを選択するが、この場合、遅延素子２２
4 の出力であるＤ点のクロックを選択し出力端子２４に
出力する。このように水平同期信号とほぼ一定の位相の
クロックを選択することにより、ＴＢＣ用の書き込みク
ロックにしているものである。
【０００５】
【発明が解決しようとする課題】しかしながら上述した
構成では、水平同期信号と出力クロックの位相差をでき
るだけ小さくしなければならないので、位相の異なる多
数のクロックを発生させるため多段の遅延素子を設ける
必要があり、回路規模が増加するという問題点があっ
た。また、使用するゲートアレイの物理特性によって、
クロック遅延段数を変更する必要があるという問題点が
あった。更に、温度特性、素子偏差により各遅延素子か
ら出力されるクロックに偏差が生じ位相管理が不安定と
なる問題点があった。本発明の課題は上記問題点を解決
するクロック発生回路を提供することである。
構成では、水平同期信号と出力クロックの位相差をでき
るだけ小さくしなければならないので、位相の異なる多
数のクロックを発生させるため多段の遅延素子を設ける
必要があり、回路規模が増加するという問題点があっ
た。また、使用するゲートアレイの物理特性によって、
クロック遅延段数を変更する必要があるという問題点が
あった。更に、温度特性、素子偏差により各遅延素子か
ら出力されるクロックに偏差が生じ位相管理が不安定と
なる問題点があった。本発明の課題は上記問題点を解決
するクロック発生回路を提供することである。
【０００６】
【課題を解決するための手段】上述した課題を解決する
ための手段として、基本クロックの正位相及び逆位相
で、各カウンタを動作させ、基本クロックを４分周した
カウンタ出力を順次正位相及び逆位相で遅延させること
により、位相が４５°ずつずれた８種類のクロックを発
生する。そして、クロック選択回路で水平同期信号に最
も近い位相のクロックを選択し出力する。遅延させるた
めの手段としてはＤ型のフリップフロップ回路を使用す
る。
ための手段として、基本クロックの正位相及び逆位相
で、各カウンタを動作させ、基本クロックを４分周した
カウンタ出力を順次正位相及び逆位相で遅延させること
により、位相が４５°ずつずれた８種類のクロックを発
生する。そして、クロック選択回路で水平同期信号に最
も近い位相のクロックを選択し出力する。遅延させるた
めの手段としてはＤ型のフリップフロップ回路を使用す
る。
【０００７】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態につき好ましい実施例について説明する。図
１は本発明に係るクロック発生回路の一実施例を示すブ
ロック図である。同図において、１はクロック入力端
子、３はクロックを取り込むためのバッファ、４はその
クロックを取り込み、反転して出力する反転バッファで
ある。５は２ｂｉｔカウンタで、０〜３で巡回する（２
進数でいうと、００，０１，１０，１１）。６は３ｂｉ
ｔカウンタで、０〜７で巡回する（２進数でいうと、０
００，００１，０１０，０１１，１００，１０１，１１
０，１１１）。７〜１２はＤ型のフリップフロップで、
例えばＣ点ではクロック入力端子のクロックより１クロ
ック分遅延し、Ｅ点では２クロック分遅延し、Ｇ点では
３クロック分遅延する。２は水平同期信号の入力端子
で、１３はカウンタ５，６，Ｄ型フリップフロップ７〜
１２の出力の中から１つのクロックを選択するクロック
選択回路、１４はクロック選択回路１３の出力クロック
の出力端子である。
実施の形態につき好ましい実施例について説明する。図
１は本発明に係るクロック発生回路の一実施例を示すブ
ロック図である。同図において、１はクロック入力端
子、３はクロックを取り込むためのバッファ、４はその
クロックを取り込み、反転して出力する反転バッファで
ある。５は２ｂｉｔカウンタで、０〜３で巡回する（２
進数でいうと、００，０１，１０，１１）。６は３ｂｉ
ｔカウンタで、０〜７で巡回する（２進数でいうと、０
００，００１，０１０，０１１，１００，１０１，１１
０，１１１）。７〜１２はＤ型のフリップフロップで、
例えばＣ点ではクロック入力端子のクロックより１クロ
ック分遅延し、Ｅ点では２クロック分遅延し、Ｇ点では
３クロック分遅延する。２は水平同期信号の入力端子
で、１３はカウンタ５，６，Ｄ型フリップフロップ７〜
１２の出力の中から１つのクロックを選択するクロック
選択回路、１４はクロック選択回路１３の出力クロック
の出力端子である。
【０００８】以上のように構成された本発明に係るクロ
ック発生回路について、以下その動作について説明す
る。図２は図１のクロック発生回路の各点における信号
波形を示すタイミングチャートで、（ａ）は水平同期信
号の波形、（ｂ）はクロック入力端子１から入力される
クロックの波形、（ｃ）〜（ｊ）はＡ点からＨ点のクロ
ックの波形、（ｋ）は出力端子１４から出力される出力
クロックの波形である。クロック入力端子１から入力さ
れたクロックは、バッファ３を介して正位相でカウンタ
５に供給され、反転バッファ４では位相の１８０°異な
るクロックに変換されカウンタ６に供給される。カウン
タ５では２ｂｉｔのうち大きい桁の方（ＭＳＢ）を出力
する。例えば２進数のとき、００，０１，１０，１１で
巡回するが、そのとき０，０，１，１がＭＳＢにあた
る。これにより入力されたクロックを４分周した出力が
得られる。カウンタ６では３ｂｉｔのうち小さい桁から
２番目の桁（ＬＳＢから２ｂｉｔ目）を出力する。例え
ば２進数のとき、０００，００１，０１０，０１１，１
００，１０１，１１０，１１１で巡回するが、そのとき
０，０，１，１，０，０，１，１がそれにあたる。これ
により入力されたクロックを４分周した出力が得られ
る。
ック発生回路について、以下その動作について説明す
る。図２は図１のクロック発生回路の各点における信号
波形を示すタイミングチャートで、（ａ）は水平同期信
号の波形、（ｂ）はクロック入力端子１から入力される
クロックの波形、（ｃ）〜（ｊ）はＡ点からＨ点のクロ
ックの波形、（ｋ）は出力端子１４から出力される出力
クロックの波形である。クロック入力端子１から入力さ
れたクロックは、バッファ３を介して正位相でカウンタ
５に供給され、反転バッファ４では位相の１８０°異な
るクロックに変換されカウンタ６に供給される。カウン
タ５では２ｂｉｔのうち大きい桁の方（ＭＳＢ）を出力
する。例えば２進数のとき、００，０１，１０，１１で
巡回するが、そのとき０，０，１，１がＭＳＢにあた
る。これにより入力されたクロックを４分周した出力が
得られる。カウンタ６では３ｂｉｔのうち小さい桁から
２番目の桁（ＬＳＢから２ｂｉｔ目）を出力する。例え
ば２進数のとき、０００，００１，０１０，０１１，１
００，１０１，１１０，１１１で巡回するが、そのとき
０，０，１，１，０，０，１，１がそれにあたる。これ
により入力されたクロックを４分周した出力が得られ
る。
【０００９】Ａ点の波形（ｃ）は正位相なので立ち上が
りの点をクロック入力の波形（ｂ）に合わせるが、Ｂ点
の波形（ｄ）は逆位相であるので立ち下がりの点をクロ
ック入力の波形（ｂ）に合わせる。以下、Ｃ点，Ｅ点，
Ｇ点の波形はＡ点の波形を１クロックずつ遅延させて、
それぞれ（ｅ），（ｇ），（ｉ）のようになる。同様に
Ｄ点，Ｆ点，Ｈ点の波形はＢ点の波形を１クロックずつ
遅延させた（ｆ），（ｈ），（ｊ）のようになる。
りの点をクロック入力の波形（ｂ）に合わせるが、Ｂ点
の波形（ｄ）は逆位相であるので立ち下がりの点をクロ
ック入力の波形（ｂ）に合わせる。以下、Ｃ点，Ｅ点，
Ｇ点の波形はＡ点の波形を１クロックずつ遅延させて、
それぞれ（ｅ），（ｇ），（ｉ）のようになる。同様に
Ｄ点，Ｆ点，Ｈ点の波形はＢ点の波形を１クロックずつ
遅延させた（ｆ），（ｈ），（ｊ）のようになる。
【００１０】クロック選択回路１３はＡ点からＨ点の信
号に従ってクロックを選択する。図２の場合、Ｄ型フリ
ップフロップ８の出力であるＥ点のクロックを選択し出
力端子１４に出力するのが望ましい。このように、バッ
ファ３及び反転バッファ４で正逆位相のクロックを生成
し、それぞれのクロックをＤ型フリップフロップによっ
て４５°ずつ遅延させているので、クロックを複数得る
ことができ、水平同期信号とほぼ一定の位相のクロック
を選択することができ、ＴＢＣ用の書き込みクロックと
して最適のものを選択することができる。
号に従ってクロックを選択する。図２の場合、Ｄ型フリ
ップフロップ８の出力であるＥ点のクロックを選択し出
力端子１４に出力するのが望ましい。このように、バッ
ファ３及び反転バッファ４で正逆位相のクロックを生成
し、それぞれのクロックをＤ型フリップフロップによっ
て４５°ずつ遅延させているので、クロックを複数得る
ことができ、水平同期信号とほぼ一定の位相のクロック
を選択することができ、ＴＢＣ用の書き込みクロックと
して最適のものを選択することができる。
【００１１】
【発明の効果】本発明によれば、第１のクロック発生手
段と、クロックを反転させる第２のクロック発生手段と
を設け、その出力を遅延手段により遅延させるようにし
たから、回路構成が簡単になり、回路規模が縮小でき
る。また、使用するゲートアレイの物理特性に左右され
ずに、位相のずれたクロックを発生することができる。
更に、温度特性、素子偏差にかかわらず、安定して位相
のずれたクロックを発生可能である。
段と、クロックを反転させる第２のクロック発生手段と
を設け、その出力を遅延手段により遅延させるようにし
たから、回路構成が簡単になり、回路規模が縮小でき
る。また、使用するゲートアレイの物理特性に左右され
ずに、位相のずれたクロックを発生することができる。
更に、温度特性、素子偏差にかかわらず、安定して位相
のずれたクロックを発生可能である。
【図１】本発明の一実施例に係るクロック発生回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明の一実施例に係るクロック発生回路の出
力波形を示すタイミングチャートである。
力波形を示すタイミングチャートである。
【図３】従来のクロック発生回路の構成を示すブロック
図である。
図である。
【図４】従来のクロック発生回路の出力波形を示すタイ
ミングチャートである。
ミングチャートである。
１ クロック入力端子 ２ 水平同期信号入力端子 ３ バッファ ４ 反転バッファ ５，６ カウンタ ７，８，９，１０，１１，１２ Ｄ型フリップフロッ
プ １３ クロック選択回路 １４ クロック出力端子
プ １３ クロック選択回路 １４ クロック出力端子
Claims (3)
- 【請求項１】入力クロックから第１のクロックを得るた
めの第１のクロック発生手段と、前記入力クロックの位
相を１８０°反転させて第２のクロックを得るための第
２のクロック発生手段と、前記第１のクロックを分周し
て第１のカウンタ出力を得るための第１のカウンタ手段
と、前記第２のクロックを分周して第２のカウンタ出力
を得るための第２のカウンタ手段と、前記第１のカウン
タ出力及び前記第２のカウンタ出力を遅延させるための
遅延手段と、前記第１のカウンタ出力と前記第２のカウ
ンタ出力と前記遅延手段の出力との中から１つのクロッ
クを選択して出力するためのクロック選択手段とから成
ることを特徴とするクロック発生回路。 - 【請求項２】遅延手段がＤ型のフリップフロップである
ことを特徴とする請求項１に記載のクロック発生回路。 - 【請求項３】第１のカウンタ出力及び第２のカウンタ出
力が入力クロックを４分周したクロックに相当すること
を特徴とする請求項１に記載のクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7319699A JPH09139921A (ja) | 1995-11-14 | 1995-11-14 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7319699A JPH09139921A (ja) | 1995-11-14 | 1995-11-14 | クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139921A true JPH09139921A (ja) | 1997-05-27 |
Family
ID=18113202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7319699A Pending JPH09139921A (ja) | 1995-11-14 | 1995-11-14 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139921A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580300B2 (en) | 2001-11-08 | 2003-06-17 | Mitsubishi Denki Kabushiki Kaisha | Polyphase signal generator |
-
1995
- 1995-11-14 JP JP7319699A patent/JPH09139921A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580300B2 (en) | 2001-11-08 | 2003-06-17 | Mitsubishi Denki Kabushiki Kaisha | Polyphase signal generator |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4905101A (en) | Time base corrector | |
| JPH0125276B2 (ja) | ||
| US5298998A (en) | Synchronous clock generator and time-base error corrector | |
| JPS5825784A (ja) | テレビジヨン信号の較正に適用可能なサンプル信号の位相誤差を較正するデジタル手法と装置 | |
| JPH09130823A (ja) | 映像信号処理装置 | |
| CN101217276A (zh) | 产生多相位信号的方法和装置 | |
| JPH09139921A (ja) | クロック発生回路 | |
| US5517156A (en) | Digital phase shifter | |
| JPS6376693A (ja) | テレビジョン信号発生器 | |
| JP2615810B2 (ja) | クロック選択装置 | |
| JP3281800B2 (ja) | 可変遅延線回路 | |
| JP3125651B2 (ja) | レート発生器 | |
| SU1120323A1 (ru) | Генератор случайного процесса | |
| JPH0759052A (ja) | 自動周波数追従装置 | |
| JPH10340074A (ja) | 映像信号処理回路 | |
| JPH05218999A (ja) | 列変換回路 | |
| JPH0689122A (ja) | クロック信号矯正回路 | |
| JP4143703B2 (ja) | デジタル演算処理方法 | |
| JPH1188156A (ja) | クロック生成用ｐｌｌ回路 | |
| JPH0773364B2 (ja) | ジツタ補正回路 | |
| JPH0879012A (ja) | ディジタルフィルタ | |
| JPH04328932A (ja) | デジタル位相調整回路 | |
| JPH08202330A (ja) | 映像信号入力装置およびその制御方法 | |
| JPS62150985A (ja) | フイ−ドフオワ−ド形ｔｂｃ回路 | |
| JPH0397318A (ja) | ディジタルｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20050419 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050524 |
|
| A521 | Written amendment |
Effective date: 20050720 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| RD04 | Notification of resignation of power of attorney |
Effective date: 20051220 Free format text: JAPANESE INTERMEDIATE CODE: A7424 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060531 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060613 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20100630 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130630 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |