JPH04314228A - ディジタル信号の周波数変換用回路網 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、その各々がレジスタ・
クロック信号用のクロック入力を有する順次接続された
一連の（ａ　ｓｅｒｉｅｓ　ｏｆ）　データ信号用の入
力レジスタと、データ信号用のデータ入力点と、出力信
号の線形組合せ（ｌｉｎｅａｒ　ｃｏｍｂｉｎａｔｉｏ
ｎ）を計算するための算術回路（ａｒｉｔｈｍｅｔｉｃ
　ｃｉｒｃｕｉｔｓ）　の入力に結合しているデータ出
力点と、を含むインターポレータ・デシメータ（ｉｎｔ
ｅｒｐｏｌａｔｏｒ／ｄｅｃｉｍａｔｏｒ）を有して成
る第１のクロック周波数を持つディジタル・データ信号
を第２のクロック周波数を持つ信号に変換する回路網（
ｃｉｒｃｕｉｔ　ａｒｒａｎｇｅｍｅｎｔ）　に関する
。算術回路を用いて、レジスタの出力信号にはフィルタ
係数が乗算され、続いて加算されることが出来る。

【０００２】本発明は更に、ディジタル入力信号のため
の入力点を有し、ディジタル入力信号を第２のクロック
周波数のディジタル信号に変換するための回路網を有し
、また、第２のクロック周波数のディジタル信号に基づ
いて表示スクリーン上に画像を生成する手段を有する画
像表示装置又はテレビジョン装置にも関する。

【０００３】

【従来の技術】この種の回路網は、例えばヨーロッパ特
許出願第　０　３３６６６９号から既知である。しかし
、これに類似の多くの既知の回路網と同じく、そこに記
載の回路網は、所与の固定した有理数比の第１，第２ク
ロック周波数に基づいて動作する。従ってこれらの回路
網の応用範囲は、２つのクロック周波数の周波数比が既
知の固定した値でなければならないと云うものにほぼ限
定される。何故この制限が既知の回路網に課されるかと
いう理由は、この種のすべての回路網では必然的にデー
タがその中にバッファーされるレジスタを用いて動作す
るからである。これらのレジスタの一部は第１の周波数
で計時（ｃｌｏｃｋ）されなければならず、他の一部は
第２の周波数で計時される。そこで遭遇する問題点とい
うのは、レジスタの入力に現れて該レジスタ内で転移す
るデータが所与の時間帯内には変更され得ないようなレ
ジスタしか実現できないということである。クロック・
パルスの縁（ｅｄｇｅ）に先行及び後続して、データは
其処でレジスタ内に転移されるべき時間帯がある。更に
、データがレジスタ内に転移した後、データはある時間
遅延の後でなければ出力に現れず、該時間の経過後でな
ければ有効にならない。この時間は一般には「データ設
定時間（ｄａｔａ　ｓｅｔ−ｕｐ　ｔｉｍｅ）」とか「
データ保留時間（ｄａｔａ　ｈｏｌｄｔｉｍｅ）」とか
云われる。入力データを変更できない、もしくは出力デ
ータが未だ有効でないこれらの時間の故に、別々のクロ
ック周波数で計時されるそれぞれ順次接続されるレジス
タは、クロック信号が重複していると２番目のレジスタ
の入力信号が変わることのできない時に１番目のレジス
タの出力データが変化するという問題を起こす。すると
２番目のレジスタに書き込まれるデータは不確定になり
信号障害を現す。

【０００４】ヨーロッパ特許出願第　０　２２７　１７
２号には、非有理数比の入力周波数と出力周波数で動作
するフィルタ用の閉じた位相制御ループ（ｃｌｏｓｅｄ
　ｐｈａｓｅ　ｃｏｎｔｒｏｌ　ｌｏｏｐ）を持つ係数
生成器（ｃｏｅｆｆｉｃｉｅｎｔ　ｇｅｎｅｒａｔｏｒ
）　が開示されている。この出願は本質的にフィルタ係
数を生成するという問題に係わるものであり、クロック
周波数の変換用装置は付随的に扱っているに過ぎない。 茲でもまた２つのクロック信号は固定比となっているが
、しかし、この出願の教示によれば非有理数比のものも
示されている。２つのクロック周波数の補償のためにバ
ッファ・メモリが回路網の出力に接続されている。

【０００５】

【発明が解決しようとする課題】本発明の目的は、上述
の種類の回路網で、その構造が簡単であり、相互関係が
固定されていない２つのクロック信号間のクロック周波
数変換を可能ならしめるもの、換言すれば非同期のクロ
ック信号で、相互に関しシフトされる縁（ｅｄｇｅｓ）
を持ち、重複することもできる、すなわち同時に生起す
ることもできるもの、を提供することである。

【０００６】

【課題を解決するための手段】本発明によればこの目的
は、上記ディジタル・データ信号を変換する回路網が、
少なくとも１つのマルチプレクサ（ｍｕｌｔｉｐｌｅｘ
ｅｒ）　を１つの入力レジスタと算術回路との間に設け
て成り、マルチプレクサの１番目の入力は、入力レジス
タのデータ出力に結合し、マルチプレクサの２番目の入
力は、１番目のレジスタを経由して該データ出力に結合
し、マルチプレクサの出力は、２番目のレジスタに結合
し、上記１番目のレジスタは、反転した（ｉｎｖｅｒｔ
ｅｄ）レジスタ・クロック信号を供給するためのインバ
ータ（ｉｎｖｅｒｔｅｒ）の出力に結合しているクロッ
ク入力を有し、上記２番目のレジスタは、第２のクロッ
ク周波数のクロック信号用のクロック入力を有し、上記
回路網は更にまた、制御回路（ｃｏｎｔｒｏｌ　ｃｉｒ
ｃｕｉｔ）　をも有して成り、該制御回路の出力は、制
御信号をマルチプレクサに供給するために、マルチプレ
クサの制御入力に結合され、それにより、データを２番
目のレジスタに書き込んでいる間に、安定した信号（ａ
　ｓｔａｂｌｅ　ｓｉｇｎａｌ）　を受信するマルチプ
レクサの入力にマルチプレクサの出力が接続されるよう
にしてあることにより達成される。

【０００７】第１の標本周波数の信号が変化するとき、
すなわち２つのクロック・パルスの縁が重複して同時に
又はほぼ同時に起きるときに、上に記述した問題点、す
なわち恐らくは非同期の２つのクロック・パルスの縁は
相互に関し自由にシフトされる場合の問題点、及び第２
のクロック周波数で動作するレジスタがディジタル信号
の新しい値を取り上げる場合の問題点は、本発明による
回路網にあっては、少なくとも１つのマルチプレクサ回
路（ｍｕｌｔｉｐｌｅｘｅｒ　ａｒｒａｎｇｅｍｅｎｔ
）　が設けられることによって軽減される。原理的には
このマルチプレクサ回路は上記回路網の内部の適切な場
所ならどこにでも挿入できる。例えば、それがインター
ポレータ・デシメータ中で多相構造（ｐｏｌｙｐｈａｓ
ｅ　ｓｔｒｕｃｔｕｒｅ）　の内部に配置されるときに
は、マルチプレクサ回路はインターポレータ・デシメー
タの各分枝内に設けられるに違いない。

【０００８】各マルチプレクサ回路は、２つの入力を持
つ１つのマルチプレクサを有する。１番目の入力は第１
のクロック周波数のディジタル信号を受信する。反転し
た第１クロック信号で計時される１番目のレジスタを経
由して、同じディジタル信号が該マルチプレクサの２番
目の入力にも達するが、それは位相が　１８０°シフト
している。これら２つの入力は、制御回路を介しその選
択でマルチプレクサの出力に接続されることができ、該
出力データは、第２のクロック周波数すなわちディジタ
ル信号がそれに変換されるべきクロック周波数で動作す
る２番目のレジスタに転移（ｔｒａｎｓｆｅｒ）される
。

【０００９】上に述べたように、２番目のレジスタの入
力データは、新しいデータがそれにより２番目のレジス
タに転移される第２のクロック信号のクロック・パルス
縁の生起する時間帯内では変更されないかも知れない。 更に、マルチプレクサの両入力での入力データは、前段
のレジスタの出力データが変わる時間内に変わる。制御
回路はマルチプレクサの２つの入力を、次のようなやり
方で、その出力に交互に接続する、そのやり方とは、マ
ルチプレクサの出力は、信号が２番目のレジスタに書き
込まれるべき時間帯すなわち２番目のレジスタの入力に
存在するデータが変化できない時間帯では、固定した有
効な無変化のデータを保持している、というものである
。この目的のために、第１の周波数のディジタル信号と
その位相を　１８０°シフトした同じ信号との間の切り
換えが生じ、それにより、新しいデータが２番目のレジ
スタに転移されるべき時間帯内では、マルチプレクサの
出力はマルチプレクサに与えられる２つの信号のうちの
当該の１つを不変のままで保持し、その信号はそれぞれ
の時間帯内では明確に無変化である。

【００１０】上述の回路網では、第１のクロック周波数
と第２のクロック周波数とが周波数比に関して結合して
いる必要がないので、それらは非同期であってよく、自
由にシフトしてよい。従って、周波数変換用の該回路網
は、極めて広い応用範囲に適合する。

【００１１】本発明の一実施例では、インターポレータ
・デシメータ内に順次接続されたレジスタは、その後に
それぞれのマルチプレクサ回路が続き、その出力信号が
それぞれに係わる乗算器に与えられ、第１のクロック周
波数はレジスタのクロック信号として用いられ、共通制
御回路がマルチプレクサ回路用として設けられている。

【００１２】インターポレータ・デシメータは、その入
力側に一連のレジスタが設けられた構造を持ち、各レジ
スタにはそれぞれの乗算器が後続し、該乗算器内でフィ
ルタ係数が関連のレジスタの出力データに適用される。 こうしてフィルタ係数を掛けたデータが続いて加算され
る。マルチプレクサ回路は、インターポレータ・デシメ
ータのこれら各分枝毎に設けることができるのが好適で
ある。この目的のために、インターポレータ・デシメー
タの各分枝内では、該マルチプレクサ回路は順次接続さ
れているレジスタのうちの先行の（ｐｒｅｃｅｄｉｎｇ
）レジスタと該分枝内に設けられた乗算器との間に接続
されなければならない。そのとき順次接続されているレ
ジスタは第１のクロック周波数で計時されている。イン
ターポレータ・デシメータの諸分枝内に挿入されている
すべてのマルチプレクサ回路に対して１つの共通制御回
路を設けることができる、それはマルチプレクサ回路内
のマルチプレクサは総ての分枝内で同じように切り換え
られるからである。これはマルチプレクサ回路に先行す
る（ｐｒｅｃｅｄｉｎｇ）　すべてのレジスタが第１の
クロック周波数で計時されており、従ってそれらの出力
信号は同じ時間帯内で変化し又は有効になる（ｃｈａｎ
ｇｅ　ｏｒ　ａｒｅ　ｖａｌｉｄ）　のだから、このこ
とは可能である。

【００１３】本発明の別の実施例では、制御回路は、第
１のクロック信号及び反転した第１クロック信号をそれ
ぞれ遅延させる１番目の遅延部（ｄｅｌａｙ　ｍｅｍｂ
ｅｒ）及び２番目の遅延部を有して成り、これらの遅延
部が遅延させる時間の量は、遅延した第１クロック信号
の縁（ｅｄｇｅｓ）　が、マルチプレクサの１番目の入
力に現れる新しいデータは既に有効（ｖａｌｉｄ）　で
あり、２番目の入力に存在するデータも未だ有効である
瞬間を示すものであり、且つ遅延した反転した第１クロ
ック信号の縁が、２番目の入力に現れる新しいデータは
既に有効であり、１番目の入力に存在するデータも未だ
有効である瞬間を示すものである。

【００１４】制御回路が上述のやり方でマルチプレクサ
回路内のマルチプレクサの入力間を切り換えることを可
能ならしめるために、制御回路は、先行のレジスタの出
力信号が何時有効になり変化しないかについての情報を
必要とする。それには、第１クロック信号及び反転した
第１クロック信号を遅延させ、その遅延量はそれぞれ、
第１クロック信号又は反転した第１クロック信号により
計時された先行のレジスタの出力に有効な出力信号が現
れる瞬間を、これらの遅延した信号の縁が示す量である
ように、制御回路内でこの情報が抽出され得るのを好適
とする。第１クロック信号は遅延させられ、その遅延量
は、マルチプレクサの１番目の入力に現れた新しいデー
タは既に有効であり、２番目の入力に存在するデータも
未だ有効であるような瞬間を、この遅延したクロック信
号の縁が示す量とする。マルチプレクサの１番目の入力
に存在するデータは、その出力信号が所与のいわゆる伝
播遅延時間（ｐｒｏｐａｇａｔｉｏｎ　ｄｅｌａｙ　ｔ
ｉｍｅ）後にのみ有効となる一連のレジスタのうちの先
行のレジスタから発生する。これに反して、マルチプレ
クサの２番目の入力に存在し、マルチプレクサ回路の１
番目のレジスタから発生したデータは依然として有効で
なければならない、すなわち新しいデータは未だこのレ
ジスタに書き込まれることができない。それ故、遅延し
た第１クロック信号によりマークされる瞬間は、これら
２つの瞬間の間に位置しなければならない。同じことが
逆のやり方で遅延した反転した第１クロック信号にも適
用される、すなわちその縁は、２番目の入力に存在し１
番目のレジスタから発生したデータが既に有効であり、
更に１番目のレジスタ入力に存在し一連のレジスタのう
ちの関連する先行のレジスタから発生したデータが未だ
有効である瞬間を示すように設定されなければならない
。従って、これら遅延したクロック信号の縁は、マルチ
プレクサの１番目又は２番目の入力に存在する関連の信
号が有効であり、それぞれの他方の信号も未だ有効であ
る瞬間を示すのである。

【００１５】別の実施例では、制御回路が１番目の遅延
部により供給されるクロック信号と第２のクロック信号
との間の位相比較を行なう１番目の位相比較器、及び２
番目の遅延部により供給されるクロック信号と第２のク
ロック信号との間の位相比較を行なう２番目の位相比較
器を有して成り、２つの位相比較器の出力は、１番目及
び２番目のパルス生成器の入力に与えられ２つのパルス
生成器の出力がマルチプレクサ回路内のマルチプレクサ
を切り換えるために使用されるように、この情報は用い
られる。

【００１６】前に述べたように、マルチプレクサ又はマ
ルチプレクサに先行するレジスタの出力データが変化す
る丁度その時に、データが２番目のレジスタに転移され
ることは防止しなければならない。この目的のために、
２つの位相比較器は１番目の遅延部により供給されるク
ロック信号すなわち遅延した反転した第１クロック信号
と第２のクロック信号との間の位相シフトを表す信号を
供給する。この位相シフトは、第１クロック信号の縁と
第２クロック信号の縁とが何時重複するか、及び回避す
べき上記の状態が何時生じるかについて間接的に表示し
ている。従って位相比較器又はそれに続くパルス生成器
の出力信号は、所望のやり方でマルチプレクサ間の切り
換えをするために使用することが出来る。

【００１７】本発明の別の実施例では、制御回路が、２
つのパルス生成器の出力信号に依存して、マルチプレク
サ回路内に設けられたマルチプレクサの２つのマルチプ
レクサ入力の間を切り換え、その切り換えのやり方は、
１番目の位相比較器が、遅延した第１クロック信号と第
２のクロック信号との対応する縁が重複していることを
示す出力信号を供給している時には、１番目のマルチプ
レクサ入力への切り換えが生じ、また、２番目の位相比
較器が、遅延した反転した第１クロック信号と第２のク
ロック信号との対応する縁が重複していることを示す出
力信号を供給している時には、２番目のマルチプレクサ
入力への切り換えが生じるようにして、これが達成でき
ることを好適とする。

【００１８】１番目の位相比較器又はそれに続くパルス
生成器の出力信号が、遅延した第１クロック信号の縁と
第２のクロック信号の縁との位相シフトの量がほぼゼロ
であることを示すときには、第２のクロック信号によっ
て２番目のレジスタへデータが書き込まれる瞬間にマル
チプレクサの１番目の入力に存在するデータは有効であ
る。従ってこの場合には、制御回路は１番目のマルチプ
レクサ入力へ切り換える。その反対に、２番目の位相比
較器又はそれに続くパルス生成器は、２番目のレジスタ
が第２のクロック周波数により計時される瞬間にマルチ
プレクサの２番目の入力に存在するデータが有効である
ときには、ほぼゼロである位相を示す出力信号を供給す
る。従ってこの場合には、制御回路は２番目のマルチプ
レクサ入力へ切り換えることができる。それ故この比較
的簡単な回路配置は、茲に記述したやり方でマルチプレ
クサ入力間の切り換えを可能ならしめる。

【００１９】この回路網は、特にディジタル・テレビジ
ョン信号を１番目のクロック周波数から２番目のクロッ
ク周波数に切り換えるのに用いられる。ディジタル信号
は、例えば画像を生成するコンピュータから生じること
もあり、或いは画像をディジタル的に記憶した磁気テー
プや光ディスクから生じることもある。そのときには本
発明による回路網は、そのようなデータ担体から読み出
す装置や画像をデータ形式で記録する装置に内蔵するこ
ともできるし、また記憶された画像を表示するための別
の装置、例えば多重標準（ｍｕｌｔｉ−ｓｔａｎｄａｒ
ｄ）テレビジョン受像機又はビデオ・レコーダ内に設け
ることもできる。

【００２０】これに関して本発明の別の実施例では、第
１のクロック周波数のディジタル信号を第２のクロック
周波数の信号に変換するための回路網は、それに顕著に
（ｎｏｔａｂｌｙ）　後続して画像信号処理回路があり
、該画像信号処理回路内でディジタル画像信号は画像信
号とは関連しないシステム周波数で処理され、また、該
画像信号処理回路は、訂正メモリ（ｃｏｒｒｅｃｔｉｏ
ｎ　ｍｅｍｏｒｙ）　とデシメータを伴うインターポレ
ータとを有し、該デシメータを伴うインターポレータは
ディジタル画像信号をシステム・クロックにより課され
た同期信号ラスター（ｒａｓｔｅｒ）に変換するのに用
いられ、ディジタル信号を変換する上記回路網は、画像
信号処理回路により供給されたシステム・クロック周波
数の画像信号を別の周波数に変換するのに使用される。

【００２１】先行する画像信号処理回路では、前以て自
由に動く（ｆｒｅｅ−ｒｕｎｎｉｎｇ）固定した周波数
で走査されてディジタル形に変換されたテレビジョン信
号が訂正メモリに書き込まれ、該訂正メモリの出力信号
は、画像信号処理回路内に設けられ１周波数のみで動作
するインターポレータ・デシメータを横断（ｔｒａｖｅ
ｒｓｅ）する。画像信号処理回路内にある訂正メモリ及
びインターポレータ・デシメータは、自由に動く走査の
故に当初は非同期でありその時間の基礎に関しては恐ら
く不安定なコンポネントを確定したラスター内に変える
（ｔｒａｎｓｆｏｒｍ）　のに用いられる。こうして、
画像信号処理回路の出力はラスター内に変えられたディ
ジタル・テレビジョン信号を運んでいる。このデータを
再び別の走査周波数に変換するのが望ましいことがあり
、それに対しては、本発明による回路網が好適に使用で
きる。

【００２２】

【実施例】以下、本発明の実施例を図面により説明する
。

【００２３】図１に概略図として示すようなディジタル
信号のクロック周波数変換用の回路網の実施例が、例え
ばディジタル・テレビジョン信号を変換するのに使用さ
れ、図中でＤｉｎと記した第１のクロック周波数Ｔ（１
）　を持つディジタル信号を第２のクロック周波数Ｔ（
２）　に変換する。この目的のために、この回路網は数
個のマルチプレクサ回路２がその中に集積されているイ
ンターポレータ・デシメータ１を有する。また、マルチ
プレクサ回路２内のマルチプレクサ１０を制御する制御
回路３も設けられている。インターポレータ・デシメー
タで必要とされるフィルタ係数の選択はインターポレー
タ制御回路４により行われる。

【００２４】図１に示されるインターポレータ・デシメ
ータ１は既知の多相構造（ｐｏｌｙｐｈａｓｅｓｔｒｕ
ｃｔｕｒｅ）　を持つ。インターポレータ・デシメータ
の正確な動作を茲に詳述することはしないし、またイン
ターポレータ・デシメータ内での制御回路４によるフィ
ルタ係数の選択についても同様に詳述しない。

【００２５】インターポレータ・デシメータ１の入力側
には、順次接続された一連のレジスタ５，６及び７があ
る。かように順次接続されるレジスタの数は、インター
ポレータ・デシメータの分枝中で並列に処理される信号
の数に依存する。分枝の数の選択それ自身は、インター
ポレータ・デシメータから発するデータの振幅周波数応
答の許容できる残留リップル（ｐｅｒｍｉｓｓｉｂｌｅ
　ｒｅｓｉｄｕａｌ　ｒｉｐｐｌｅ）　に依存する。こ
れらのパラメータを選定するための判断基準は既知であ
り、茲には詳述しない。図１では簡単のためにインター
ポレータ・デシメータは３つの並列な分枝を持つものと
仮定する。

【００２６】順次接続されているレジスタ５，６及び７
は、ディジタル・テレビジョン信号Ｄｉｎの周波数であ
る第１の周波数Ｔ（１）　で計時される。従って例えば
レジスタ６は、走査信号中の別のクロック・パルスによ
りレジスタ５の出力に現れるテレビジョン信号を遅延さ
せる。 レジスタ６の出力に現れる信号は該レジスタによる別の
走査クロック・パルスによって遅延する。こうして、走
査信号中でお互いに関し１クロック・パルスだけシフト
されているディジタル・テレビジョン信号のデータがレ
ジスタ５，６及び７の出力に現れる。

【００２７】順次接続されているレジスタ５，６及び７
の各々の後に、それぞれのマルチプレクサ回路２が続く
。これらのマルチプレクサ回路２の構造は同一で、従っ
て一例としてレジスタ５に続くマルチプレクサ回路の構
造についての以下の記述は、引用番号も含めてレジスタ
６及び７に続くマルチプレクサ回路についてもそのまま
適用される。マルチプレクサ回路２の各々はマルチプレ
クサ１０を含み、その１番目の入力は、順次接続された
一連のレジスタのうちのそれぞれそれに先行するレジス
タの出力信号を受信する。

【００２８】レジスタ５に後続するマルチプレクサ回路
２中のマルチプレクサ１０は、レジスタ５の出力に接続
されている１番目の入力１１を有する。レジスタ５の出
力に現れるデータは、同じくマルチプレクサ回路２に含
まれる１番目のレジスタ９にも書き込まれる。１番目の
レジスタ９は、図１中で　ｉＴ（１）　と記す反転した
第１クロック周波数で計時される。レジスタ９の出力信
号はマルチプレクサ１０の２番目の入力１２に与えられ
る。レジスタ９は反転した第１クロック周波数で計時さ
れるが故に、マルチプレクサ１０の２番目の入力１２に
現れるデータは、１番目の入力１１にあるデータとはそ
の位相が　１８０°シフトされている。

【００２９】マルチプレクサ１０は出力１３を持ち、そ
の信号は後続する２番目のレジスタ１４に書き込まれる
。レジスタ１４は第２のクロック周波数Ｔ（２）　で計
時され、データはこの周波数に変換される。２番目のレ
ジスタ１４の出力信号Ｄｏｕｔ　は、乗算器２０に与え
られ、該乗算器はフィルタ係数を係数メモリ２２から受
け取って、ディジタル・テレビジョン信号データＤｏｕ
ｔ　にこのフィルタ係数が乗算される。

【００３０】既に述べたように、インターポレータ・デ
シメータの同一に布線された多数の分枝はそれぞれのマ
ルチプレクサ回路２と乗算器２０と係数メモリ２２とを
有し、同一の構造で並列に接続されている。インターポ
レータ・デシメータの多くの分枝の乗算器２０の出力信
号は加算器２３及び２４内で加算され、濾波されたディ
ジタル・テレビジョン信号は第１の周波数から第２の周
波数に変換されて最後の加算器２４の出力に現れ、これ
を図１ではＹ０　と記す。

【００３１】多くの係数メモリ２２中に記憶されている
フィルタ係数はインターポレータ制御回路４により選択
される。

【００３２】マルチプレクサ回路２中のマルチプレクサ
１０は、制御回路３を用いて制御される。この制御回路
は第１のクロック信号Ｔ（１）　と第２のクロック信号
Ｔ（２）　とを受信する。第１のクロック信号Ｔ（１）
　は制御回路３中でインバータ（ｉｎｖｅｒｔｅｒ）３
１を用いて反転され、こうして反転した第１クロック信
号　ｉＴ（１）　が生成される。このクロック信号がマ
ルチプレクサ回路２の内部にあるすべての１番目のレジ
スタ９に与えられる。

【００３３】制御回路３は更にまた１番目の遅延部３２
をも含み、これは第１のクロック信号Ｔ（１）　を、該
１番目の遅延部３２の出力の縁（ｅｄｇｅｓ）　がレジ
スタ５，６，７の出力信号の値は有効であり且つ１番目
のレジスタ９の出力データも未だ有効である瞬間を示す
ような量だけ、遅延させる。同様に２番目の遅延部３３
が設けられ、この遅延部は、マルチプレクサ回路２の１
番目のレジスタ９の出力に有効な出力信号が存在し且つ
順次接続されているレジスタ５，６，７の出力データが
未だ有効である瞬間を出力信号の縁（ｅｄｇｅｓ）　が
示すような量だけ、反転した第１クロック信号　ｉＴ（
１）　を遅延させる。

【００３４】更にまた制御回路３は１番目の位相比較器
３４を有し、これは１番目の遅延部３２の出力信号を、
第２のクロック信号Ｔ（２）　と共に受信する。２番目
の位相比較器３５は、遅延部３３の出力信号すなわちク
ロック信号　ｉＴ（１τ）　を、第２のクロック信号Ｔ
（２）　と共に受信する。１番目の位相比較器３４の後
には１番目のパルス生成器３６があり、２番目の位相比
較器３５の後には２番目のパルス生成器３７がある。パ
ルス生成器３６及び３７の出力はスタティックＲＳメモ
リ（ｓｔａｔｉｃ　ＲＳ　ｍｅｍｏｒｙ）３８の２つの
入力に接続される。メモリ３８の出力信号は、クロック
信号Ｔ（２）　で計時されるレジスタ３９に与えられる
。レジスタ３９の出力信号は切り換え信号Ｍｘ　を表し
、これはマルチプレクサ回路２のすべてのマルチプレク
サ１０に与えられ、これらのマルチプレクサの２つの入
力間の切り換え用に使用されるものである。

【００３５】図１の回路の動作が以下に詳細に説明され
、特に制御回路３及びマルチプレクサ回路２については
図２を引用してそれらの中に生じる信号の変化が時間の
関数として説明される。

【００３６】図２に時間の関数として示されているすべ
ての信号は、時間的に中断して描かれ、その箇所は二重
の斜線で表示してある。これはその間にマルチプレクサ
入力間の切り換えが起きる所与の時間間隔を明示するた
めである。

【００３７】図２でＴ（１）　と表示されている第１の
クロック信号は、図１に示す回路網中の順次接続されて
いるレジスタ５，６及び７に与えられる。ｉＴ（１）　
と表示されている図２中の反転した第１クロック信号は
、図１に示す回路網中のすべてのマルチプレクサ回路２
の１番目のレジスタ９に与えられる。図２でＤｉｎ（０
）　と表示された信号変動は、前段のレジスタ５，６又
は７により伝達されたものとしてマルチプレクサ１０の
１番目の入力１１に存在するデータを表す。図２でＤｉ
ｎ（１８０）　と表示されたデータは、当該マルチプレ
クサ回路２の１番目のレジスタ９によりマルチプレクサ
１０の２番目のそれぞれの入力１２に与えられるデータ
を表す。図２のこれら２つの信号の信号変動では、×印
で示す時間間隔は、データＤｉｎ（０）　及びデータＤ
ｉｎ（１８０）　がそれから生成されるレジスタの出力
データが、その間に変化するであろう時間帯を表す。

【００３８】従って、×印で示されたこれらの時間間隔
中に非有効データが入力１１及び１２に存在し、これら
のデータは当該マルチプレクサ１０の出力１３に切り換
えられるべきものではない。その理由はそれが変動し、
後続する２番目のレジスタ１４に正確に書き込まれるこ
との出来ないものだからである。

【００３９】そのような書き込みを防止するために、第
１のクロック信号Ｔ（１）　及び反転した第１クロック
信号　ｉＴ（１）　は、それぞれある時間τだけ遅延さ
せられる。 これらの遅延したクロック信号Ｔ（１τ）及び　ｉＴ（
１τ）　も図２に示されている。図２のこれら遅延した
クロック信号の正方向に立ち上がる縁（ｐｏｓｉｔｉｖ
ｅ　ｇｏｉｎｇ　ｅｄｇｅｓ）が、×印を付した非有効
時間帯の後のそれぞれ関連するデータが有効になった瞬
間で且つそれぞれの他のデータが未だ有効である瞬間を
示していることは明らかであろう。従って図２では、信
号Ｔ（１τ）　は、×印の時間帯の後の信号Ｄｉｎ（０
）のデータ（ｎ＋ｍ１−１）が有効になった後の最初の
正方向の縁を有する。該瞬間には２番目の入力に存在す
るデータ（ｎ＋ｍ１）　は未だ有効である。

【００４０】図２はまた、第２のクロック信号Ｔ（２）
　の信号変動も示す。制御回路３内の位相比較器３４，
　３５とそれに続くパルス生成器３６及び３７とを経由
して、位相比較が実施されて、それは、信号Ｔ（１τ）
　又は　ｉＴ（１τ）　のいずれかの縁が第２のクロッ
ク信号Ｔ（２）　の対応する縁と同時に或いはほぼ同時
に生じる時又は重複する時を示す。図２に示すような時
間変動では、これは信号　ｉＴ（１τ）　及び信号Ｔ（
２）　に対して初めて生じる。信号　ｉＴ（１τ）　は
マルチプレクサ１０の２番目の入力１２に存在する入力
信号が何時有効であるかを示すものであるが故に、マル
チプレクサ１０の入力間の切り換えのために用いられる
信号Ｍｘ　が生成され、従ってマルチプレクサ１０は有
効データがその時そこに存在する上記２番目の入力に切
り換えられる。引き続いてクロック信号Ｔ（１）　及び
Ｔ（２）　が、従って一方では信号Ｔ（１τ）　及び　
ｉＴ（１τ）　、他方ではＴ（２）　もまた、お互いに
関して比較的極く僅かしかシフトされないときには、マ
ルチプレクサ１０はその２番目の入力に切り換えられた
ままになっている。

【００４１】図２の時間圧縮した表現では、若干時間後
には逆の場合が生じる、すなわち信号Ｔ（１τ）　と信
号Ｔ（２）　とが同じ又はほぼ同じ位相位置に達するの
である。 この場合には、図１のレジスタ３９の出力信号を表す信
号Ｍｘ　を介してマルチプレクサ１０がそれらの１番目
の入力１１に切り換えられる。このことは、マルチプレ
クサ１０の１番目の入力１１に存在する信号が有効であ
り且つ２番目の入力１２に存在するデータも未だ有効で
ある瞬間を示す信号Ｔ（１τ）　が信号Ｔ（２）　に一
致し、従って新しい有効なデータは信号Ｔ（２）　の対
応する縁を介して当該マルチプレクサ回路２の２番目の
レジスタ１４に転移され得るのだから、たやすく生起す
ることが出来る。

【００４２】この動作が続けられて（これは図２には示
されていない）、信号Ｔ（１τ）　又は信号　ｉＴ（１
τ）　が信号Ｔ（２）　に一致する時には、毎回切り換
えが当該関連のマルチプレクサ入力１１又は１２に生起
する。従って、お互いに関しフロートしているかも知れ
ない（ｃａｎ　ｂｅ　ｆｌｏａｔｉｎｇ）　非同期クロ
ック信号Ｔ（１）　及びＴ（２）　の場合でさえも、マ
ルチプレクサ回路２の２番目のレジスタ１４の入力すな
わちマルチプレクサ１０の出力１３に有効なデータが存
在する瞬間にのみ、新しいデータがマルチプレクサ回路
２の２番目のレジスタ１４に書き込まれることが出来る
ということが、常に保証されている。２番目のレジスタ
１４のこれらの出力信号は、図１では信号波形Ｄｏｕｔ
　と記されている。次いでこのデータは順次乗算され加
算されて、回路網の出力信号を表すのである。

【図面の簡単な説明】

【図１】図１は、クロック周波数変換用の回路網の一実
施例の概略図である。

【図２】図２は、図１に示す回路網中のいくつかの信号
変動を時間の関数として示す図である。

【符号の説明】

１　　インターポレータ・デシメータ ２　　マルチプレクサ回路 ３　　制御回路 ４　　インターポレータ制御回路 ５，　６，　７　　順次に接続されたレジスタ９　　（
マルチプレクサ回路内の）１番目のレジスタ１０　　マ
ルチプレクサ １４　　（マルチプレクサ回路内の）２番目のレジスタ
２０　　乗算器 ２２　　係数メモリ ２３，　２４　　加算器 ３１　　インバータ ３２，　３３　　遅延部 ３４，　３５　　位相比較器 ３６，　３７　　パルス生成器 ３８　　スタティックＲＳメモリ

Claims (8)

【特許請求の範囲】
1. 【請求項１】　　その各々がレジスタ・クロック信号用
   のクロック入力を有する順次接続された一連のデータ信
   号用の入力レジスタ（５，６，７）　と、データ信号用
   のデータ入力と、出力信号の線形組合せを計算するため
   の算術回路（２０，２３，２４）の入力に結合している
   データ出力と、を含むインターポレータ・デシメータ（
   １）　を有して成る第１のクロック周波数（Ｔ（１））
   を持つディジタル・データ信号　（Ｄｉｎ）　を第２の
   クロック周波数（Ｔ（２））を持つ信号に変換する回路
   網において、該回路網には、少なくとも１つのマルチプ
   レクサ（１０）が１つの入力レジスタ（５，６，７）　
   と算術回路（２０，２３，２４）との間に設けられて成
   り、マルチプレクサ（１０）の１番目の入力（１１）は
   、入力レジスタ（５，６，７）　のデータ出力に結合し
   、マルチプレクサの２番目の入力（１２）は、１番目の
   レジスタ（９）　を経由して該データ出力に結合し、マ
   ルチプレクサの出力（１３）は、２番目のレジスタ（１
   ４）に結合し、上記１番目のレジスタ（９）　は、反転
   したレジスタ・クロック信号を該１番目のレジスタに供
   給するためのインバータの出力に結合しているクロック
   入力を有し、上記２番目のレジスタ（１４）は、第２の
   クロック周波数（Ｔ（２））のクロック信号用のクロッ
   ク入力を有し、上記回路網は更にまた、制御回路（３）
   　をも有して成り、該制御回路（３）　の出力は、制御
   信号　（Ｍｘ）をマルチプレクサ（１０）に供給するた
   めに、マルチプレクサ（１０）の制御入力に結合され、
   それにより、データを２番目のレジスタ（１４）に書き
   込んでいる間に、安定した信号を受信するマルチプレク
   サの入力　（１１又は１２）　にマルチプレクサの出力
   （１３）が接続されるようにしてあることを特徴とする
   ディジタル・データ信号を変換する回路網。
2. 【請求項２】　　インターポレータ・デシメータ（１）
   　には、各入力レジスタ（５，６，７）　と算術回路（
   ２０，２３，２４）の関連する入力との間に１つのマル
   チプレクサ（１０）が設けられて成り、これらのマルチ
   プレクサは同じ制御回路（３）　に接続され、入力レジ
   スタ（５，６，７）　のクロック入力は第１のクロック
   周波数（Ｔ（１））用のクロック生成器に接続されてい
   ることを特徴とする請求項１に記載の回路網。
3. 【請求項３】　　制御回路（３）　は、第１のクロック
   信号及び反転した第１クロック信号をそれぞれ遅延させ
   るための、１番目の遅延部（３２）及び２番目の遅延部
   （３３）を有して成り、これらの遅延部が遅延させる時
   間の量は、遅延した第１クロック信号の縁が、マルチプ
   レクサ（１０）の１番目の入力（１１）に現れる新しい
   データは既に有効であり、２番目の入力（１２）に存在
   するデータも未だ有効である瞬間を示すものであり、且
   つ遅延した反転した第１クロック信号の縁が、２番目の
   入力（１２）に現れる新しいデータは既に有効であり、
   １番目の入力（１１）に存在するデータも未だ有効であ
   る瞬間を示すものであることを特徴とする請求項１又は
   ２に記載の回路網。
4. 【請求項４】　　制御回路（３）　は、１番目の遅延部
   （３２）により供給されるクロック信号と第２のクロッ
   ク信号（Ｔ（２））との間の位相比較を行なうための１
   番目の位相比較器（３４）、及び２番目の遅延部（３３
   ）により供給されるクロック信号と第２のクロック信号
   （Ｔ（２））との間の位相比較を行なうための２番目の
   位相比較器（３５）を有して成り、２つの位相比較器（
   ３４，３５）　の出力は、１番目のパルス生成器（３６
   ）及び２番目のパルス生成器（３７）の入力に結合し、
   また２つのパルス生成器（３６，３７）　の出力は、マ
   ルチプレクサ回路（２）　内のマルチプレクサ（１０）
   を切り換えるために、マルチプレクサの制御入力に結合
   していることを特徴とする請求項３に記載の回路網。
5. 【請求項５】　　制御回路（３）　は、２つのパルス生
   成器（３６，３７）　の出力信号に依存して、マルチプ
   レクサ回路（２）　内に設けられたマルチプレクサ（１
   ０）の２つのマルチプレクサ入力（１１，１２）の間を
   切り換えるように配置されて成り、その切り換えのやり
   方は、１番目の位相比較器（３４）が、遅延した第１ク
   ロック信号と第２のクロック信号との対応する縁が重複
   していることを示す出力信号を供給している時には、１
   番目のマルチプレクサ入力（１１）が出力（１３）に結
   合し、また２番目の位相比較器（３５）が、遅延した反
   転した第１クロック信号と第２のクロック信号との対応
   する縁が重複していることを示す出力信号を供給してい
   る時には、２番目のマルチプレクサ入力（１２）が出力
   （１３）に結合するものであることを特徴とする請求項
   ４に記載の回路網。
6. 【請求項６】　　ディジタル・ビデオ信号、殊にディジ
   タル・テレビジョン信号、を処理する装置内に含まれる
   ものであることを特徴とする請求項１ないし５のうちの
   いずれか１項に記載の回路網。
7. 【請求項７】　　第１のクロック周波数のディジタル信
   号を第２のクロック周波数の信号に変換するための回路
   網が、画像信号処理回路の出力に結合し、該回路網は、
   画像信号とは関連しないシステム周波数でディジタル画
   像信号を処理するために設けられたものであり、該画像
   信号処理回路は、訂正メモリと、デシメータを伴うイン
   ターポレータとを有し、該デシメータを伴うインターポ
   レータはディジタル画像信号をシステム・クロックによ
   り課された同期信号ラスターに変換するのに用いられ、
   ディジタル信号を変換する上記回路網は、システム・ク
   ロック周波数で画像信号処理回路により供給された画像
   信号を別の周波数に変換することを特徴とする請求項６
   に記載の回路網。
8. 【請求項８】　　第１のクロック周波数のディジタル入
   力信号のための入力点を有する画像表示装置、殊にテレ
   ビジョン装置であって、該装置は、ディジタル入力信号
   を第２のクロック周波数のディジタル信号に変換するた
   めに請求項１ないし５のうちのいずれか１項に記載の回
   路網を有し、また該装置は、第２のクロック周波数のデ
   ィジタル信号に基づいて表示スクリーン上に画像を生成
   する手段を有することを特徴とする画像表示装置。