KR100241325B1

KR100241325B1 - 엠펙-2 디코더의 클럭 복원 장치 및 그 복원 방법

Info

Publication number: KR100241325B1
Application number: KR1019960052399A
Authority: KR
Inventors: 허준호
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-11-06
Filing date: 1996-11-06
Publication date: 2000-02-01
Also published as: KR19980034369A; US6021168A

Abstract

본 발명은 MPEG-2 디코더의 클럭 복원 장치 및 그 복원 방법을 공개한다. 시스템 클럭을 복원하는 그 장치는 추출된 첫 번째 프로그램 클럭 기준(PCR)값과 시스템 시간 클럭(STC) 카운터값간의 차이를 계산하고, 잇달아 추출되는 PCR 값과 차를 가산하고, 가산된 값을 출력하는 PCR 추출 및 가산수단과, 아날로그 신호에 응답하여 소정 주파수를 갖는 시스템 클럭을 발생하는 시스템 클럭 발생수단과, 시스템 클럭을 입력하여 카운팅하고, 카운팅 된값을 출력하는 클럭 카운팅 수단과, 클럭 카운팅 수단의 출력으로부터 PCR 추출 및 가산수단의 출력을 감산하는 감산 수단과, 감산 수단의 출력을 저역 통과 필터링하는 디지털 필터 및 디지털 필터의 출력을 입력하여, 아날로그 형태로 변환하고, 변환된 아날로그 신호를 시스템 클럭 발생수단으로 출력하는 디지털/아날로그 변환수단을 구비하는 것을 특징으로 하고, 특정한 리셋 신호를 갖지 않는 종래의 42비트 카운터 대신 일반적인 32비트 카운터를 사용하여 시스템의 클럭을 복원하여 주기 때문에, 다른 블록과 공유하여 사용될 수 있는 효과가 있다.

Description

엠펙-2 디코더의 클럭 복원 장치 및 그 복원 방법

본 발명은 엠펙(MPEG)-2 디코더에 관한 것으로서, 특히, MPEG-2 디코더의 클럭 복원 장치 및 그 장치에서 수행되는 클럭 복원 방법에 관한 것이다.

시스템 비트 스트림(bit stream)에는 프로그램 스트림(program stream)과 전송 스트림(transport stream)의 두가지 종류가 있다. 프로그램 스트림은 에러가 상대적으로 적은 컴팩트 디스크 및 멀티미디어 응용에서 사용되고, 전송 스트림은 에러가 존재하는 방송 및 손실성 매체 등에서 사용된다. 그러므로, MPEG-2 디코더에서 시스템 비트 스트림을 복호화하는 방식에는 전송 스트림 디코더와 프로그램 스트림 디코더가 있으며, 전송 스트림 디코더에는 프로그램 클럭 기준(PCR:Program Clock Reference)이 사용되고, 프로그램 스트림 디코더에는 시스템 클럭 기준(SCR:System Clock Reference)이 사용된다. 여기서, PCR과 SCR은 사용되는 경우만 다르지 의미는 동일하다.

이러한, 클럭 기준들은 두가지의 목적을 위해 사용되고 있으며, 그 첫째 목적은, 디코더의 클럭과 입력 비트 스트림의 클럭을 동기시키기 위함이고, 두 번째 목적은, 오디오와 비디오의 프리젠테이션 동기(PS:presentation synchronization)를 위해서이다.

이 중, PCR에 대해 살펴보면, PCR 값은 33비트의 PCR-베이스(base)값과 9비트의 PCR-확장(extension)값으로 전송된다. 모두 42비트로 이루어진 PCR값과 27MHz의 주파수로 카운트한 값으로, PCR-베이스(33비트)만을 보면, 90KHz 단위의 값임을 알 수 있다. 여기서, PCR이 모두 42비트로 이루어진 이유는 최하위비트(LSB:Least significant bit)당 27MHz 단위로 24시간의 범위를 표현할 수 있도록 하기 위해서이다. 33비트의 PCR-베이스 값은 33비트로 전송되는 오디오/비디오의 프리젠테이션 시간 스템프(PTS:Presentation time-stamp)값과 비교되어 인코더에 의해 정해진 시각에 정확히 디스플레이 함으로서, 프리젠테이션 동기를 이룰 수 있게 하는 것이다.

이러한 PTS, PCR 베이스의 단위가 90KHz인 이유는 NTSC 및 PAL 양방식의 비디오 프레임 주파수의 공배수인 것과 오디오의 1샘플 주기보다 높은 정밀도를 가지게 하기 위해서이다.

따라서, 클럭 복원 장치에서는 시스템 클럭 복원을 위해서, 독립된 PCR 카운터를 사용하고 있으며, 그 크기를 42비트 카운터로 설계하였다. 또한, 전송 스트림 디코더에서 분리된 프로그램 마다 다른 시작 시간을 갖는 PCR값을 가지고 있으므로, 첫 번째 PCR 값이 전송되었을 경우는 카운터의 값을 첫 번째 PCR 값으로 초기화시켜 주었다.

그러므로, 종래의 클럭 복원 장치는 33비트의 PCR 베이스값에 27MHz 단위로 표시하기 위한 9비트를 더한 총 42비트의 PCR 값을 28MHz의 시스템 클럭과 동기시키기 위해서 불필요하게 모두 사용하여 카운터의 크기가 큰 문제점이 있었다. 또한, 42비트의 PCR 값을 위해 특정 카운터를 사용하므로, 다른 블록과 시스템 클럭 복원 장치가 공유되기 어려운 문제점이 있다.

본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위하여 작은 카운팅 크기를 가지며, 특정 리셋신호가 필요없는 일반적인 카운터를 사용하여 시스템 클럭을 복원하는 MPEG-2 디코더의 클럭 복원 장치를 제공하는데 있다.

본 발명의 다른 목적은 상기 본 발명에 의한 클럭 복원 장치에서 수행하는 클럭 복원 방법을 제공하는데 있다.

상기 목적을 달성하기 위해, 엠펙(MPEG)-2 디코더의 시스템 클럭을 복원하는 본 발명에 의한 클럭 복원 장치는, 추출된 첫 번째 프로그램 클럭 기준(PCR)값과 시스템 시간 클럭(STC) 카운터값간의 차이를 계산하고, 잇달아 추출되는 PCR값과 상기 차를 가산하고, 가산된 값을 출력하는 PCR 추출 및 가산수단과, 아날로그 신호에 응답하여 소정 주파수를 갖는 시스템 클럭을 발생하는 시스템 클럭 발생수단과, 상기 시스템 클럭을 입력하여 32비트 카운팅을 행하고, 카운팅 된값을 출력하는 32비트 클럭 카운팅 수단과, 상기 클럭 카운팅 수단의 출력으로부터 상기 PCR 추출 및 가산 수단의 출력을 감산하는 감산 수단과, 상기 감산 수단의 출력을 저역 통과 필터링하는 디지털 필터 및 상기 디지털 필터의 출력을 입력하여, 아날로그 형태로 변환하고, 변환된 상기 아날로그 신호를 상기 시스템 클럭 발생수단으로 출력하는 디지털/ 아날로그 변환수단으로 구성되는 것이 바람직하다.

상기 다른 목적을 달성하기 위해서, 엠펙(MPEG)-2 디코더의 시스템 클럭을 복원하기 위한 클럭 복원 장치에서 수행되는 본 발명에 의한 클럭 복원 방법은, 추출된 프로그램 클럭 기준(PCR) 값이 첫 번째 PCR 값인가를 판단하는 단계와, 상기 PCR값이 첫 번째 값이며, 상기 PCR값과 시스템 시간 클럭(STC) 카운터값간의 차이를 구하는 단계와, 추출된 상기 PCR이 첫 번째 PCR값이 아니면 상기 차이와 상기 PCR값을 가산하는 단계와, 상기 가산된 결과와 소정 시스템 클럭의 카운팅 값을 감산하는 단계 및 상기 감산된 값을 필터링하고, 아날로그 변환하여 상기 시스템 클럭을 복원하는 단계로 이루어지는 것이 바람직하다.

제1도는 MPEG-2 디코더의 관련된 클럭 복원 장치의 블록도.

제2도는 MPEG-2 디코더의 본 발명에 의한 클럭 복원 장치의 바람직한 일실시예의 블록도.

제3도는 제2도에 도시된 클럭 복원 장치에서 수행되는 본 발명에 의한 클럭 복원 방법을 설명하기 위한 플로우차트.

이하, 본 발명에 의한 MPEG-2 디코더의 클럭 복원 장치의 구성 및 동작과 그 클럭 복원 방법을 첨부한 도면을 참조하여 다음과 같이 설명한다.

먼저, 본 발명의 설명에 앞서서 본 발명에 관련된 기술을 설명하고자 한다.

제1도는 MPEG-2 디코더의 종래의 클럭 복원 장치의 블록도로서, PCR 추출부(10)와, 감산기(22) 및 디지털 필터(24)로 구성되는 호스트 프로세서(host processor)(20)와, PCR 카운터(30)와, 27MHz VCXO(voltae control crystal oscillator)(40), 저항 및 커패시터로 구성되는 외부 구성요소(50)와, 시그마-델타(sigma-delta) 디지털/아날로그 변환기(DAC)(60)로 구성되어 있다.

제1도에 도시된 장치는 PLL을 사용하여 시스템 클럭을 복원하고 있다. 즉, PCR 추출부(10)는 입력단자 IN을 통해 입력한 비트 스트림으로부터 PCR을 추출하여, 추출된 42비트의 PCR을 감산기(22)로 출력한다. 한편, PCR 카운터(30)는 입력단자 IN을 통해 비트 스트림을 입력하고, 27MHz VCXO(40)로부터 출력되는 로컬 클럭(local clock)을 카운팅하여, 카운팅된 42비트의 값을 감산기(22)로 출력한다. 여기서, PCR 카운터(30)는 PCR 만을 위해 설계되어, 첫 번째 PCR 값이 입력될 때, 그 값을 맵핑(MAPPING) 시켜주는 기능을 가진다.

디지털 필터(24)는 감산기(22)로부터 감산된 42비트의 결과값을 입력하여, 저역 통과 필터링한 후, 시그마-델타 DAC(60)로 출력한다. 27MHz VCXO(40)는 DAC(60)에서 아날로그로 변환된 신호를 입력하여, 로컬 클럭 주파수를 가변한 후, PCR 카운터(30) 및 출력단자 OUT를 통해 시스템 클럭 주파수로서 출력한다.

전술한 바와 같이, 제1도에 도시된 클럭 복원 장치는 시스템 클럭 복원을 위해서, 독립된 PCR 카운터(30)를 사용하고 있으며, 그 크기를 42비트 카운터로 설계하였다. 또한, 전송 스트림 디코더에서 분리된 프로그램 마다 다른 시작 시간을 갖는 PCR 값을 가지고 있으므로, 첫 번째 PCR 값이 전송되었을 경우는 카운터의 값을 첫 번째 CPR 값으로 초기화시켜 주었다.

그러므로, 관련된 클럭 복원 장치는 33비트의 PCR 베이스값에 27MHz 단위로 표시하기 위한 9비트를 더한 총 42비트의 PCR 값을 27MHz의 시스템 클럭과 동기시키기 위해서 불필요하게 모두 사용하여 카운터의 크기가 큰 문제점이 있었다.

제2도는 MPEG-2 디코더의 본 발명에 의한 클럭 복원 장치의 블록도로서, 추출된 첫 번째 PCR값과 시스템 시간 클럭(STC) 카운터 값간의 차이를 계산하고, 잇달아 추출되는 PCR값과 상기 차를 가산하고, 가산된 값을 출력하는 PCR 추출 및 가산부(202)와, 아날로그 신호에 응답하여 소정 주파수를 갖는 시스템 클럭을 발생하고, 전압 제어 발진기(VCO)(102)와, 저항 및 커패시터로 구성되는 시스템 클럭 발생부(100)와, 시스템 클럭(OUT)을 입력하여 카운팅 하고, 카운팅 된값을 출력하는 32비트 클럭 카운터(302)와, 32비트 클럭 카운터(302)의 출력으로부터 PCR 추출 및 가산부(202)의 출력을 감산하는 감산부(204)와, 감산부(204)의 출력을 저역 통과 필터링하는 디지털 필터(206) 및 디지털 필터(206)의 출력을 입력하여, 아날로그 형태로 변환하고, 변환된 아날로그 신호를 시스템 클럭 발생부(100)로 출력하는 디지털/아날로그 변환부(DAC)로 구성된다.

제3도는 제2도에 도시된 장치에서 수행되는 본 발명에 의한 클럭 복원 방법을 설명하기 위한 플로우차트로서, 첫 번째 PCR 값과 STC 카운터값의 차이값을 구하는 단계(제 400~402 단계)와, 시스템 클럭의 카운팅값과 차이값으로부터 시스템 클럭을 복원하는 단계(제 404~408 단계)로 이루어져 있다.

제2도에 도시된 PCR 추출 및 가산부(202)는 소프트웨어적으로 PCR을 추출하고, 추출된 PCR이 첫 번째 PCR인가를 판단한다(제 400 단계). 만일, 추출된 PCR이 첫 번째 PCR인 경우, 시스템내의 시스템 시간 클럭(STC:System Time Clock) 32비트 카운터의 값과 PCR값 간의 차이값을 구한다(제 402 단계). 만일, 추출된 PCR이 첫 번째 PCR이 아니면, 그 PCR값은 차이값과 가산되어(제 404 단계), 가산된 값은 감산부(204)로 출력된다.

그러므로, 초기에 PCR 추출 및 가산부(202)의 출력과 STC 카운터(미도시)의 입력값간의 차이는 “0”으로 셋팅된다.

여기서, PCR 전송을 위해서는 32비트만을 사용하게 되는데, 그 값의 최상위 비트(MSB) 쪽은 PCR 베이스 값[32...0] 중에서 PCR 베이스값[22...0]으로 이루어져 있고, 최하위 비트(LSB)쪽의 나머지 9비트는 PCR 확장[8...0] 값으로 이루어져 있다. 이렇게 사용하면, 각 카운터는 약 2분 30여초 마다 리셋되며, 연속적으로 세어나가게 된다. 이러한 방법은 PCR 값이 32비트의 최대값을 넘어갈 경우는 LSB 쪽의 32비트만으로 보면 리셋되는 효과가 있기 때문에 사용이 가능하다.

한편, 제 404 단계 후에, 감산부(204)는 32비트 클럭 카운터(302)로부터 출력되는 값과, PCR 추출 및 가산부(202)로부터 출력되는 값을 입력하여 감산하고(제 406 단계), 감산된 값을 디지털 필터(206)로 출력한다.

이러한 감산된 값을 이용하여 다음과 같이 시스템 클럭이 복원된다(제 408 단계).

즉, DAC(300)는 디지털 필터(206)로부터 출력되는 디지털 신호를 입력하여 아날로그 신호로 변환하고, 변환된 아날로그 신호를 시스템 클럭 발생부(100)로 출력한다. 시스템 클럭 발생부(100)는 입력된 아날로그 신호에 따라, 로컬 클럭 즉, 시스템 클럭의 주파수를 가변하고, 가변된 주파수를 가진 시스템 클럭을 복원 클럭으로서 출력단자 OUT를 통해 출력한다. 32비트 클럭 카운터(302)는 시스템 클럭 발생부(100)로부터 출력되는 시스템 클럭을 입력하여 카운팅하고, 카운팅 된 값을 감산부(204)로 출력한다. 즉, PLL을 이용하여 시스템 클럭을 복원한다.

상술한 바와 같이, 본 발명에 의한 MPEG-2 디코더의 클럭 복원 장치 및 그 복원 방법은 종래의 42비트 카운터 대신 특정한 리셋 신호를 갖지 않는 일반적인 32비트 카운터를 사용하여 시스템의 클럭을 복원하여 주기 때문에, 다른 블록과 공유하여 사용될 수 있는 양립성 효과가 있다.

본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.

Claims

엠펙(MPEG)-2 디코더의 시스템 클럭을 복원하기 위한 클럭 복원 장치에 있어서; 추출된 첫 번째 프로그램 클럭 기준(PCR)값과 시스템 시간 클럭(STC) 카운터 값간의 차이를 계산하고, 연달아 추출되는 PCR값과 상기 차를 가산하고, 가산된 값을 출력하는 PCR 추출 및 가산수단; 아날로그 신호에 응답하여 소정 주파수를 갖는 시스템 클럭을 발생하는 시스템 클럭 발생수단; 상기 시스템 클럭을 입력하여 32비트 카운팅을 행하고, 카운팅 된 값을 출력하는 32비트 카운터; 상기 32비트 카운터의 출력으로부터 상기 PCR 추출 및 가산수단의 출력을 감산하는 감산 수단; 상기 감산 수단의 출력을 저역 통과 필터링하는 디지털 필터; 및 상기 디지털 필터의 출력을 입력하여, 아날로그 형태로 변환하고, 변환된 상기 아날로그 신호를 상기 시스템 클럭 발생수단으로 출력하는 디지털/아날로그 변환 수단을 구비하는 것을 특징으로 하는 MPEG-2 디코더의 클럭 복원 장치.
엠펙(MPEG)-2 디코더의 시스템 클럭을 복원하기 위한 클럭 복원 장치에서 수행되는 클럭 복원 방법에 있어서, 추출된 프로그램 클럭 기준(PCR) 값이 첫 번째 PCR 값인가를 판단하는 단계; 상기 PCR 값이 첫 번째 값이면, 상기 PCR 값과 시스템 시간 클럭(STC) 카운터값 간의 차이를 구하는 단계; 추출된 상기 PCR이 첫 번째 PCR 값이 아니면 상기 차이와 상기 PCR 값을 가산하는 단계; 상기 가산된 결과와 소정 시스템 클럭을 32비트 카운팅한 카운팅 값을 감산하는 단계; 및 상기 감산된 값을 필터링하고, 아날로그 변환하여 상기 시스템 클럭을 복원하는 단계를 구비하는 것을 특징으로 하는 MPEG-2 디코더의 클럭 복원 장치에서 수행되는 클럭 복원 방법.