JP2901880B2 - 垂直同期信号分離回路 - Google Patents
垂直同期信号分離回路Info
- Publication number
- JP2901880B2 JP2901880B2 JP6190265A JP19026594A JP2901880B2 JP 2901880 B2 JP2901880 B2 JP 2901880B2 JP 6190265 A JP6190265 A JP 6190265A JP 19026594 A JP19026594 A JP 19026594A JP 2901880 B2 JP2901880 B2 JP 2901880B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse
- vertical synchronizing
- vertical
- synchronizing signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
- H04N5/10—Separation of line synchronising signal from frame synchronising signal or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、垂直同期信号分離回路
に係るもので、詳しくは、テレビジョンに入力する複合
映像信号ＣＶＳからディジタル方式で垂直同期信号を分
離して安定な垂直同期信号を得るとともに、積分回路を
容易に構成し得る垂直同期信号分離回路に関するもので
ある。
に係るもので、詳しくは、テレビジョンに入力する複合
映像信号ＣＶＳからディジタル方式で垂直同期信号を分
離して安定な垂直同期信号を得るとともに、積分回路を
容易に構成し得る垂直同期信号分離回路に関するもので
ある。
【０００２】
【従来の技術】従来のアナログ方式の垂直同期信号分離
回路においては、図４に示したように、入力されるテレ
ビジョンの複合同期信号ＣＶＳから垂直および水平同期
信号を分離して積分回路部２に出力する同期信号分離部
１と、抵抗Ｒ１およびコンデンサＣ１を有し、前記同期
信号分離部１で分離された水平および垂直同期信号を積
分して比較部３に出力する積分回路部２と、該積分回路
部２から入力された信号を基準電圧Ｖｒｅｆと比較する
比較部３とを備えていた。
回路においては、図４に示したように、入力されるテレ
ビジョンの複合同期信号ＣＶＳから垂直および水平同期
信号を分離して積分回路部２に出力する同期信号分離部
１と、抵抗Ｒ１およびコンデンサＣ１を有し、前記同期
信号分離部１で分離された水平および垂直同期信号を積
分して比較部３に出力する積分回路部２と、該積分回路
部２から入力された信号を基準電圧Ｖｒｅｆと比較する
比較部３とを備えていた。
【０００３】そして、このように構成された従来の垂直
同期信号分離回路の作用を説明すると次のようであっ
た。すなわち、図５（Ａ）に示したような複合同期信号
ＣＶＳが入力されると、同期信号分離部１では該複合同
期信号から輝度信号および色信号を除去し、図５（Ｂ）
に示したような水平および垂直同期信号を積分回路部２
に出力する。次いで、該積分回路部２の抵抗Ｒ１とコン
デンサＣ１との時定数Ｒ１，Ｃ１が垂直等化パルスの周
期に調整されると、水平および垂直同期信号の第１垂直
等化パルス区間では垂直等化パルスの高電位区間２８μ
ｓｅｃが低電位区間４μｓｅｃよりも長いため、コンデ
ンサＣ１は第１垂直等化パルス区間で充電され、図５
（Ｃ）のＸ区間に示されたような高電位状態を維持す
る。その後、垂直同期期間では垂直同期パルスの低電位
区間が高電位区間よりも長いため、積分回路２のコンデ
ンサＣ１は図５（Ｃ）のＹ区間に示されたように放電さ
れ、第２垂直等化パルス区間では図５（Ｃ）に示した２
区間間の前記第１垂直等化パルス区間と同様に、コンデ
ンサＣ１が充電される。次いで、水平および垂直同期信
号は比較器３に入力して基準電圧Ｖｒｅｆと比較される
が、図５（Ｄ）に示したように、積分回路部２から入力
する信号が基準電圧Ｖｒｅｆよりも大きいと前記比較器
３からの出力信号は高電位になり、もし、該積分回路部
２から入力する信号が基準電圧Ｖｒｅｆよりも小さいと
前記比較器３の出力信号は低電位になって、図５（Ｄ）
に示したように、垂直同期信号が抽出される。この場
合、図５（Ｄ）に示したように、比較器３の基準電圧Ｖ
ｒｅｆ部位はグリッチ（Glitch) が発生される。
同期信号分離回路の作用を説明すると次のようであっ
た。すなわち、図５（Ａ）に示したような複合同期信号
ＣＶＳが入力されると、同期信号分離部１では該複合同
期信号から輝度信号および色信号を除去し、図５（Ｂ）
に示したような水平および垂直同期信号を積分回路部２
に出力する。次いで、該積分回路部２の抵抗Ｒ１とコン
デンサＣ１との時定数Ｒ１，Ｃ１が垂直等化パルスの周
期に調整されると、水平および垂直同期信号の第１垂直
等化パルス区間では垂直等化パルスの高電位区間２８μ
ｓｅｃが低電位区間４μｓｅｃよりも長いため、コンデ
ンサＣ１は第１垂直等化パルス区間で充電され、図５
（Ｃ）のＸ区間に示されたような高電位状態を維持す
る。その後、垂直同期期間では垂直同期パルスの低電位
区間が高電位区間よりも長いため、積分回路２のコンデ
ンサＣ１は図５（Ｃ）のＹ区間に示されたように放電さ
れ、第２垂直等化パルス区間では図５（Ｃ）に示した２
区間間の前記第１垂直等化パルス区間と同様に、コンデ
ンサＣ１が充電される。次いで、水平および垂直同期信
号は比較器３に入力して基準電圧Ｖｒｅｆと比較される
が、図５（Ｄ）に示したように、積分回路部２から入力
する信号が基準電圧Ｖｒｅｆよりも大きいと前記比較器
３からの出力信号は高電位になり、もし、該積分回路部
２から入力する信号が基準電圧Ｖｒｅｆよりも小さいと
前記比較器３の出力信号は低電位になって、図５（Ｄ）
に示したように、垂直同期信号が抽出される。この場
合、図５（Ｄ）に示したように、比較器３の基準電圧Ｖ
ｒｅｆ部位はグリッチ（Glitch) が発生される。
【０００４】
【発明が解決しようとする課題】しかるに、このような
従来の垂直同期信号分離回路においては、抵抗Ｒおよび
コンデンサＣのような素子を使用するため、積分回路を
構成することが難しく、原価も上昇するという不都合な
点があった。
従来の垂直同期信号分離回路においては、抵抗Ｒおよび
コンデンサＣのような素子を使用するため、積分回路を
構成することが難しく、原価も上昇するという不都合な
点があった。
【０００５】また、比較器の基準電圧Ｖｒｅｆ部位で、
グリッチが発生し、システムの誤り動作が発生するおそ
れがあるという不都合な点があった。
グリッチが発生し、システムの誤り動作が発生するおそ
れがあるという不都合な点があった。
【０００６】それで、このような問題点を解決するた
め、本発明者たちは研究を重ねた結果、次のような垂直
同期信号分離回路を提供しようとするものである。
め、本発明者たちは研究を重ねた結果、次のような垂直
同期信号分離回路を提供しようとするものである。
【０００７】本発明の目的は、入力する複合映像信号か
ら垂直同期信号をディジタル方式で抽出し、安定な垂直
同期信号を得るようにした垂直同期信号分離回路を提供
しようとするものである。
ら垂直同期信号をディジタル方式で抽出し、安定な垂直
同期信号を得るようにした垂直同期信号分離回路を提供
しようとするものである。
【０００８】
【課題を解決するための手段】請求項１に記載の垂直同
期信号分離回路は、複合同期信号を所定時間遅延させ、
その遅延された信号を複合同期信号と論理演算すること
により垂直同期期間に含まれるパルスを除去するパルス
除去手段と、パルス除去手段でパルスの除去された信号
をクロック信号と論理演算することによりクロックパル
スを発生するクロックパルス発生手段と、パルス除去手
段でパルスの除去された信号のエッジを検出することに
よりリセット信号を発生するエッジ検出手段と、クロッ
クパルス発生手段から発生されたクロックパルスの数を
カウントしかつエッジ検出手段から発生されたリセット
信号に応答してそのカウントされたクロックパルスの数
をリセットし、そのカウントされたクロックパルスの数
が所定の数に達したとき垂直同期信号を発生する垂直同
期信号抽出手段とを備える。
期信号分離回路は、複合同期信号を所定時間遅延させ、
その遅延された信号を複合同期信号と論理演算すること
により垂直同期期間に含まれるパルスを除去するパルス
除去手段と、パルス除去手段でパルスの除去された信号
をクロック信号と論理演算することによりクロックパル
スを発生するクロックパルス発生手段と、パルス除去手
段でパルスの除去された信号のエッジを検出することに
よりリセット信号を発生するエッジ検出手段と、クロッ
クパルス発生手段から発生されたクロックパルスの数を
カウントしかつエッジ検出手段から発生されたリセット
信号に応答してそのカウントされたクロックパルスの数
をリセットし、そのカウントされたクロックパルスの数
が所定の数に達したとき垂直同期信号を発生する垂直同
期信号抽出手段とを備える。
【０００９】請求項２に記載の垂直同期信号分離回路に
おいては、請求項１の構成に加えて、上記パルス除去手
段は、複合同期信号を所定時間遅延させる遅延手段と、
遅延手段で遅延された信号と複合同期信号とを受け、パ
ルスの除去された信号を出力するＡＮＤゲートとを備え
る。
おいては、請求項１の構成に加えて、上記パルス除去手
段は、複合同期信号を所定時間遅延させる遅延手段と、
遅延手段で遅延された信号と複合同期信号とを受け、パ
ルスの除去された信号を出力するＡＮＤゲートとを備え
る。
【００１０】請求項３に記載の垂直同期信号分離回路に
おいては、請求項２の構成に加えて、上記遅延手段は、
複数のＤフリップフロップを備える。
おいては、請求項２の構成に加えて、上記遅延手段は、
複数のＤフリップフロップを備える。
【００１１】請求項４に記載の垂直同期信号分離回路に
おいては、請求項１の構成に加えて、上記垂直同期信号
抽出手段は、エッジ検出手段から発生されたリセット信
号に応答してリセットされ、クロックパルス発生手段か
ら発生されたクロックパルスの数をカウントする８進カ
ウンタと、８進カウンタの出力信号をラッチし、垂直同
期信号を出力するラッチ手段とを備える。
おいては、請求項１の構成に加えて、上記垂直同期信号
抽出手段は、エッジ検出手段から発生されたリセット信
号に応答してリセットされ、クロックパルス発生手段か
ら発生されたクロックパルスの数をカウントする８進カ
ウンタと、８進カウンタの出力信号をラッチし、垂直同
期信号を出力するラッチ手段とを備える。
【００１２】請求項５に記載の垂直同期信号分離回路に
おいては、請求項４の構成に加えて、上記８進カウンタ
は、複数のＴフリップフロップを備える。
おいては、請求項４の構成に加えて、上記８進カウンタ
は、複数のＴフリップフロップを備える。
【００１３】請求項６に記載の垂直同期信号分離回路に
おいては、請求項４の構成に加えて、上記ラッチ手段
は、エッジ検出手段から発生されたリセット信号を受け
る第１のＮＯＲゲートと、８進カウンタの出力信号と第
１のＮＯＲゲートの出力信号とを受け、第１のＮＯＲゲ
ートに出力信号を出力する第２のＮＯＲゲートと、第２
のＮＯＲゲートの出力信号を受け、垂直同期信号を出力
するインバータとを備える。
おいては、請求項４の構成に加えて、上記ラッチ手段
は、エッジ検出手段から発生されたリセット信号を受け
る第１のＮＯＲゲートと、８進カウンタの出力信号と第
１のＮＯＲゲートの出力信号とを受け、第１のＮＯＲゲ
ートに出力信号を出力する第２のＮＯＲゲートと、第２
のＮＯＲゲートの出力信号を受け、垂直同期信号を出力
するインバータとを備える。
【００１４】
【作用】入力される複合同期信号から垂直同期期間に含
まれるパルスが除去された後、クロックパルスに変調さ
れ、該変調されたクロックパルスからエッジ検出手段か
らのリセット信号により垂直同期信号が抽出される。
まれるパルスが除去された後、クロックパルスに変調さ
れ、該変調されたクロックパルスからエッジ検出手段か
らのリセット信号により垂直同期信号が抽出される。
【００１５】
【実施例】以下、本発明の実施例に対し、図面を用いて
詳細に説明する。
詳細に説明する。
【００１６】図１に示したように、本発明に係る垂直同
期信号分離回路においては、水平および垂直同期信号を
含む複合同期信号（ＶＨ−Ｓｙｎｃ）をクロック信号Ｃ
Ｋにより所定時間遅延させ、該遅延された信号を元来の
複合同期信号と論理演算し、垂直同期期間に含まれるパ
ルスを除去した後、クロックパルス発生部２０に出力す
るパルス除去部１０と、該パルス除去部１０でパルスが
除去されて入力する信号をエッジ検出部３０に出力し、
該パルスが除去されて入力される信号を基本クロックＣ
Ｋに変調させクロックパルスを発生した後、該発生され
たクロックパルスを垂直同期信号抽出部４０に出力する
クロックパルス発生部２０と、前記パルス除去部１０の
出力信号からエッジを検出し、該検出されたエッジによ
りリセット信号を垂直同期信号抽出部４０に出力するエ
ッジ検出部３０と、それらクロックパルス発生部２０お
よびエッジ検出部３０から入力する信号により垂直同期
信号を抽出する垂直同期信号抽出部４０とを備えてい
る。
期信号分離回路においては、水平および垂直同期信号を
含む複合同期信号（ＶＨ−Ｓｙｎｃ）をクロック信号Ｃ
Ｋにより所定時間遅延させ、該遅延された信号を元来の
複合同期信号と論理演算し、垂直同期期間に含まれるパ
ルスを除去した後、クロックパルス発生部２０に出力す
るパルス除去部１０と、該パルス除去部１０でパルスが
除去されて入力する信号をエッジ検出部３０に出力し、
該パルスが除去されて入力される信号を基本クロックＣ
Ｋに変調させクロックパルスを発生した後、該発生され
たクロックパルスを垂直同期信号抽出部４０に出力する
クロックパルス発生部２０と、前記パルス除去部１０の
出力信号からエッジを検出し、該検出されたエッジによ
りリセット信号を垂直同期信号抽出部４０に出力するエ
ッジ検出部３０と、それらクロックパルス発生部２０お
よびエッジ検出部３０から入力する信号により垂直同期
信号を抽出する垂直同期信号抽出部４０とを備えてい
る。
【００１７】かつ、前記パルス除去部１０においては、
複合同期信号をクロック信号ＣＫにより所定時間遅延さ
せＡＮＤゲート１２に出力する遅延部１１と、該遅延部
１１で遅延された信号と元来の信号とをＡＮＤ演算して
出力するＡＮＤゲート１２とを備えている。また、図１
に示した前記垂直同期信号抽出部４０は、図２に示した
ように前記エッジ検出部３０から入力されたリセット信
号によりリセットされ前記クロックパルス発生部２０か
らの入力信号をカウントする３個のＴフリップフロップ
を有した８進カウンタ４１と、第１，第２ＮＯＲゲート
４６，４７およびインバータ４８を有し、前記８進カウ
ンタ４１およびエッジ検出部３０から入力する信号を論
理演算するラッチ部４５とを備えている。
複合同期信号をクロック信号ＣＫにより所定時間遅延さ
せＡＮＤゲート１２に出力する遅延部１１と、該遅延部
１１で遅延された信号と元来の信号とをＡＮＤ演算して
出力するＡＮＤゲート１２とを備えている。また、図１
に示した前記垂直同期信号抽出部４０は、図２に示した
ように前記エッジ検出部３０から入力されたリセット信
号によりリセットされ前記クロックパルス発生部２０か
らの入力信号をカウントする３個のＴフリップフロップ
を有した８進カウンタ４１と、第１，第２ＮＯＲゲート
４６，４７およびインバータ４８を有し、前記８進カウ
ンタ４１およびエッジ検出部３０から入力する信号を論
理演算するラッチ部４５とを備えている。
【００１８】そして、このように構成された本発明に係
る垂直同期信号分離回路の作用を説明すると次のようで
ある。すなわち、図３（Ｂ）に示したような複合同期信
号（ＶＨ−Ｓｙｎｃ）が図１に示したパルス除去部１０
に入力すると、該複合同期信号は図２に示した３個のＤ
フリップフロップＤＦ１，ＤＦ２，ＤＦ３を有した遅延
部１１でクロック信号により図３（Ｃ）に示したよう
に、所定時間（８μｓｅｃ）の間遅延される。次いで、
該遅延された信号は元来の複合同期信号と一緒に図１ま
たは２に示したＡＮＤゲート１２でＡＮＤ演算された後
クロックパルス発生部２０に出力されるが、該ＡＮＤ演
算された信号からは図３（Ｄ）に示したように、水平同
期パルスと第１，第２垂直等化パルスとが元来の信号よ
りも２倍ほど高い周波数に出力され、垂直同期期間に含
まれるパルスはなくなる。この場合、パルスのなくなる
区間は、元来信号の垂直同期信号期間と一致されるよう
になる。次いで、図１に示した前記パルス除去部１０の
出力信号は図１または図２に示したクロックパルス発生
部２０のインバータ２１で反転された後、該反転された
信号とクロック信号ＣＫとがＡＮＤゲート２２でＡＮＤ
演算され（乗じられ）、図３（Ｅ）に示したようなクロ
ックパルスになって垂直同期信号抽出部４０に出力され
る。この場合、前記クロックパルス発生部２０で発生さ
れるクロックパルスは図３（Ｄ）に示したような信号の
低電位区間で図３（Ｅ）に示したように、クロックパル
スが発生されるが、垂直同期期間で発生されるクロック
パルスの数（１９０ｃｙｃｌｅ）が第１，第２垂直等化
パルス区間で発生されるクロックパルスの数（４ｃｙｃ
ｌｅ）の３０倍以上になる。
る垂直同期信号分離回路の作用を説明すると次のようで
ある。すなわち、図３（Ｂ）に示したような複合同期信
号（ＶＨ−Ｓｙｎｃ）が図１に示したパルス除去部１０
に入力すると、該複合同期信号は図２に示した３個のＤ
フリップフロップＤＦ１，ＤＦ２，ＤＦ３を有した遅延
部１１でクロック信号により図３（Ｃ）に示したよう
に、所定時間（８μｓｅｃ）の間遅延される。次いで、
該遅延された信号は元来の複合同期信号と一緒に図１ま
たは２に示したＡＮＤゲート１２でＡＮＤ演算された後
クロックパルス発生部２０に出力されるが、該ＡＮＤ演
算された信号からは図３（Ｄ）に示したように、水平同
期パルスと第１，第２垂直等化パルスとが元来の信号よ
りも２倍ほど高い周波数に出力され、垂直同期期間に含
まれるパルスはなくなる。この場合、パルスのなくなる
区間は、元来信号の垂直同期信号期間と一致されるよう
になる。次いで、図１に示した前記パルス除去部１０の
出力信号は図１または図２に示したクロックパルス発生
部２０のインバータ２１で反転された後、該反転された
信号とクロック信号ＣＫとがＡＮＤゲート２２でＡＮＤ
演算され（乗じられ）、図３（Ｅ）に示したようなクロ
ックパルスになって垂直同期信号抽出部４０に出力され
る。この場合、前記クロックパルス発生部２０で発生さ
れるクロックパルスは図３（Ｄ）に示したような信号の
低電位区間で図３（Ｅ）に示したように、クロックパル
スが発生されるが、垂直同期期間で発生されるクロック
パルスの数（１９０ｃｙｃｌｅ）が第１，第２垂直等化
パルス区間で発生されるクロックパルスの数（４ｃｙｃ
ｌｅ）の３０倍以上になる。
【００１９】一方、図１に示した前記パルス除去部１０
の出力信号は、図１または２に示したエッジ検出部３０
に入力され、図３（Ｆ）に示したように、下降エッジが
検出されて垂直同期信号抽出部４０に出力される。前記
エッジ検出部３０で検出された下降エッジは図２に示し
た垂直同期信号抽出部４０の８進カウンタ４１のリセッ
ト信号（ＲＥＳＥＴ）に使用され、図２に示したラッチ
４５のリセット信号にも使用される。すなわち、図２に
示したように、図３（Ｅ）に示した第１垂直等化パルス
区間のクロック信号が３個のＤフリップフロップを有し
た８進カウンタ４１に入力されると、該８進カウンタ４
１では最上位ビットＭＳＢが１になる以前にエッジ検出
部３０のリセット信号によりリセットされるため、該８
進カウンタ４１の最上位ビットＭＳＢの出力は常に低電
位の状態になる。他方、垂直同期期間のクロックパルス
が前記８進カウンタ４１に印加すると該８進カウンタ４
１の最上位ビットＭＳＢの出力は所定カウント数以上の
とき高電位状態になる。次いで、８進カウンタ４１から
出力される信号はラッチ部４５の第２ＮＯＲゲート４７
に印加され、前記エッジ検出部３０の出力信号が第１Ｎ
ＯＲゲート４６に印加されて、それらの信号がラッチ部
４５の第１および第２ＮＯＲゲート４６，４７およびイ
ンバータ４８で論理演算された後、図３（Ｇ）に示した
ように、垂直同期信号は垂直同期期間においてのみ高電
位状態になり、その他の区間では低電位状態になる。し
たがって、最終の出力端では水平同期信号が除去され、
安定な垂直同期信号のみが抽出される。
の出力信号は、図１または２に示したエッジ検出部３０
に入力され、図３（Ｆ）に示したように、下降エッジが
検出されて垂直同期信号抽出部４０に出力される。前記
エッジ検出部３０で検出された下降エッジは図２に示し
た垂直同期信号抽出部４０の８進カウンタ４１のリセッ
ト信号（ＲＥＳＥＴ）に使用され、図２に示したラッチ
４５のリセット信号にも使用される。すなわち、図２に
示したように、図３（Ｅ）に示した第１垂直等化パルス
区間のクロック信号が３個のＤフリップフロップを有し
た８進カウンタ４１に入力されると、該８進カウンタ４
１では最上位ビットＭＳＢが１になる以前にエッジ検出
部３０のリセット信号によりリセットされるため、該８
進カウンタ４１の最上位ビットＭＳＢの出力は常に低電
位の状態になる。他方、垂直同期期間のクロックパルス
が前記８進カウンタ４１に印加すると該８進カウンタ４
１の最上位ビットＭＳＢの出力は所定カウント数以上の
とき高電位状態になる。次いで、８進カウンタ４１から
出力される信号はラッチ部４５の第２ＮＯＲゲート４７
に印加され、前記エッジ検出部３０の出力信号が第１Ｎ
ＯＲゲート４６に印加されて、それらの信号がラッチ部
４５の第１および第２ＮＯＲゲート４６，４７およびイ
ンバータ４８で論理演算された後、図３（Ｇ）に示した
ように、垂直同期信号は垂直同期期間においてのみ高電
位状態になり、その他の区間では低電位状態になる。し
たがって、最終の出力端では水平同期信号が除去され、
安定な垂直同期信号のみが抽出される。
【００２０】
【発明の効果】以上説明したように、本発明に係る請求
項１の垂直同期信号分離回路においては、入力する複合
同期信号から垂直同期期間に含まれるパルスのみを除去
するパルス除去手段と、該パルス除去手段の出力信号を
クロック信号と論理演算しクロックパルスを発生するク
ロックパルス発生手段と、該パルス除去手段の出力信号
のエッジを検出するエッジ検出手段と、それらクロック
パルス発生手段およびエッジ検出手段の出力信号により
垂直同期信号を抽出する垂直同期信号抽出手段とにより
構成されているため、従来のグリッチ現象の発生しない
安定な垂直同期信号分離回路を得られるという効果があ
る。
項１の垂直同期信号分離回路においては、入力する複合
同期信号から垂直同期期間に含まれるパルスのみを除去
するパルス除去手段と、該パルス除去手段の出力信号を
クロック信号と論理演算しクロックパルスを発生するク
ロックパルス発生手段と、該パルス除去手段の出力信号
のエッジを検出するエッジ検出手段と、それらクロック
パルス発生手段およびエッジ検出手段の出力信号により
垂直同期信号を抽出する垂直同期信号抽出手段とにより
構成されているため、従来のグリッチ現象の発生しない
安定な垂直同期信号分離回路を得られるという効果があ
る。
【００２１】また、従来の抵抗およびコンデンサのよう
な要素を使用せずに積分回路が構成されるため、容積が
減少され、原価が低廉な垂直同期信号分離回路を得ると
いう効果がある。
な要素を使用せずに積分回路が構成されるため、容積が
減少され、原価が低廉な垂直同期信号分離回路を得ると
いう効果がある。
【図１】本発明に係る垂直同期信号分離回路の構成を示
す第１のブロック図である。
す第１のブロック図である。
【図２】本発明に係る垂直同期信号分離回路の構成を示
す第２のブロック図である。
す第２のブロック図である。
【図３】図２に示した本発明に係る垂直同期信号分離回
路の各部波形図である。（Ａ）は１ＭＨｚの基本クロッ
ク信号波形図、（Ｂ）は複合同期信号波形表示図、
（Ｃ）は遅延部１１で遅延された複合同期信号波形表示
図、（Ｄ）はＡＮＤゲート１２の出力信号波形表示図、
（Ｅ）はＡＮＤゲート２２の出力信号波形表示図、
（Ｆ）はエッジ検出部３０のリセット信号波形表示図、
（Ｇ）は垂直同期信号抽出部４０の出力信号波形表示図
である。
路の各部波形図である。（Ａ）は１ＭＨｚの基本クロッ
ク信号波形図、（Ｂ）は複合同期信号波形表示図、
（Ｃ）は遅延部１１で遅延された複合同期信号波形表示
図、（Ｄ）はＡＮＤゲート１２の出力信号波形表示図、
（Ｅ）はＡＮＤゲート２２の出力信号波形表示図、
（Ｆ）はエッジ検出部３０のリセット信号波形表示図、
（Ｇ）は垂直同期信号抽出部４０の出力信号波形表示図
である。
【図４】従来の垂直同期信号分離回路の構成を示すブロ
ック図である。
ック図である。
【図５】図４に示した従来の垂直同期信号分離回路の各
部波形図である。（Ａ）は同期信号分離部１に入力する
複合同期信号波形表示図、（Ｂ）は同期信号分離部１の
出力信号波形表示図、（Ｃ）は比較部３に入力する信号
波形表示図、（Ｄ）は比較部３の出力信号波形表示図で
ある。
部波形図である。（Ａ）は同期信号分離部１に入力する
複合同期信号波形表示図、（Ｂ）は同期信号分離部１の
出力信号波形表示図、（Ｃ）は比較部３に入力する信号
波形表示図、（Ｄ）は比較部３の出力信号波形表示図で
ある。
１０ パルス除去部 １１ 遅延部 １２，２２ ＡＮＤゲート ２０ クロックパルス発生部 ２１，４８ インバータ ３０ エッジ検出部 ４０ 垂直同期信号抽出部 ４１ ８進カウンタ ４５ ラッチ部 ４６ 第１ＮＯＲゲート ４７ 第２ＮＯＲゲート ＴＦ１，ＴＦ２，ＴＦ３ Ｔフリップフロップ ＤＦ１，ＤＦ２，ＤＦ３ Ｄフリップフロップ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 5/10
Claims (6)
- 【請求項１】 複合同期信号を所定時間遅延させ、その
遅延された信号を前記複合同期信号と論理演算すること
により垂直同期期間に含まれるパルスを除去するパルス
除去手段と、 前記パルス除去手段で前記パルスの除去された信号をク
ロック信号と論理演算することによりクロックパルスを
発生するクロックパルス発生手段と、 前記パルス除去手段で前記パルスの除去された信号のエ
ッジを検出することによりリセット信号を発生するエッ
ジ検出手段と、 前記クロックパルス発生手段から発生されたクロックパ
ルスの数をカウントしかつ前記エッジ検出手段から発生
されたリセット信号に応答してそのカウントされたクロ
ックパルスの数をリセットし、そのカウントされたクロ
ックパルスの数が所定の数に達したとき前記垂直同期信
号を発生する垂直同期信号抽出手段とを備えた垂直同期
信号分離回路。 - 【請求項２】 前記パルス除去手段は、 前記複合同期信号を所定時間遅延させる遅延手段と、 前記遅延手段で遅延された信号と前記複合同期信号とを
受け、前記パルスの除去された信号を出力するＡＮＤゲ
ートとを備えた請求項１に記載の垂直同期信号分離回
路。 - 【請求項３】 前記遅延手段は、複数のＤフリップフロ
ップを備えた請求項２に記載の垂直同期信号分離回路。 - 【請求項４】 前記垂直同期信号抽出手段は、 前記エッジ検出手段から発生されたリセット信号に応答
してリセットされ、クロックパルス発生手段から発生さ
れたクロックパルスの数をカウントする８進カウンタ
と、 前記８進カウンタの出力信号をラッチし、前記垂直同期
信号を出力するラッチ手段とを備えた請求項１に記載の
垂直同期信号分離回路。 - 【請求項５】 前記８進カウンタは、複数のＴフリップ
フロップを備えた請求項４に記載の垂直同期信号分離回
路。 - 【請求項６】 前記ラッチ手段は、 前記エッジ検出手段から発生されたリセット信号を受け
る第１のＮＯＲゲートと、 前記８進カウンタの出力信号と前記第１のＮＯＲゲート
の出力信号とを受け、前記第１のＮＯＲゲートに出力信
号を出力する第２のＮＯＲゲートと、 前記第２のＮＯＲゲートの出力信号を受け、前記垂直同
期信号を出力するインバータとを備えた請求項４に記載
の垂直同期信号分離回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930015715A KR950007417A (ko) | 1993-08-13 | 1993-08-13 | 디지탈 수직동기신호 분리장치 |
| KR93P15715 | 1993-08-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07154638A JPH07154638A (ja) | 1995-06-16 |
| JP2901880B2 true JP2901880B2 (ja) | 1999-06-07 |
Family
ID=19361231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6190265A Expired - Fee Related JP2901880B2 (ja) | 1993-08-13 | 1994-08-12 | 垂直同期信号分離回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5467140A (ja) |
| JP (1) | JP2901880B2 (ja) |
| KR (1) | KR950007417A (ja) |
| DE (1) | DE4428703C2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5689308A (en) * | 1995-06-21 | 1997-11-18 | Sony Corporation | Vertical reset genereator circuit |
| US5754251A (en) * | 1995-12-12 | 1998-05-19 | Trw Inc. | Digital video vertical synchronization pulse detector |
| KR0157125B1 (ko) * | 1995-12-30 | 1998-11-16 | 김광호 | 복합 영상 기기의 블랙킹 신호 발생 제어 회로 |
| US6028640A (en) * | 1997-05-08 | 2000-02-22 | Sony Corporation | Current source and threshold voltage generation method and apparatus for HHK video circuit |
| US6018370A (en) * | 1997-05-08 | 2000-01-25 | Sony Corporation | Current source and threshold voltage generation method and apparatus for HHK video circuit |
| US5999222A (en) * | 1997-09-04 | 1999-12-07 | Hughes-Jvc Technology Corporation | Digital vertical sync separator |
| KR100556465B1 (ko) * | 1998-12-01 | 2006-08-30 | 엘지전자 주식회사 | 티브이(tv)신호에서의 동기신호 분리장치 |
| KR100429999B1 (ko) * | 2001-11-01 | 2004-05-03 | 엘지전자 주식회사 | 텔레비젼수상기의 글리치 제거회로 |
| KR100459453B1 (ko) * | 2002-05-10 | 2004-12-03 | 엘지전자 주식회사 | 텔레비젼수상기의 글리치 제거회로 |
| US20070152929A1 (en) * | 2005-12-30 | 2007-07-05 | Chun-Kong Chan | Device and method for generating synchronous double-frequency signal |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5729108B2 (ja) * | 1973-06-19 | 1982-06-21 | ||
| NL8006354A (nl) * | 1980-11-21 | 1982-06-16 | Philips Nv | Schakeling voor het afleiden van een rastersynchroniseersignaal uit een samengesteld televisiesynchroniseersignaal. |
| JPS63158977A (ja) * | 1986-12-23 | 1988-07-01 | Victor Co Of Japan Ltd | フイ−ルド判別回路 |
| JPH03237879A (ja) * | 1990-02-14 | 1991-10-23 | Mitsubishi Electric Corp | 同期分離回路 |
| JPH0413375A (ja) * | 1990-05-02 | 1992-01-17 | Matsushita Electric Ind Co Ltd | 同期分離回路 |
-
1993
- 1993-08-13 KR KR1019930015715A patent/KR950007417A/ko not_active Application Discontinuation
-
1994
- 1994-08-08 US US08/287,330 patent/US5467140A/en not_active Expired - Lifetime
- 1994-08-12 DE DE4428703A patent/DE4428703C2/de not_active Expired - Fee Related
- 1994-08-12 JP JP6190265A patent/JP2901880B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4428703C2 (de) | 1996-07-18 |
| JPH07154638A (ja) | 1995-06-16 |
| US5467140A (en) | 1995-11-14 |
| DE4428703A1 (de) | 1995-02-16 |
| KR950007417A (ko) | 1995-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2901880B2 (ja) | 垂直同期信号分離回路 | |
| JPH02143688A (ja) | 異種ビデオ・フォーマット識別装置 | |
| KR950006356B1 (ko) | 동기회로 | |
| JP2642242B2 (ja) | パイロットバーストゲートパルス発生装置 | |
| JPH04180365A (ja) | ノイズパルス除去回路 | |
| JP3198203B2 (ja) | 同期分離装置 | |
| KR920001109B1 (ko) | Vdp정지신호 검출회로 | |
| JP3211619B2 (ja) | ゴースト除去用基準信号検出回路 | |
| JP2577359B2 (ja) | 垂直同期信号の周波数判別回路 | |
| JPS6150428B2 (ja) | ||
| JPH0413375A (ja) | 同期分離回路 | |
| JP2549001B2 (ja) | 映像信号取り込み回路 | |
| JP3247561B2 (ja) | 垂直ブランキングパルス発生装置 | |
| JP2993018B2 (ja) | 同期分離回路 | |
| JPH0636561B2 (ja) | 水平同期信号分離装置 | |
| JPH02215280A (ja) | 同期信号判別装置 | |
| GB2320840A (en) | Television system identification | |
| JPS6212713B2 (ja) | ||
| JPH08237560A (ja) | Ｐｌｌ回路の基準信号発生回路 | |
| JPH04229778A (ja) | 垂直同期信号分離回路 | |
| JPS6350166A (ja) | 垂直同期判別回路 | |
| JP2001268390A (ja) | 垂直同期分離回路 | |
| JPS63187876A (ja) | 同期信号分離回路 | |
| JPS5816786B2 (ja) | テレビ信号フレ−ム同期検出方式 | |
| JPH09154082A (ja) | 垂直同期検出装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990223 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |