JPH03237879A - 同期分離回路 - Google Patents
同期分離回路Info
- Publication number
- JPH03237879A JPH03237879A JP3444290A JP3444290A JPH03237879A JP H03237879 A JPH03237879 A JP H03237879A JP 3444290 A JP3444290 A JP 3444290A JP 3444290 A JP3444290 A JP 3444290A JP H03237879 A JPH03237879 A JP H03237879A
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- JP
- Japan
- Prior art keywords
- signal
- pulse
- output signal
- composite
- synchronization signal
- Prior art date
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- Pending
Links
- 239000002131 composite material Substances 0.000 claims abstract description 29
- 238000000926 separation method Methods 0.000 claims abstract description 15
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は同期分離回路に関し、特に外部ノイズの影響
を受けず安定した同期分離を行う同期分離回路に関する
。
を受けず安定した同期分離を行う同期分離回路に関する
。
第３図は従来の同期分離方法を示すブロック図である。
（６）は画面表示装置、（７）はフィルターである。
次に動作について説明する。複合同期信号を（７）のフ
ィルターに入力し、フィルターにより垂直同期信号を分
離する。（６）の画面表示装置の垂直同期信号入力端子
には、（７）のフィルターの出力信号を入力し、水平同
期信号入力端子には、複合同期信号を入力する。
ィルターに入力し、フィルターにより垂直同期信号を分
離する。（６）の画面表示装置の垂直同期信号入力端子
には、（７）のフィルターの出力信号を入力し、水平同
期信号入力端子には、複合同期信号を入力する。
垂直同期信号は、画面表示装置外部でフィルターにより
分離されており、フィルターに外部ノイズが加わると垂
直同期信号が乱れるという問題が生じる。
分離されており、フィルターに外部ノイズが加わると垂
直同期信号が乱れるという問題が生じる。
この発明は上記のような問題を解消するためになされた
もので、外部ノイズに影響されず安定した同期分離を行
うことを目的とする。
もので、外部ノイズに影響されず安定した同期分離を行
うことを目的とする。
上記の課題を解決するため、この発明においては、同期
分離回路を複合同期信号が入力され、複合同期信号の等
化パルス１パルス目の立ち下がりがそのパルスの立ち上
がりより遅く、２パルス目の立ち下がりよりも速くなる
ようにする遅延回路と複合同期信号と前記遅延回路の出
力信号が入力され、複合同期信号の等化期間の等化パル
スを取り除いた信号と複合同期信号の垂直同期期間の切
り込みパルスを取り除いた信号の反転信号を出力する複
数の論理ゲートと前記複数の論理ゲートの出力信号が入
力され、垂直同期信号の反転信号を出力するフリップフ
ロップと前記フリップフロップの出力信号を反転し垂直
同期信号を出力するインバータを備えて構成するように
したものである。
分離回路を複合同期信号が入力され、複合同期信号の等
化パルス１パルス目の立ち下がりがそのパルスの立ち上
がりより遅く、２パルス目の立ち下がりよりも速くなる
ようにする遅延回路と複合同期信号と前記遅延回路の出
力信号が入力され、複合同期信号の等化期間の等化パル
スを取り除いた信号と複合同期信号の垂直同期期間の切
り込みパルスを取り除いた信号の反転信号を出力する複
数の論理ゲートと前記複数の論理ゲートの出力信号が入
力され、垂直同期信号の反転信号を出力するフリップフ
ロップと前記フリップフロップの出力信号を反転し垂直
同期信号を出力するインバータを備えて構成するように
したものである。
この発明にかかる同期分離回路において観画面表示装置
内で、複合周期信号の水平同期信号成分を取り除くこと
により垂直同期信号を分陰するため外部ノイズに影響さ
れず安定した同期分離を行うことが出来る。
内で、複合周期信号の水平同期信号成分を取り除くこと
により垂直同期信号を分陰するため外部ノイズに影響さ
れず安定した同期分離を行うことが出来る。
第１図は、この発明の一実施例を示す同期分離回路の回
路図である。
路図である。
図において、（１）はシフトレジスタ、（２）はＯＲゲ
ート、（３）はＮＡＮＤゲート、（４）はＲ５・フリッ
プフロップ、（５）はインバータ、（６ンは両画表示装
置である。
ート、（３）はＮＡＮＤゲート、（４）はＲ５・フリッ
プフロップ、（５）はインバータ、（６ンは両画表示装
置である。
次に第１図に示す回路の動作を説明する。第２Ａ図は複
合同期信号のタイミングチャートである。
合同期信号のタイミングチャートである。
複合同期信号はシフトレジスタ（１）、ＯＲゲート（２
）、ＮＡＮＤゲート（３）に入力される。シフトレジス
タ（１）は、クロックをカウントソースとし、入力され
た複合同期信号を複合同期信号の等化パルス１パルス目
の立ち下がりがそのパルスの立ち上がりより遅く、２パ
ルス目の立ち下がりよりも速くなるように遅延する。
）、ＮＡＮＤゲート（３）に入力される。シフトレジス
タ（１）は、クロックをカウントソースとし、入力され
た複合同期信号を複合同期信号の等化パルス１パルス目
の立ち下がりがそのパルスの立ち上がりより遅く、２パ
ルス目の立ち下がりよりも速くなるように遅延する。
第ｚＢ図は、・シフトレジスタ（１）の出力信号のタイ
ミングチャートである。ＯＲゲート（２）は、複合同期
信号とシフトレジスタ（１）の出力信号が入力され複合
同期信号の等化期間の等化パルスを取り除いた信号が出
力される。
ミングチャートである。ＯＲゲート（２）は、複合同期
信号とシフトレジスタ（１）の出力信号が入力され複合
同期信号の等化期間の等化パルスを取り除いた信号が出
力される。
第２Ｃ図は、ＯＲゲート（２）の出力信号のタイミング
チャートである。
チャートである。
ＮＡＮＤゲート（３）は、複合同期信号とシフトレジス
タ（１）の出力信号が入力され複合同期信号の垂直同期
期間の切り込みパルスを取り除いた信号の反転信号を出
力する。
タ（１）の出力信号が入力され複合同期信号の垂直同期
期間の切り込みパルスを取り除いた信号の反転信号を出
力する。
第２Ｄ図は、ＮＡＮＤゲート（３）の出力信号のタイミ
ングチャートである。
ングチャートである。
ＲＢ・フリップフロップ（４）は、ＯＲゲート（２）の
出力信号がセット信号として、ＮＡＮＤゲート（３〉の
出力信号をリセット信号として入力し垂直同期信号の反
転信号を出力する。
出力信号がセット信号として、ＮＡＮＤゲート（３〉の
出力信号をリセット信号として入力し垂直同期信号の反
転信号を出力する。
第２Ｅ図は、Ｒ５・フリップフロップ（４）の出力信号
のタイミングチャートである。
のタイミングチャートである。
インバータ（５）は、Ｒ８・フリップフロップ（４）の
出力信号を入力し垂直同期信号を出力する。
出力信号を入力し垂直同期信号を出力する。
第２Ｆ図は、インバータ（５）の出力信号のタイミング
チャートである。
チャートである。
以上のようにこの発明によれば、画面表示装置内で遅延
回路と複数の論理ゲートを用いて垂直同期信号を分離す
るために外部ノイズに強い安定した同期分離回路を構成
することが出来る。
回路と複数の論理ゲートを用いて垂直同期信号を分離す
るために外部ノイズに強い安定した同期分離回路を構成
することが出来る。
第１図はこの説明の一実施例による同期分離回路の回路
図である。第２Ａ図は複合同期信号のタイミングチャー
トである。第２Ｂ図は（１）のシフトレジスタの出力信
号のタイミングチャートである。 第２Ｃ図は（２）のＯＲゲートの出力信号のタイミング
チャートである。第２Ｄ図は（３）のＮＡＮＤゲートの
出力信号のタイミングチャートである。第２Ｅ図は（４
）のＲ５・フリップフロップの出力信号のタイミングチ
ャートである。第２Ｆ図は（５）のインバータの出力信
号のタイミングチャートである。第３図は従来の同期分
離回路の全体構成を示すブロック図である。 図において、（１）はシフトレジスタ、（２）はＯＲゲ
ート、（３）はＮＡＮＤゲートζ（４）はＲ５・フリッ
プフロツブ、（５）はインバータ、（６）は画面表示装
置、（７）はフィルターである。 なお、図中、同一符号は同一 または相当部分を示す。
図である。第２Ａ図は複合同期信号のタイミングチャー
トである。第２Ｂ図は（１）のシフトレジスタの出力信
号のタイミングチャートである。 第２Ｃ図は（２）のＯＲゲートの出力信号のタイミング
チャートである。第２Ｄ図は（３）のＮＡＮＤゲートの
出力信号のタイミングチャートである。第２Ｅ図は（４
）のＲ５・フリップフロップの出力信号のタイミングチ
ャートである。第２Ｆ図は（５）のインバータの出力信
号のタイミングチャートである。第３図は従来の同期分
離回路の全体構成を示すブロック図である。 図において、（１）はシフトレジスタ、（２）はＯＲゲ
ート、（３）はＮＡＮＤゲートζ（４）はＲ５・フリッ
プフロツブ、（５）はインバータ、（６）は画面表示装
置、（７）はフィルターである。 なお、図中、同一符号は同一 または相当部分を示す。
Claims (1)
- 複合同期信号が入力され、複合同期信号の等化パルス１
パルス目の立ち下がりがそのパルスの立ち上がりより遅
く、２パルス目の立ち下がりよりも速くなるようにする
遅延回路と複合同期信号と前記遅延回路の出力信号が入
力され、複合同期信号の等化期間の等化パルスを取り除
いた信号と複合同期信号の垂直同期期間の切り込みパル
スを取り除いた信号の反転信号を出力する複数の論理ゲ
ートと前記複数の論理ゲートの出力信号が入力され、垂
直同期信号の反転信号を出力するフリップフロップと前
記フリップフロップの出力信号を反転し垂直同期信号を
出力するインバータとを備えた同期分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3444290A JPH03237879A (ja) | 1990-02-14 | 1990-02-14 | 同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3444290A JPH03237879A (ja) | 1990-02-14 | 1990-02-14 | 同期分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03237879A true JPH03237879A (ja) | 1991-10-23 |
Family
ID=12414356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3444290A Pending JPH03237879A (ja) | 1990-02-14 | 1990-02-14 | 同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03237879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07154638A (ja) * | 1993-08-13 | 1995-06-16 | Goldstar Electron Co Ltd | 垂直同期信号分離回路 |
-
1990
- 1990-02-14 JP JP3444290A patent/JPH03237879A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07154638A (ja) * | 1993-08-13 | 1995-06-16 | Goldstar Electron Co Ltd | 垂直同期信号分離回路 |
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